JPH1031629A

JPH1031629A - メモリの故障検出方法

Info

Publication number: JPH1031629A
Application number: JP8187801A
Authority: JP
Inventors: Yukihiko Sato; 幸彦佐藤
Original assignee: Furukawa Electric Co Ltd
Current assignee: Furukawa Electric Co Ltd
Priority date: 1996-07-17
Filing date: 1996-07-17
Publication date: 1998-02-03

Abstract

(57)【要約】【課題】メモリやメモリを制御する制御回路の故障や
誤動作を検出する。【解決手段】故障検出手段４０は、メモリ２０のメモ
リセル２１へ書き込まれるデータと、メモリセルから読
み出されるデータを比較してメモリのデータ部の故障を
検出するとともに、異なる組み合わせの複数のパターン
からなる各データを、選択されたメモリの各メモリセル
にサイクリックに書き込んだ後、書き込みデータと読み
出しデータとを比較してアドレス選択部の故障を検出す
る。アドレス選択部の故障が検出されない場合、故障検
出手段は、同一パターンのデータを書き込むメモリセル
の数を順次増やすことによって、メモリセルのブロック
の範囲を順次拡大し、アドレス選択部の故障検出を繰り
返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばスタティッ
ク・ランダム・アクセス・メモリやダイナミック・ラン
ダム・アクセス・メモリ等のメモリを使用する機器にお
いて、メモリ単体及びその制御回路の故障や誤動作を検
出するメモリの故障検出方法に関する。

【０００２】

【関連する背景技術】従来、この種の故障検出方法に
は、例えば特開平６−１２３３９号公報に示されている
ように、メモリの全領域にわたってデータの書き込みと
読み出しを実行し、この書き込んだデータと読み出した
データに不一致が生じると、そのアドレスを故障と判断
するものがあった。

【０００３】

【発明が解決しようとする課題】ところが、上記故障検
出方法では、選択されたメモリセルの故障検出は可能で
あるが、メモリセルのアドレス選択部であるアドレスバ
ッファやアドレスデコーダ等の故障が検出できないとい
う問題点があった。すなわち、例えば図１５に示すよう
に、アドレス５ビット（Ａ4，Ａ3，Ａ2，Ａ1，Ａ0）、
データ３ビット（２²２¹２⁰）、３２個のメモリセル１
４から構成されるメモリ１０を使用するものとする。さ
らに、アドレスデコーダ１２，１３のうち、アドレスデ
コーダ１２に故障があり、アドレスバッファ１１の上記
アドレスＡ3に対応するアドレスの入力が何であれ、ア
ドレスデコーダ１２では、上記アドレスＡ3が全て
「０」で処理されるとする。

【０００４】アドレスバッファ１１からアドレスとして
例えば（１１１１０）を入力すると、本来の正常時であ
れば、アドレスデコーダ１２によりＸ7のラインがアク
ティブになり、メモリセル１４のうちのセル７２のデー
タが出力される。ところが、この場合には、アドレスデ
コーダ１２の異常により、Ｘ5のラインがアクティブに
なってしまう。この結果、セル５２内にデータが誤って
入力され、かつそのデータが出力されることとなる。し
かし、従来例の書き込みデータと読み出しデータの比較
では、これらデータには何の異常も認められないため、
メモリの故障検出はできなかった。

【０００５】本発明は、上記問題点に鑑みなされたもの
で、メモリや上記メモリを制御する制御回路の故障や誤
動作を正確に検出できるメモリの故障検出方法を提供す
ることを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、メモリの記憶領域へ書き込まれるデー
タと、前記記憶領域から読み出されるデータを比較し、
該比較結果に応じてメモリのデータ部の故障を検出する
メモリの故障検出方法において、前記データ部の故障検
出後、異なる組み合わせの複数のパターンからなる各デ
ータを、選択された前記メモリの各記憶領域にサイクリ
ックに書き込んだ後、該各データを順次読み出して、前
記書き込んだデータと前記読み出したデータとを比較
し、該比較結果に応じて前記記憶領域を選択するアドレ
ス選択部からなる選択手段の故障を検出するメモリの故
障検出方法が提供される。

【０００７】すなわち、上記故障検出方法では、まずメ
モリを構成するメモリセル及びアドレスデコーダのビッ
ト数に応じて得られるビットパターンのデータを、全メ
モリセルに書き込んだ後に順次読み出し、書き込みデー
タと読み出しデータとを比較チェックして各メモリセル
を含むメモリのデータ部に故障がないことを検出する。
その後に、同一のビットパターンのデータを書き込むメ
モリセルの数を増やし、再度上記データの書き込み及び
読み出しを行い、書き込みデータと読み出しデータとの
比較チェックによりアドレスデコーダを含むメモリのア
ドレス選択部の故障検出を行う。これにより、メモリの
データ部の故障だけでなく、アドレス選択部の故障や誤
動作を検出する。

【０００８】請求項２では、アドレス選択部の故障が検
出されない場合、前記複数パターンのデータの１サイク
ルを書き込んだ前記メモリの各記憶領域（メモリセル）
を、前記複数パターンのデータのうちの同一パターンの
データを書き込む新たなブロック単位とし、該ブロック
毎に前記複数パターンのデータをサイクリックに書き込
んだ後、該各データを順次読み出して、前記書き込んだ
データと前記読み出したデータとを比較し、該比較結果
に応じてアドレス選択部の故障を検出し、さらに該故障
が検出されない場合、前記データの１サイクルを書き込
んだメモリセルのブロックを、前記同一パターンのデー
タを書き込む新たなブロック単位に順次更新して、前記
アドレス選択部の故障検出を繰り返す。

【０００９】すなわち、アドレス選択部の故障が検出さ
れない場合、同一パターンのデータを書き込むメモリセ
ルの数を順次増やすことによってブロックの範囲を順次
拡大し、アドレス選択部の故障検出を繰り返す。請求項
３では、メモリから読み出されたデータは、前記ブロッ
ク内のメモリセル毎に論理演算されて、該演算結果が前
記書き込んだデータと比較され、該比較結果に応じてア
ドレス選択部の故障を検出する。

【００１０】すなわち、同一ブロック内においては、メ
モリセルのデータパターンは同一であり、１ビットでも
異なるビットパターンが含まれていれば、その論理演算
の結果はメモリ書き込み値とは同一にならず、故障検出
が可能となる。請求項４では、アドレス選択部の故障が
検出されない場合、前記複数パターンのデータの１サイ
クルを書き込んだ前記メモリの各メモリセルを、前記複
数パターンのデータのうちの同一パターンのデータを書
き込む新たなブロック単位とし、該ブロックのメモリセ
ルのうちの特定メモリセル毎に前記複数パターンのデー
タをサイクリックに書き込んだ後、該各データを順次読
み出して、前記書き込んだデータと前記読み出したデー
タとを比較し、該比較結果に応じて前記アドレス選択部
の故障を検出し、さらに該故障が検出されない場合、前
記特定メモリセル毎にデータの１サイクルを書き込んだ
前記ブロックを、前記同一パターンのデータを書き込む
新たなブロック単位に順次更新して、アドレス選択部の
故障検出を繰り返すことによって、前記同一パターンの
データを書き込むメモリセルのブロックの範囲を順次拡
大する。

【００１１】すなわち、アドレス選択部の故障が検出さ
れない場合、同一パターンのデータを書き込むメモリセ
ルの数を順次増やすことによってブロックの範囲を順次
拡大するとともに各ブロックの代表として特定メモリセ
ル毎に複数パターンのデータをサイクリックに書き込
み、アドレス選択部の故障検出を繰り返す。請求項５で
は、選択手段の故障が検出されない場合、前記各メモリ
セルのブロック単位の更新は、前記書き込まれるパター
ンのデータに周期性がなくなるまで行われる。

【００１２】すなわち、同一のデータパターンを持つブ
ロックがメモリ上に存在した場合、アドレス選択部の故
障箇所によっては検出漏れとなる可能性があるので、同
じパターンのデータを書き込んだブロックが１箇所とな
るまで、アドレス選択部の故障検出を繰り返す。

【００１３】

【発明の実施の形態】本発明に係るメモリの故障検出方
法を図１乃至図１４の図面に基づいて説明する。図１
は、本発明に係るメモリの故障検出方法を説明するため
の装置のブロック図である。図において、メモリ２０
は、例えば一般的なランダム・アクセス・メモリであ
り、データを記憶する複数のメモリセルからなるメモリ
マトリックス２１と、アドレスラインを介してアドレス
を入力するアドレスバッファ２２，２３と、上記アドレ
スから該当するメモリセル２１１を特定するアドレスデ
コーダ２４，２５と、外部とのデータの入出力を制御す
る入出力データコントローラ２６，２７と、これらコン
トローラを制御する入出力コントローラ制御部２８と、
入力／出力データの切り替えを行うデータ切替スイッチ
２９と、このメモリに必要な図示しないリフレッシュ回
路等から構成されている。

【００１４】故障検出手段４０は、例えばＣＰＵからな
り、アドレスバス３１及びデータバス３２を介してメモ
リ２０と接続されている。故障検出手段４０は、ソフト
ウェアによってメモリ２０のデータ部である入出力デー
タコントローラ２６，２７、制御部２８及びデータ切替
スイッチ２９の故障や誤動作を検出するとともに、メモ
リセルのアドレス選択部であるアドレスバッファ２２，
２３やアドレスデコーダ２４，２５の故障検出を行って
いる。

【００１５】なお、上記データ部の故障や誤動作は、直
接入出力データの破壊となって現れるため、故障検出手
段４０は、メモリを構成するメモリセル及びアドレスデ
コーダのビット数に応じて得られるビットパターンのデ
ータの書き込み／読み出しチェックで異常を検出するこ
とが可能となる。また、故障検出手段４０は、データを
異なる複数のパターンから構成させ、上記パターンデー
タを全メモリセルにサイクリックに書き込んだ後に順次
読み出し、書き込みデータと読み出しデータとを比較チ
ェックして上記アドレス選択部に故障がないことを検出
する。その後に、同一のビットパターンのデータを書き
込むメモリセルの数を増やし、再度上記データの書き込
み及び読み出しを行い、書き込みデータと読み出しデー
タとの比較チェックにより、上記アドレス選択部の故障
検出を繰り返し行っている。

【００１６】次に、故障検出手段４０の故障検出動作を
図２及び図３のフローチャートに基づいて説明する。な
お、この第１実施例では、図４に示すように、アドレス
７ビット（Ａ6，Ａ5，Ａ4，Ａ3，Ａ2，Ａ1，Ａ0）、デ
ータ３ビット（２²２¹２⁰）、１２８個のメモリセル２
１から構成されるメモリ２０を使用するものとする。ま
た、アドレスデコーダ２４は、５入力３２出力タイプ、
アドレスデコーダ２５は、２入力４出力タイプとし、メ
モリセル２１の並びがアドレス順になるようにアドレス
デコーダ２４の出力線の並びを上からＸ00〜Ｘ1Fに設定
した。

【００１７】まず、故障検出手段４０は、チェックを開
始すると、メモリ２０を構成する全メモリセル２１のデ
ータ部の故障の有無を検出する。この際、アドレスデコ
ーダ２４，２５等の故障の有無は無視し、アクセス可能
なメモリセルのみの故障有無を検出する。従って、従来
方法による故障検出（書き込みデータと読み出しデータ
の比較）も利用可能であるが、本実施例では、チェック
の効率や統一性の確保、検出精度向上のため以下に示す
方法による故障検出を行う。

【００１８】故障検出手段４０は、図２に示すように、
最初にデータ部の全ビットが「０」、つまり（２²２¹２
⁰）＝（０，０，０）（以下、「（０）」と表す）から
なるデータを全てのメモリセル２１に書き込む（ステッ
プ１０１）。すなわち、ここでは、図５に示すように、
メモリに割り振られた全てのアドレスに対して（０）を
書き込む。

【００１９】次に、故障検出手段４０は、上記メモリセ
ルのデータを順次読み出し、全ての上記メモリセルのデ
ータに対して論理積（ＡＮＤ）及び論理和（ＯＲ）の演
算を行い（ステップ１０２）、これらの演算結果が
（０）になるかどうか判断する（ステップ１０３，１０
４）。ここで、もし読み出したデータに１ビットでも
「０」以外のビット、すなわちビット「１」が存在すれ
ば、上記論理積又は論理和の演算結果は（０）とならな
いため、メモリセル２１の故障、正確にはデータ部の故
障が検出される（ステップ１０５）。なお、ステップ１
０３に示した論理積のチェックは、（０）検出に対して
はさほど有効ではないが、検出論理を共通化して故障検
出を容易にするための考慮である。

【００２０】また、ステップ１０３，１０４において、
演算結果が（０）の場合には、次にデータ部の全ビット
が「１」、つまり（２²２¹２⁰）＝（１，１，１）（以
下、２進数とみなして「（７）」と表す）からなるデー
タを、図６に示すように、全てのメモリセル２１に書き
込み（ステップ１０６）、上記と同様に順次読み出し、
全メモリセルのデータに対する論理積及び論理和の論理
演算を行い（ステップ１０７）、これらの演算結果が
（７）になるかどうか判断する（ステップ１０８，１０
９）。

【００２１】ここで、もし読み出したデータに１ビット
でも「１」以外のビットが存在すれば、上記論理積又は
論理和の演算結果は（７）とならないため、データ部の
故障が検出される（ステップ１０５）。なお、メモリセ
ルの各データビットに対して「０」及び「１」の２値に
よりチェックを行うのは、「０」又は「１」に固定され
るような故障を効率的に、かつ確実に検出するためであ
る。

【００２２】また、ステップ１０８，１０９において、
演算結果が（７）の場合には、次にアドレス選択部の故
障検出を行う。本実施例では、各メモリセルのデータ部
は、（２²２¹２⁰）で示される３ビットで構成されてい
るため、上記データ部の故障検出に使用した（０）及び
（７）を含めて各ビットデータの「０」、「１」の組み
合わせにより、（０）、（１）、（２）、（３）、
（４）、（５）、（６）、（７）の８種類のデータパタ
ーンが得られる。そこで、本実施例では、この全てのデ
ータパターンをサイクリックに使用して、図７に示すよ
うに、全メモリセルに（０）〜（７）のパターンのデー
タを順次書き込むこととする（ステップ１１０）。

【００２３】次に、このパターンデータの書き込み中
に、アドレス選択部に故障があった場合、例えば図４の
アドレスデコーダ２５において、アドレスＡ0に対応す
るアドレスの入力が何であれ、アドレスＡ0が全て
「０」と処理されるような故障が存在した場合を説明す
る。この場合に、故障検出手段４０は、アドレス順、す
なわちメモリセルの昇順（本実施例では、セル０００、
セル００１、セル００２、セル００３、セル０１０、
…、セル１Ｆ３の順）にメモリアクセスを行うように、
アドレスを出力する。しかし、このアドレスに対応した
アドレスデコーダ２４，２５の処理によって実際にアク
セスされるメモリセルは、０００，０００，００２，０
０２，０１０，…，１Ｆ２，１Ｆ２の偶数番地であり、
奇数番地のメモリセルがアクセスされることはない。

【００２４】このため、各偶数番地のメモリセルには、
正規のデータ（０）、（２）、（４）、（６）が書き込
まれた直後に、次のアドレスである奇数番地に書き込ま
れるべきデータ（１）、（３）、（５）、（７）が上書
きされることになる。従って、メモリ２１から読み出さ
れるデータは、順に（１）、（１）、（３）、（３）、
（５）、（５）、（７）、（７）という各偶数番地のメ
モリセル内のデータが繰り返し読み出されることにな
る。

【００２５】そこで、本実施例では、次にメモリ２１の
先頭のメモリセルから順に、データの読み出しを行い、
書き込み時のデータと同一のデータが得られるか否かを
比較チェックし（ステップ１１１）、各メモリセルの比
較結果が良好か否か判断する（ステップ１１２）。ここ
で、１個のメモリセルでも両データが不一致の場合に
は、アドレス選択部の故障が検出される（ステップ１１
３）。全てのメモリセルにおいて、両データが一致した
場合には、図３のフローチャートに進む。

【００２６】なお、上記アドレス選択部の故障検出は、
図４に示すメモリマトリックスの列方向、すなわちアド
レスバッファ２３及びアドレスデコーダ２５の故障検出
しかできない。例えば、パターンデータの書き込み中
に、アドレスデコーダ２４において、アドレスＡ3に対
応するアドレスの入力が何であれ、アドレスＡ3が全て
「１」と処理されるような故障が存在した場合を説明す
る。この場合に、故障検出手段４０は、アドレス順、す
なわちメモリセルの昇順（本実施例では、セル０００、
セル０１０、セル０２０、セル０３０、セル０４０、
…、セル１Ｆ０の順）にメモリアクセスを行うように、
アドレスを出力する。しかし、このアドレスに対応した
アドレスデコーダ２４，２５の処理によって実際にアク
セスされるメモリセルは、０２０，０３０，０２０，０
３０，０６０，…，１Ｅ０，１Ｆ０となる。

【００２７】このため、メモリセルでは、０００と０２
０，０１０と０３０，０４０と０６０，…，１Ｄ０と１
Ｆ０等は、それぞれ同一のデータ値（本実施例では、
（０）と（４））が書き込まれることとなるので、ステ
ップ１１１の比較チェックでは、異常とはならず故障の
検出が不可能となる（図７参照）。そこで、本実施例で
は、図３に示すように、メモリセルの行方向に異常が生
じるアドレス選択部の故障を検出するために、互いに異
なるデータパターン（０）〜（７）でチェックを行った
アドレスの連続する８個のメモリセルを１ブロックと規
定し、図８に示すように、このブロック単位にデータパ
ターン（０）〜（７）の書き込みをサイクリックに行う
（ステップ１１４）。

【００２８】そして、全メモリセルへの書き込み終了
後、上記メモリセルからデータを読み出し、各ブロック
単位毎にメモリセルからのデータに対して論理積及び論
理和の論理演算を行い（ステップ１１５）、さらに上記
書き込んだデータと同一の演算結果が得られるか否か比
較チェックする（ステップ１１６）。ここで、もし読み
出したデータに１ビットでも異なるビットパターンのデ
ータが含まれていれば、上記論理積又は論理和の演算結
果が上記書き込んだデータ値とは同一とならないので、
故障の検出が可能となる。このため、本実施例では、各
ブロックでの比較結果が良好であるか否か判断する（ス
テップ１１７）。

【００２９】ここで、１つのブロックでも比較結果が不
一致の場合には、アドレス選択部の故障が検出される
（ステップ１１３）。また、全てのブロックにおいて、
比較結果が一致した場合には、ステップ１１８に進み、
メモリマトリックス上でデータ（０）を書き込んだブロ
ックが１箇所か否か判断する。すなわち、上述したよう
に、同一のデータパターンを持つブロックがメモリマト
リックス上に存在する場合、アドレス選択部の故障箇所
によっては検出異常とならずに検出漏れとなる可能性も
残ることとなる。

【００３０】そこで、互いに異なるデータパターンでチ
ェックを行った連続する８個のブロックを新たな１ブロ
ックとし、図９に示すように、このブロック単位にデー
タパターン（０）〜（７）の書き込みをサイクリックに
行う（ステップ１１９）。そして、このブロックに対し
てステップ１１５，１１６のデータの論理演算、比較チ
ェックを行い、メモリマトリックス上でデータ（０）を
書き込んだブロックが１箇所となるまで、上記動作を繰
り返すことにより、アドレスバッファ２３及びアドレス
デコーダ２５を含む全てのアドレス選択部の故障検出を
行う。

【００３１】従って、本実施例では、全メモリセルに書
き込んだデータに対して論理演算を行って、データ部の
故障を検出するとともに、各ブロック単位にサイクリッ
クに書き込んだデータに対して論理演算を行って、アド
レス選択部の故障を検出するので、特別な回路の追加を
行うことなく、ＣＰＵのプログラム変更等により機器に
内蔵されるメモリ及びそのメモリの制御回路の故障や誤
動作を自己検出できる。このため、本実施例では、製作
コストをアップすることなく、上記故障による誤データ
処理や異常な機器動作を未然に防ぐことが可能となり、
機器の信頼性を向上できる。

【００３２】なお、上記実施例では、メモリセルに書き
込むデータパターンとして、プログラムでの演算処理の
しやすさ等を考慮して、連続する値を使用したが、本発
明ではこれに限らず、データパターンが互いに異なりさ
えすれば、実施例と同様の効果が得られるので、連続し
ている必要性はない。また、上記実施例では、メモリへ
の書き込み方式、読み出し方式について特に規定はして
ないが、例えば書き込みをワードアクセス、読み出しを
バイトアクセスとすれば、メモリを奇数用、偶数用に分
割して制御している回路やスワップ回路のようなワード
／バイト変換を行っている回路の動作不良や故障の検出
も可能となる。

【００３３】また、上記第１実施例では、互いに異なる
データパターンで比較チェックを行った連続する８個の
メモリセル或いはブロック中に含まれる全メモリセルに
対して、再度データの書き込みを行ったが、本発明はこ
れに限らず、例えば故障検出手段は、図１０及び図１１
に示すように動作させることも可能である。すなわち、
この第２実施例では、データ部の故障検出は第１実施例
と同様に行うが、アドレス選択部の故障検出において、
ステップ１１２のチェックが終わった後に、各ブロック
の代表セル、例えば先頭のメモリセルにのみデータパタ
ーン（０）〜（７）の書き込みをサイクリックに行う
（ステップ２０１）。書き込み終了後、その先頭のメモ
リセルデータを読み出して、書き込みデータと比較チェ
ックする（ステップ２０２）。

【００３４】ここで、１つの先頭のメモリセルでも比較
結果が不一致の場合には、アドレス選択部の故障が検出
される（ステップ１１３）。また、ステップ２０３にお
いて、全てのブロックでの比較結果が一致した場合に
は、ステップ２０４に進み、メモリマトリックス上でデ
ータ（０）を書き込んだブロックが１箇所か否か判断す
る。

【００３５】ここで、データ（０）を書き込んだブロッ
クが複数存在する場合には、互いに異なるデータパター
ンでチェックを行った連続する８個のブロックを新たな
１ブロックとし、このブロック単位にデータパターン
（０）〜（７）の書き込みをサイクリックに行って（ス
テップ２０５）、データ（０）を書き込んだブロックが
１箇所となるまで、上記ステップ２０２からの動作を繰
り返す。

【００３６】これは、各ブロック内に含まれる全てのメ
モリセルのデータ部及びこれらブロック内のメモリセル
を特定するアドレス選択部に故障がないことが、図２の
ステップ１０１〜１１２で確認されているためである。
ただ、故障の見落としがあるとすればブロック間の取り
違え、例えばブロック１を指定したが、ブロック０がア
クセスされたというような上位桁でのアドレス選択部の
故障以外あり得ないためである。この場合、各ブロック
間で相対的に同一な箇所に存在するメモリセルに対し
て、書き込み／読み出しチェックを行えば、ブロック内
の全てのメモリセルに対して、書き込み／読み出しチェ
ックを行うのと同等な故障検出の効果が得られる。

【００３７】従って、本実施例では、ブロックの先頭の
メモリセルにのみデータを書き込むことによって、メモ
リの書き込み／読み出し回数を著しく減らすことが可能
となり、故障検出に要する時間を短縮することができ
る。また、上記実施例では、列方向のアドレスデコーダ
２５の出力線数（４線）よりも、データビットの組み合
わせによるデータパターン数（７パターン）の方が多い
場合について説明したが、例えば図１２に示すような上
記データパターン数（４パターン）よりも、アドレスデ
コーダ２５の出力線数（８線）の方が多い場合にも、本
発明の故障検出方法は適用が可能である。

【００３８】すなわち、図１２において、データビット
は、２ビットで構成されるため、データパターンとして
は（０），（１），（２），（３）の４種類が得られ
る。これらデータパターンを上記実施例と同様にサイク
リックに使用し、データの書き込み／読み出しを繰り返
して故障チェックを行うことも可能である。また、図１
３に示すように、メモリセルの同一行のうち、例えばセ
ル００、セル０１、…、セル０７において、データパタ
ーン書き込みの２巡目（セル０４に該当）以降のデータ
の繰り返しパターンを１巡目のパターン（０）、
（１）、（２）、（３）と異なる並びのパターン
（１）、（２）、（３）、（０）にすることにより、故
障の検出が可能となる。

【００３９】すなわち、図１３において、セル００に書
き込まれた（０）と同一のデータが書き込まれているの
は、セル０７である。アドレス選択部の故障により、セ
ル００とセル０７を取り違えるのは、アドレス選択部の
Ａ0，Ａ1，Ａ2の全てが「０」或いは「１」に固定され
る故障が発生した場合のみである。同様にして、他のセ
ルについて考えると、セル０１のデータパターン（１）
及びセル０３のデータパターン（３）については、Ａ0
が「１」、Ａ2が「０」に同時に固定されるか、又はＡ0
が「０」、Ａ2が「１」に同時に固定される故障が発生
した場合のみである。また、セル０２については、Ａ0
が「０」、Ａ1が「１」、Ａ2が「０」に同時に固定され
るか、又はＡ0が「１」、Ａ1が「０」、Ａ2が「１」に
同時に固定される故障が発生した場合のみである。

【００４０】このように、これらの故障のパターンは、
互いに異なっており、アドレス選択部の故障により全て
のメモリセルを同時に取り違えてデータの書き込み／読
み出しチェックで異常とならず、故障を見逃してしまう
ことはあり得ない。従って、この第３実施例において
も、上記第１及び第２実施例と同様の効果を得ることが
できる。

【００４１】また、上記実施例は、メモリへのデータ書
き込み、メモリからのデータ読み出し及び論理演算処理
をソフトウェア（例えば、ＣＰＵからなる故障検出手段
のプログラム）で実行する場合を示したが、本発明で
は、例えば図１４に示すようなハードウェアにより実行
することも可能である。すなわち、図１４に示す回路に
おいて、例えばメモリ２０の全てのメモリセルにデータ
（０）を書き込む場合であれば、ＤＭＡコントローラ４
１によりメモリ−メモリ転送又はＩ／Ｏ−メモリ転送を
行えばよい。また、ブロック内の全てのメモリセルデー
タの論理積や論理和を計算するのであれば、ＡＮＤ演算
回路４２及びＯＲ演算回路４３に対して、メモリ２０か
らＤＭＡコントローラ４１を介して、メモリ−Ｉ／Ｏ転
送を行い、演算結果をＣＰＵ４４により読み込めばよ
い。

【００４２】従って、この第４実施例では、ＣＰＵ処理
を伴うプログラムではなく、ＣＰＵに負担をかけないＤ
ＭＡ転送を使用したハードウェア回路によるメモリの書
き込み／読み出し、論理演算を行うことにより、高速処
理が可能となって短時間で故障の検出ができる。また、
上記実施例では、アクセス可能な各メモリセルに故障が
ないことを確認した後、最初にメモリセル単位、次に上
記メモリセルをデータパターン数分まとめたブロック単
位、さらに上記ブロックをデータパターン数分まとめた
新たなブロック（以下、「ユニット」という）単位とし
て、同一データでの論理演算を行う単位を拡大してい
き、アドレス選択部の故障検出を行ったが、本発明で
は、これとは逆に、例えばアクセス可能な各メモリセル
に故障がないことを確認した後、まず全メモリセルをデ
ータパターン数で分割したユニット単位で故障検出を行
う。次に、各ユニットをデータパターン数で分割したブ
ロック単位、さらに各ブロックをデータパターン数で分
割した単位として、同一データでの論理演算を行う単位
を細分化していき、アドレス選択部の故障を検出するこ
とも可能である。

【００４３】さらに、上記実施例では、アクセス可能な
各メモリセルに故障がないことを確認した後、まず列方
向の故障検出を行い、その後に行方向のアドレス選択部
の故障検出を行ったが、本発明はこれに限らず、例えば
メモリセルのアクセス順序を変更することにより、まず
行方向の故障検出を行い、その後に列方向の故障検出を
行うことも可能である。

【００４４】

【発明の効果】以上説明したように、本発明では、メモ
リの記憶領域へ書き込まれるデータと、前記記憶領域か
ら読み出されるデータを比較し、該比較結果に応じてメ
モリの故障を検出するメモリの故障検出方法において、
前記メモリの故障検出後、異なる組み合わせの複数のパ
ターンからなる各データを、選択された前記メモリの各
記憶領域にサイクリックに書き込んだ後、該各データを
順次読み出して、前記書き込んだデータと前記読み出し
たデータとを比較し、該比較結果に応じて前記記憶領域
を選択する選択手段の故障を検出するので、メモリや上
記メモリを制御する制御回路の故障や誤動作を正確に検
出できる。

【００４５】請求項２では、前記選択手段の故障が検出
されない場合、前記複数パターンのデータの１サイクル
を書き込んだ前記メモリの各記憶領域を、前記複数パタ
ーンのデータのうちの同一パターンのデータを書き込む
新たなブロック単位とし、該ブロック毎に前記複数パタ
ーンのデータをサイクリックに書き込んだ後、該各デー
タを順次読み出して、前記書き込んだデータと前記読み
出したデータとを比較し、該比較結果に応じて前記選択
手段の故障を検出し、さらに該故障が検出されない場
合、前記データの１サイクルを書き込んだ前記記憶領域
のブロックを、前記同一パターンのデータを書き込む新
たなブロック単位に順次更新して、前記選択手段の故障
検出を繰り返すので、同一パターンのデータを書き込む
メモリセルの数が順次増えてブロックの範囲を順次拡大
でき、故障検出を正確に行うことができる。

【００４６】請求項３では、前記メモリから読み出され
たデータは、前記ブロック単位で論理演算され、該演算
結果が前記書き込んだデータと比較され、該比較結果に
応じて前記選択手段の故障を検出するので、メモリセル
に１ビットでも異なるビットパターンが含まれていれ
ば、その論理演算の結果はメモリ書き込み値とは同一に
ならず、故障検出が可能となる。

【００４７】請求項４では、前記選択手段の故障が検出
されない場合、前記複数パターンのデータの１サイクル
を書き込んだ前記メモリの各記憶領域を、前記複数パタ
ーンのデータのうちの同一パターンのデータを書き込む
新たなブロック単位とし、該ブロックの記憶領域のうち
の特定記憶領域毎に前記複数パターンのデータをサイク
リックに書き込んだ後、該各データを順次読み出して、
前記書き込んだデータと前記読み出したデータとを比較
し、該比較結果に応じて前記選択手段の故障を検出し、
さらに該故障が検出されない場合、前記特定記憶領域毎
にデータの１サイクルを書き込んだ前記ブロックを、前
記同一パターンのデータを書き込む新たなブロック単位
に順次更新して、前記選択手段の故障検出を繰り返すの
で、メモリの書き込み／読み出し回数を著しく減らすこ
とが可能となり、故障検出に要する時間を短縮できる。

【００４８】請求項５では、前記選択手段の故障が検出
されない場合、前記各記憶領域のブロック単位の更新
は、前記書き込まれるパターンのデータに周期性がなく
なるまで行われるので、選択手段の故障箇所の検出漏れ
を防ぐことができる。

【図面の簡単な説明】

【図１】本発明に係るメモリの故障検出方法を説明する
ための装置のブロック図である。

【図２】図１に示した故障検出手段の故障検出動作を説
明するための第１実施例のフローチャートである。

【図３】同じく故障検出手段の故障検出動作を説明する
ための第１実施例のフローチャートである。

【図４】図１に示したアドレスデコーダとメモリセルと
の関係を説明するためのメモリの概略構成図である。

【図５】故障検出手段の故障検出動作におけるメモリセ
ルのデータ構成を示す構成図である。

【図６】同じくメモリセルのデータ構成を示す構成図で
ある。

【図７】同じくメモリセルのデータ構成を示す構成図で
ある。

【図８】同じくメモリセルのデータ構成を示す構成図で
ある。

【図９】同じくメモリセルのデータ構成を示す構成図で
ある。

【図１０】図１に示した故障検出手段の故障検出動作を
説明するための第２実施例のフローチャートである。

【図１１】第２実施例におけるメモリセルのデータ構成
を示す構成図である。

【図１２】第３実施例におけるアドレスデコーダとメモ
リセルとの関係を説明するためのメモリの概略構成図で
ある。

【図１３】第３実施例におけるメモリセルのデータ構成
を示す概略構成図である。

【図１４】故障検出手段をＤＭＡ転送を使用したハード
ウェア回路で示す回路図である。

【図１５】従来のアドレスデコーダとメモリセルとの関
係を説明するためのメモリの概略構成図である。

【符号の説明】２０メモリ２１メモリマトリックス（メモリセル）２２，２３アドレスバッファ２４，２５アドレスデコーダ２６入力データコントローラ２７出力データコントローラ２８入出力コントローラ制御部２９データ切替スイッチ３１アドレスバス３２データバス４０故障検出手段４１ＤＭＡコントローラ４２ＡＮＤ演算回路４３ＯＲ演算回路４４ＣＰＵ

Claims

【特許請求の範囲】

【請求項１】メモリの記憶領域へ書き込まれるデータ
と、前記記憶領域から読み出されるデータを比較し、該
比較結果に応じてメモリの故障を検出するメモリの故障
検出方法において、前記メモリの故障検出後、異なる組み合わせの複数のパ
ターンからなる各データを、選択された前記メモリの各
記憶領域にサイクリックに書き込んだ後、該各データを
順次読み出して、前記書き込んだデータと前記読み出し
たデータとを比較し、該比較結果に応じて前記記憶領域
を選択する選択手段の故障を検出することを特徴とする
メモリの故障検出方法。
【請求項２】前記選択手段の故障が検出されない場
合、前記複数パターンのデータの１サイクルを書き込ん
だ前記メモリの各記憶領域を、前記複数パターンのデー
タのうちの同一パターンのデータを書き込む新たなブロ
ック単位とし、該ブロック毎に前記複数パターンのデー
タをサイクリックに書き込んだ後、該各データを順次読
み出して、前記書き込んだデータと前記読み出したデー
タとを比較し、該比較結果に応じて前記選択手段の故障
を検出し、さらに該故障が検出されない場合、前記デー
タの１サイクルを書き込んだ前記記憶領域のブロック
を、前記同一パターンのデータを書き込む新たなブロッ
ク単位に順次更新して、前記選択手段の故障検出を繰り
返すことを特徴とする請求項１に記載のメモリの故障検
出方法。
【請求項３】前記メモリから読み出されたデータは、
前記ブロック単位で論理演算され、該演算結果が前記書
き込んだデータと比較され、該比較結果に応じて前記選
択手段の故障を検出することを特徴とする請求項２に記
載のメモリの故障検出方法。
【請求項４】前記選択手段の故障が検出されない場
合、前記複数パターンのデータの１サイクルを書き込ん
だ前記メモリの各記憶領域を、前記複数パターンのデー
タのうちの同一パターンのデータを書き込む新たなブロ
ック単位とし、該ブロックの記憶領域のうちの特定記憶
領域毎に前記複数パターンのデータをサイクリックに書
き込んだ後、該各データを順次読み出して、前記書き込
んだデータと前記読み出したデータとを比較し、該比較
結果に応じて前記選択手段の故障を検出し、さらに該故
障が検出されない場合、前記特定記憶領域毎にデータの
１サイクルを書き込んだ前記ブロックを、前記同一パタ
ーンのデータを書き込む新たなブロック単位に順次更新
して、前記選択手段の故障検出を繰り返すことを特徴と
する請求項１に記載のメモリの故障検出方法。
【請求項５】前記選択手段の故障が検出されない場
合、前記各記憶領域のブロック単位の更新は、前記書き
込まれるパターンのデータに周期性がなくなるまで行わ
れることを特徴とする請求項２又は４に記載のメモリの
故障検出方法。