JPH04255055A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送制御回路に係
わり、特にメモリ間若しくはメモリと入出力機器との間
で直接データを転送するための制御を行うＤＭＡコント
ローラに関する。

【０００２】

【従来の技術】マイクロコンピュータ等のデータ処理シ
ステム等では、メモリ間若しくはメモリと入出力機器と
の間での高速データ転送が要求されるが、処理速度の遅
いＣＰＵ（中央処理装置）ではメモリや入出力機器のデ
ータ転送速度に追随できないため、いわゆるＤＭＡ（直
接メモリアクセス）制御を行うことが多い。

【０００３】このＤＭＡ制御では、例えば入出力機器が
ＤＭＡを要求すると、ＤＭＡコントローラがＣＰＵに対
してバスの開放を要求し、ＣＰＵからのアクノレッジ信
号を受け取りバスの制御権を獲得したのち、ＤＭＡを要
求していた入出力機器にＤＭＡアクノレッジ信号を出力
し、メモリへのデータ転送が行われる。そして、データ
転送が終了すると、ＤＭＡコントローラは入出力機器に
終了信号を出力し、バスの制御権をＣＰＵに渡すように
なっている。

【０００４】このようなＤＭＡコントローラの転送方式
の１つとしていわゆるデュアルアドレスモードがある。 この方式は、リードサイクルとライトサイクルを１つの
転送サイクルとして動作するものである。

【０００５】リードサイクルでは、転送元デバイス（以
下ソースデバイスと呼ぶ。）に対し、転送すべきデータ
の格納アドレスを与え、このソースデバイスの該当アド
レスから出力されたデータをＤＭＡコントローラ内のデ
ータ保持用レジスタ（以下テンポラリレジスタと呼ぶ。 ）に転送する。

【０００６】一方、ライトサイクルでは、転送先デバイ
ス（以下ディスティネーションデバイスと呼ぶ。）に対
し、転送するデータの格納アドレスを与え、このテンポ
ラリレジスタから出力されたデータをディスティネーシ
ョンデバイスの該当アドレスに転送するようになってい
る。

【０００７】図２は従来のＤＭＡコントローラの要部を
表わしたものである。このＤＭＡコントローラにはテン
ポラリレジスタ（１１）が備えられ、外部メモリ若しく
は周辺機器等のソースデバイスから３２ビット幅のデー
タバス上をパラレル転送されてくるデータを、８ビット
（１バイト）ずつ４ブロックに区切って一時保持するよ
うになっている。これらのブロックを、それぞれＴ０〜
Ｔ３とする。

【０００８】テンポラリレジスタ（１１）にはシフト回
路１３が接続され、シフト制御回路１４から入力される
シフト制御信号（１５ａ），（１５ｂ），（１５ｃ）に
基づき、テンポラリレジスタ（１１）に格納する４バイ
トのデータをバイト単位で入換え配置する制御を行うよ
うになっている。このシフト制御回路（１４）は、制御
信号（１６）及びアドレスバス（１７）で供給されるア
ドレス信号を基にシフト制御信号（１５ａ），（１５ｂ
），（１５ｃ）を作成する。

【０００９】シフト回路（１３）で入換え配置されたデ
ータは、データバス（１２）を介し、主記憶メモリ等の
ディスティネーションデバイスにパラレル転送されるよ
うになっている。

【００１０】以上のような構成の従来のＤＭＡコントロ
ーラの動作を、図３〜図６と共に説明する。ここでは、
ソースデバイス（２１）のソースアドレス“Ｓ”〜“Ｓ
＋３”にそれぞれ１バイトずつ格納されたデータ“ａ”
，“ｂ”，“ｃ”，“ｄ”を、ディスティネーションデ
バイス（２２）のディスティネーションアドレス“Ｄ−
３”〜“Ｄ＋４”のいずれかに転送するものとし、また
、Ｓ及びＤはいずれも４の倍数とする。

【００１１】図３は、ソースデバイス（２１）のアドレ
ス“Ｓ”を先頭とする４バイトのデータをアドレス増加
方向に順次転送し、これらをディスティネーションデバ
イス（２２）のアドレス“Ｄ”を先頭とする４つのアド
レスの増加方向に順次に転送する場合の動作を表わした
ものである。

【００１２】リードサイクルでは、ソースデバイス（２
１）のソースアドレス“Ｓ”〜“Ｓ＋３”のデータ“ａ
”，“ｂ”，“ｃ”，“ｄ”はデータバス（１２）を介
してテンポラリレジスタ（１１）に転送される。

【００１３】このとき、シフト制御回路（１４）からは
シフト制御信号（１５ａ），（１５ｂ），（１５ｃ）と
して“０００”が出力される。このシフト制御信号を受
けたシフト回路（１３）は、データ“ａ”，“ｂ”，“
ｃ”，“ｄ”をそのままブロックＴ０〜Ｔ３に格納する
。そして、ライトサイクルで、テンポラリレジスタ（１
１）のブロックＴ０〜Ｔ３のデータをそのままデータバ
ス（１２）上に送出する。これにより、ディスティネー
ションデバイス（２２）のアドレス“Ｄ”〜“Ｄ＋３”
にデータ“ａ”，“ｂ”，“ｃ”，“ｄ”が転送される
こととなる。図４は、ソースデバイス（２１）のアドレ
ス“Ｓ＋２”を先頭とする２バイトのデータをアドレス
増加方向に順次転送し、これらをディスティネーション
デバイス（２２）のアドレス“Ｄ＋３”を先頭とする２
つのアドレスの増加方向に順次に転送する場合の動作を
表わしたものである。

【００１４】リードサイクルでは、ソースデバイス（２
１）のソースアドレス“Ｓ＋２”及び“Ｓ＋３”のデー
タ“ｃ”，“ｄ”はデータバス（１２）を介してテンポ
ラリレジスタ（１１）に転送される。

【００１５】このとき、シフト制御回路（１４）からは
シフト制御信号（１５ａ），（１５ｂ），（１５ｃ）と
して“０１１”が出力される。このシフト制御信号を受
けたシフト回路（１３）は、ブロックＴ３の内容をブロ
ックＴ０にシフトすると共に、ブロックＴ２の内容をブ
ロックＴ３にシフトさせて格納する。

【００１６】そして、ライトサイクルで、テンポラリレ
ジスタ（１１）のブロックＴ３及びＴ０のデータをその
ままデータバス（１２）上に送出する。これにより、デ
ィスティネーションデバイス（２２）のアドレス“Ｄ＋
３”〜“Ｄ＋４”にデータ“ｃ”，“ｄ”がそれぞれ転
送されることとなる。

【００１７】図５は、ソースデバイス“２１”のアドレ
ス“Ｓ”を先頭とする４バイトのデータをアドレス増加
方向に順次転送し、これらをディスティネーションデバ
イス（２２）のアドレス“Ｄ”を末尾とする４つのアド
レスの減少方向に順次に転送する場合の動作を表わした
ものである。

【００１８】リードサイクルでは、図３の場合と同様、
ソースデバイス（２１）のソースアドレス“Ｓ”〜“Ｓ
＋３”のデータ“ａ”，“ｂ”，“ｃ”，“ｄ”はデー
タバス（１２）を介してテンポラリレジスタ（１１）に
転送される。

【００１９】このとき、シフト制御回路（１４）からは
シフト制御信号（１５ａ），（１５ｂ），（１５ｃ）と
して“１００”が出力される。このシフト制御信号を受
けたシフト回路（１３）は、テンポラリレジスタ（１１
）のブロックＴ１とブロックＴ３の内容を互いに入れ換
える制御を行いながらデータを格納する。これによりブ
ロックＴ０〜Ｔ３の内容は“ａ”，“ｄ”，“ｃ”，“
ｂ”となる。

【００２０】そして、ライトサイクルで、テンポラリレ
ジスタ（１１）のブロックＴ０〜Ｔ３のデータをそのま
まデータバス（１２）上に送出する。これにより、ディ
スティネーションデバイス（２２）のアドレス“Ｄ”〜
“Ｄ−３”にデータ“ａ”，“ｂ”，“ｃ”，“ｄ”が
転送されることとなる。

【００２１】図６は、ソースデバイス（２１）のアドレ
ス“Ｓ＋２”を先頭とする２バイトのデータをアドレス
増加方向に順次転送し、これらをディスティネーション
デバイス（２２）のアドレス“Ｄ＋３”を末尾とする２
つのアドレスの減少方向に順次に転送する場合の動作を
表わしたものである。

【００２２】リードサイクルでは、図４の場合と同様、
ソースデバイス（２１）のソースアドレス“Ｓ＋２”及
び“Ｓ＋３”のデータ“ｃ”，“ｄ”は、データバス（
１２）を介してテンポラリレジスタ（１１）に転送され
る。

【００２３】このとき、シフト制御回路（１４）からは
シフト制御信号（１５ａ），（１５ｂ），（１５ｃ）と
して“１０１”が出力される。このシフト制御信号を受
けたシフト回路（１３）は、ブロックＴ２とブロックＴ
３の内容を互いに入れ換えてデータを格納する。これに
よりブロックＴ２，Ｔ３の内容はそれぞれ“ｄ”，“ｃ
”となる。

【００２４】そして、ライトサイクルで、テンポラリレ
ジスタ（１１）のブロックＴ２及びＴ３のデータをその
ままデータバス（１２）上に送出する。これにより、デ
ィスティネーションデバイス（２２）のアドレス“Ｄ＋
３”，“Ｄ＋２”に対し、データ“ｃ”，“ｄ”がそれ
ぞれ転送されることとなる。

【００２５】図７は、シフト制御回路（１４）からシフ
ト回路（１３）に与えられるシフト制御信号（１５ａ）
，（１５ｂ），（１５ｃ）の値と、シフト回路（１３）
によりシフトされた後のテンポラリレジスタ（１１）内
のデータ位置との関係を表わしたものである。

【００２６】この図に示すように、ソースアドレスとデ
ィスティネーションアドレスとの差を４の倍数からいく
つシフトさせるかという条件と、ソースアドレスからア
ドレス増加方向に転送したデータをディスティネーショ
ンアドレスでアドレス増加方向に格納するかあるいはア
ドレス減少方向に格納するかという条件により、８通り
（＝２３　）のシフトパターンが存在する。従って、シ
フト制御回路（１４）はこれらに対応してシフト制御信
号パターンを生成し、シフト回路（１３）に供給する必
要があった。

【００２７】

【発明が解決しようとする課題】このように、従来のＤ
ＭＡコントローラでデュアルアドレスモードでのデータ
転送を行う場合、ソースアドレスとディスティネーショ
ンアドレスの増減方向が逆のときにはシフト制御回路は
特別なパターンのシフト制御信号を生成してシフト回路
に与える必要があった。従って、シフト制御回路の構成
の複雑化と規模の増大を招くと共に、動作速度が低下す
るという問題があった。

【００２８】従って、上記問題点を解決しなければなら
ないという課題がある。

【００２９】この発明は、かかる課題を解決するために
なされたもので、ソースアドレスとディスティネーショ
ンアドレスの増減方向が逆の場合であっても、シフト制
御回路として特別なシフト制御信号パターンを生成する
ことなく所定のシフト制御を行うことができるＤＭＡコ
ントローラを得ることを目的とする。

【００３０】

【課題を解決するための手段】本発明に係るＤＭＡコン
トローラは、（ｉ）　ソースデバイスから所定ビット幅
のデータバス上を転送されてきたパラレルデータを所定
ビットずつ分割してブロック単位で格納する一時保持用
レジスタと、（ｉｉ）ソースデバイスのアドレス変化方
向とデータ転送先装置のアドレス変化方向との一致不一
致を示す第１のシフト制御信号と、ソースアドレスとデ
ィスティネーションアドレスとの差の状態を示す一定ビ
ット幅の第２のシフト制御信号とを出力するシフト制御
信号出力手段と、（ｉｉｉ）　ディスティネーションア
ドレスと第１の制御信号を基に、第２のシフト制御信号
の一部のビットを反転させるか否かの判定を行う判定手
段と、（ｉｖ）この判定手段による判定の結果に従い、
第２のシフト制御信号をその一部のビットのみ反転させ
た信号に変換する変換手段と、（ｖ）　第１のシフト制
御信号と変換手段から出力された制御信号を基に、レジ
スタへのデータ格納の際にブロックごとのデータ配置を
行うシフト手段とを有するものである。

【００３１】

【作用】本発明では、所定のビット幅単位でのＤＭＡデ
ータ転送を行う際に、判定手段の結果に応じてシフト制
御信号出力手段の出力の一部を反転させることにより、
ソースデバイスのアドレス変化方向とディスティネーシ
ョンデバイスのアドレス変化方向とが逆であっても、シ
フト制御信号出力手段で特別なパターンのシフト制御信
号を生成する必要がなくなり、回路を簡素化できる。

【００３２】

【実施例】以下実施例につき本発明を詳細に説明する。

【００３３】図１は、本発明の一実施例におけるＤＭＡ
コントローラを表わしたものである。この図で、従来例
（図２）と同一部分には同一の符号を付し、適宜説明を
省略する。

【００３４】このＤＭＡコントローラに設けられたシフ
ト制御回路（１４）は、アドレスバス（１７）から供給
されるソースアドレスからディスティネーションアドレ
スを減算し、その減算結果の下位２ビットをシフト制御
信号（１５ｂ），（１５ｃ）として出力するようになっ
ている。

【００３５】また、シフト制御回路（１４）は、制御信
号（１６）によりソースアドレスとディスティネーショ
ンアドレスのアドレス増減方向の一致不一致を判断し、
一致の場合は“０”、不一致の場合は“１”をシフト制
御信号（１５ａ）として出力するようになっている。

【００３６】このＤＭＡコントローラにはアンドゲート
（１８）が設けられ、アドレスバス（１７）からシフト
制御回路（１４）に供給されるディスティネーションア
ドレスの最下位ビットとシフト制御回路（１４）から出
力されるシフト制御信号（１５ａ）とのアンドをとって
、セレクト信号（２５）を出力するようになっている。 　　シフト制御回路（１４）から出力されるシフト制御
信号（１５ｂ）はセレクタ（１９）に入力され、アンド
ゲート（１８）からのセレクト信号（２５）によりビッ
トの論理値を反転するか否かの制御が行われる。ここで
は、セレクト信号（２５）の値が“１”のときシフト制
御信号（１５ｂ）をビット反転し、“０”のときは反転
しないようになっている。その他の構成は従来例と同様
である。

【００３７】以上の構成のＤＭＡコントローラの動作を
説明する。

【００３８】まず、従来例で説明した図３の場合、即ち
ソースデバイス（２１）のアドレス“Ｓ”を先頭とする
４バイトのデータをアドレス増加方向に順次転送し、こ
れらをディスティネーションデバイス（２２）のアドレ
ス“Ｄ”を先頭とする４つのアドレスの増加方向に順次
に転送する場合、シフト制御回路（１４）は次のような
動作を行う。

【００３９】この場合、ソースアドレス“Ｓ”とディス
ティネーションアドレス“Ｄ”は共に４の倍数なので、
その差“Ｓ−Ｄ”も４の倍数である。従って、この減算
結果の下位２ビットは“００”となる。

【００４０】また、ソースアドレスとディスティネーシ
ョンアドレスのアドレス増減方向は共に増加方向で一致
するため、シフト制御回路（１４）はシフト制御信号（
１５ａ）、として“０”を出力する。一方、ディスティ
ネーションアドレス“Ｄ”は４の倍数なのでその最下位
ビットは“０”である。従って、アンドゲート（１８）
から出力されるセレクト信号（２５）は“０”となる。

【００４１】これによりセレクタ（１９）はシフト制御
信号（１５ｂ）をビット反転せず、そのままシフト制御
信号（１５ｄ）としてシフト回路（１３）に出力する。 即ちシフト制御信号（１５ａ），（１５ｄ），（１５ｃ
）は“０００”となる。

【００４２】なお、ソースデバイス（２１）からテンポ
ラリレジスタ（１１）へのデータ転送動作や、シフト制
御信号のデータ“０００”を受けたシフト回路（１３）
の動作等は従来例と同様なので、ここでは説明を省略す
る。

【００４３】次に、図４の場合、即ちソースデバイス（
２１）のアドレス“Ｓ＋２”を先頭とする２バイトのデ
ータをアドレス増加方向に順次転送し、これらをディス
ティネーションデバイス（２２）のアドレス“Ｄ＋３”
を先頭とする２つのアドレスの増加方向に順次に転送す
る場合には、ソースアドレス“Ｓ＋２”とディスティネ
ーションアドレス“Ｄ＋３”の差は次の（１）式のよう
になる。

【００４４】 　　（Ｓ＋２）−（Ｄ＋３）＝Ｓ−Ｄ−１　　　　　　
　　　　　　　　　　　　　　　　　　＝（Ｓ−Ｄ−４
）＋３　　……（１）従って、この減算結果の下位２ビ
ットであるシフト制御信号（１５ｂ），（１５ｃ）は“
１１”となる。

【００４５】また、ソースアドレスとディスティネーシ
ョンアドレスのアドレス増減方向は共に増加方向で一致
するため、シフト制御回路（１４）はシフト制御信号（
１５ａ）として“０”を出力する。一方、ディスティネ
ーションアドレス“Ｄ＋３”の最下位ビットは“０”で
ある。従って、アンドゲート（１８）から出力されるセ
レクト信号（２５）は“０”となる。

【００４６】これによりセレクタ（１９）はシフト制御
信号（１５ｂ）をビット反転せず、そのままシフト制御
信号（１５ｄ）としてシフト回路（１３）に出力する。 即ち、シフト制御信号（１５ａ），（１５ｄ），（１５
ｃ）は“０１１”となる。

【００４７】なお、ソースデバイス（２１）からテンポ
ラリレジスタ（１１）へのデータ転送動作や、シフト制
御信号のデータ“０１１”を受けたシフト回路（１３）
の動作等は従来例と同様なので、ここでは説明を省略す
る。

【００４８】また、図５の場合、即ちソースデバイス（
２１）のアドレス“Ｓ”を先頭とする４バイトのデータ
をアドレス増加方向に順次転送し、これらをディスティ
ネーションデバイス（２２）のアドレス“Ｄ”を末尾と
する４つのアドレスの減少方向に順次に転送する場合は
、ソースアドレス“Ｓ”とディスティネーションアドレ
ス“Ｄ”は共に４の倍数なので、その差“Ｓ−Ｄ”も４
の倍数である。従って、この減算結果の下位２ビットは
“００”となる。

【００４９】また、ソースアドレスとディスティネーシ
ョンアドレスのアドレス増減方向は互いに逆方向なので
、シフト制御回路（１４）はシフト制御信号（１５ａ）
として“１”を出力する。一方、ディスティネーション
アドレス“Ｄ”は４の倍数なのでその最下位ビットは“
０”である。従って、アンドゲート“１８”から出力さ
れるセレクト信号（２５）は“０”となる。

【００５０】これによりセレクタ（１９）はシフト制御
信号（１５ｂ）をビット反転せず、そのままシフト制御
信号（１５ｄ）としてシフト回路（１３）に出力する。 即ちシフト制御信号（１５ａ），（１５ｄ），（１５ｃ
）は“１００”となる。

【００５１】なお、ソースデバイス（２１）からテンポ
ラリレジスタ（１１）へのデータ転送動作、シフト制御
信号のデータ“１００”を受けたシフト回路（１３）の
動作等は従来例と同様なので、ここでは説明を省略する
。

【００５２】図６の場合、即ちソースデバイス（２１）
のアドレス“Ｓ＋２”を先頭とする２バイトのデータを
アドレス増加方向に順次転送し、これらをディスティネ
ーションデバイス（２２）のアドレス“Ｄ＋３”を末尾
とする２つのアドレスの減少方向に順次に転送する場合
には、ソースアドレス“Ｓ＋２”とディスティネーショ
ンアドレス“Ｄ＋３”の差は上記した（１）式のように
なる。従って、この減算結果の下位２ビットであるシフ
ト制御信号（１５ｂ），（１５ｃ）は“１１”となる。

【００５３】また、ソースアドレスとディスティネーシ
ョンアドレスのアドレス増減方向は互いに逆方向なので
、シフト制御回路（１４）はシフト制御信号（１５ａ）
として“１”を出力する。一方、ディスティネーション
アドレス“Ｄ＋３”の最下位ビットは“１”である。従
って、アンドゲート（１８）から出力されるセレクト信
号（２５）は“１”となる。

【００５４】これによりセレクタ（１９）はシフト制御
信号（１５ｂ）をビット反転させてシフト制御信号（１
５ｄ）としてシフト回路（１３）に出力する。即ちシフ
ト制御信号（１５ａ），（１５ｄ），（１５ｃ）は“１
０１”となる。

【００５５】なお、ソースデバイス（２１）からテンポ
ラリレジスタ（１１）へのデータ転送動作や、シフト制
御信号のデータ“１００”を受けたシフト回路（１３）
の動作等は従来例と同様なので、ここでは説明を省略す
る。

【００５６】このようにして、図７に示したように、シ
フト回路（１３）によるデータ位置変化パターンに対応
したシフト制御信号が出力されることとなる。

【００５７】なお、本実施例では、リードサイクル時に
データバスのデータをバイト単位で入換え配置すること
としたが、ライトサイクル時にこの動作を行うようにし
てもよいのはもちろんである。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
所定のビット幅単位でのＤＭＡデータ転送を行う際に、
判定手段の結果に応じてシフト制御信号出力手段の出力
の一部を反転させることとしたので、ソースデバイスの
アドレス変化方向とディスティネーションデバイスのア
ドレス変化方向とが逆であっても、シフト制御信号出力
手段で特別なパターンのシフト制御信号を生成する必要
がない。

【００５９】従って、シフト制御回路自体としては簡単
な演算によりシフト制御信号の生成ができ、シフト制御
回路の簡略化と動作速度の向上を図ることができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるＤＭＡコントローラ
を示すブロック図である。

【図２】従来のＤＭＡコントローラを示すブロック図で
ある。

【図３】ソースデバイスからディスティネーションデバ
イスへのデータ転送を共にアドレス増加方向に行う場合
の動作の一例を示すブロック図である。

【図４】ソースデバイスからディスティネーションデバ
イスへのデータ転送を共にアドレス増加方向に行う場合
の動作の他の例を示すブロック図である。

【図５】ソースデバイスからのデータ転送はアドレス増
加方向に行いディスティネーションデバイスへのデータ
転送はアドレス減少方向に行う場合の動作の一例を示す
説明図である。

【図６】ソースデバイスからのデータ転送はアドレス増
加方向に行い、ディスティネーションデバイスへのデー
タ転送はアドレス減少方向に行う場合の動作の他の例を
示す説明図である。

【図７】シフト回路によるデータ位置変化パターンに対
応したシフト制御信号を示す説明図である。

【符号の説明】

（１１）　　テンポラリレジスタ （１２）　　データバス （１３）　　シフト回路 （１４）　　シフト制御回路 （１５ａ），（１５ｂ），（１５ｃ），（１５ｄ）　　
シフト制御信号 （１６）　　制御信号 （１７）　　アドレスバス （１８）　　アンドゲート （１９）　　セレクタ （２５）　　セレクト信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　データ転送元装置から所定ビット幅の
   データバス上を転送されてきたパラレルデータを所定ビ
   ットずつ分割してブロック単位で格納するレジスタと、
   データ転送元装置のアドレス変化方向とデータ転送先装
   置のアドレス変化方向との一致不一致を示す第１のシフ
   ト制御信号と、データ転送元アドレスとデータ転送先ア
   ドレスとの差の状態を示す一定ビット幅の第２のシフト
   制御信号とを出力するシフト制御信号出力手段と、デー
   タ転送先アドレスと前記第１の制御信号を基に、前記第
   ２のシフト制御信号の一部のビットを反転させるか否か
   の判定を行う判定手段と、この判定手段による判定の結
   果に従い、前記第２のシフト制御信号をその一部のビッ
   トのみ反転させた信号に変換する変換手段と、前記第１
   のシフト制御信号と前記変換手段から出力された制御信
   号を基に、前記レジスタへのデータ格納の際にブロック
   ごとのデータ配置を行うシフト手段とを具備することを
   特徴とするＤＭＡコントローラ。