JPH02217943A - 高速キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、特に９１８３７２８．１７間を短縮させたキ
ャッシュメモリ関する。

（従来の技術） 一般にキャッシュメモリはＣＰＵと低速な主メモリの間
に設けられて高速のバッフ７メモリの機能を果たす。Ｃ
ＰＵが主メモリをリードしたとき、そのアドレスとリー
ドデータをキャッシュメモリに格納しておき、再びＣＰ
Ｕが同一アドレスをリードしたとき、キャッシュメモリ
に格納したアドレスと比較し、一致した場合は主メモリ
ではなくキャッシュからデータをリードすることにより
ＣＰＵの処理を高速化している。

ライトバックは、ＣＰＵが主メモリにライトするとき、
実際はキャッシュメモリにだけそのアドレスとデータを
格納しておき、後でまとめてキャッシュメモリから主メ
モリへその内容を移す方式次に従来のキャッシュメモリ
の一例を第２図、第３図に示すブロック図について説明
すると、１０はアドレスバスの下位と後述のカウンタ３
０のカウント出力を切り換えるマルチプレクサである。

２０は、アドレスバスの上位とアドレスアレイ４０のア
ドレスタグ出力を切換えるマルチプレクサであり、カウ
ンタ３０はライトバック動作時に後述のアドレスアレイ
４０とデータアレイ５０を走査する。

アドレスアレイ４０はキャッシュメモリの保持している
アドレス及びそのステータスを格納し、ＲＡＭで構成さ
れている。

データアレイ５０は、キャッシュメモリの保持している
データを格納し、ＲＡＭで構成され、６０はアドレスア
レイ４０内に格納されているアドレスとアドレスバスの
上位を比較するコンパレータである。７０はコントロー
ラであって、マルチプレクサ１０．２０の切り換え、カ
ウンタ３０の動作や、アドレスアレイ４０とデータアレ
イ５０のリード／ライト、主メモリのアクセス、ＣＰＵ
への応答動作を制御する。

あるアドレスのデータがキャッシュメモリにあるという
ことは、そのアドレスの下位に対応するアドレスアレイ
４０のアドレスタグ部には、そのアドレスの上位が格納
され、このアドレスをＣＰＵがアクセスしたときはコン
パレータ６０の比較結果は一致となる。またこのときの
アドレスの下位に対応するデータアレイ５０にはこのと
きのデータが格納され、さらにアドレスアレイ４０の対
応するステータス部にはアドレスタグが有効であること
が格納されている。

もし、そのアドレスへＣＰ、Ｕからのライトがあったな
らば、対応するステータス部にはライトがあったことも
格納されている（第３図参照）。

次にＣＰＵのアクセス動作について説明すると、はじめ
にアドレスアレイ４０はリード動作となっており、ＣＰ
Ｕがアクセスを開始すると、ＣＰＵからのアドレスの下
位に対応するアドレスアレイの内容がリードされ、その
アドレスタグ部はＣＰＵからの上位アドレスとコンパレ
ータ６０で比較される。この比較結果とリードされたア
ドレスアレイ４０のステータス部の状態、すなわちＣＰ
Ｕがアクセスしたアドレスのデータがあるかどうかとい
うことと、ＣＰＵからのライトがあったかどうかという
ことと、ＣＰＵのアクセスがリードかライトかによりＣ
ＰＵの種々の動作が行なわれる。

次にキャッシュメモリのライトバック動作について説明
する。

アドレスアレイ４０とデータアレイ５０の内容を走査し
、ＣＰＵによりキャッシュメモリがライトされたことが
あった場合は、アドレスタグの内容を主メモリ側の上位
アドレス、カウンタ３０のカウント出力を主メモリ側の
下位アドレスとして対応するデータアレイ５０の内容を
主メモリヘテイトし、ステータス部はＣＰＵによるキャ
ッシュメモリのライトが無かった状態にライトする。

（発明が解決しようとする課題） このように従来のキャッシュメモリにおいて、キャッシ
ュメモリから主メモリへのライトバック動作は、ライト
バックの必要のない領域に対しても全て走査しなければ
ならないので、ライトバックの動作時間が長くなりＣＰ
Ｕの処理速度が低下した。

本発明はこのような事情により発明されたもので、ライ
トバック動作はＣＰＵがらキャッユメモリへのライトが
あった領域だけを走査して、ライトバック時の動作時間
を低減することを１ｊ的とする。

〔発明の構成］ （課題を解決するための手段） 本発明は、ＣＰＵのライトアクセスのときのアドレスを
記憶するライトアドレス用記憶メモリを備え、このライ
トアドレス用記憶メモリに記憶されているアドレスにつ
いてのみアドレスアレイ等を走査することを特徴とする
。

（作用） ライトバックのときは、ＣＰＵのライトアクセスのみの
アドレスでアドレスアレイ、データアレイを走査するこ
とができる。

（実施例） 次に第１図に示す本発明の一実施例について説明する。

１はアドレスバスの下位と後述のＦＩＦＯメモリ３の出
力を切り換える第１のマルチプレクサ、２はアドレスバ
スの上位と後述のアドレスアレイ４のアドレスタグ出力
を切り換える第２のマルチプレクサである。

ＦＩＦＯメモリ３のデータの人出力は、いわゆるｔｉｒ
ｓｔ　　ｔｎ　　ｆｉｒｓｔ　　Ｏｕｔ方式を用いてお
り、ＣＰＵからライトがあったアドレス、例えば下位ア
ドレスを記憶する。すなわち、ＣＰＵのライトアクセス
のときのアドレスをＪ己憶するライトアドレス用記憶メ
モリとして、ＦＩＦＯメモリを用いている。アドレスア
レイ４は、ＲＡＭで構成され、キャッシュメモリの保持
しているアドレスをアドレスタグ部に、アドレスタグ部
が有効かどうか、ＣＰＵからのライトがあったかどうか
、ＦＩＦＯメモリ３１こアドレスがご己憶されているか
どうかをステータス部に１ａｔａする。

５は、キャッシュメモリの保持しているデータを記憶し
ておくデータアレイで、ＲＡＭで構成されている。６は
アドレスアレイ４のアドレスタグ出力とアドレスバスの
上位アドレスとを比較するコンパレータである。

７はコントローラであって、第１のマルチプレクサ１１
第２のマルチプレクサ２の切り換えやＦＩＦＯメモリ３
の動作、アドレスアレイ４とデータアレイ５のリードお
よびライト、主メモリのアクセス、ＣＰＵへの応答動作
等を制御する。

次に本発明の詳細な説明する。

まずＣＰＵのアクセス動作について説明する。

通常、第１のマルチプレクサ１、第２のマルチプレクサ
２はアドレスバス側が接続されている。

はじめの動作は、アドレスアレイ４に対してリード動作
となっており、コンパレータ６の比較値とアドレスアレ
イ４のステータス部の状態及びＣＰＵのアクセスがリー
ドかライトかにより以下５８類の動作を行う。

ＣＰＵのアクセスがリードでＣＰＵのアクセスしたアド
レスのデータがキャッシュメモリにある場合、コントロ
ーラ７は、そのデータをデータアレイ５からリードし、
リードしたデータをＣＰＵへ伝送する。このとき、アド
レスアレイ４およびデータアレイ５は更新されない。

ＣＰＵのアクセスがリードで、ＣＰＵのアクセスしたア
ドレスのデータがキャッシュになく、ＣＰＵがアクセス
したキャッシュメモリの領域をＣＰＵがライトしたこと
がない場合、コントローラ７はＣＰＵからのアドレスを
用いて主メモリをリードし、そのリードしたデータをＣ
ＰＵへ伝送すると共に、そのアドレスに対応するデータ
アレイ５にそのデータをライトし、対応するアドレスア
レイ４のアドレスタグ部にはその時の上位アドレスを、
ステータス部にはアドレスタグが有効であること、その
アドレスがＣＰＵがライトしていないことを３々ライト
する。ＦＩＦＯメモリ３にアドレスがｔ己憶されている
かどうかは、そのままであって変更しない。

ＣＰＵのアクセスがリードであって、ＣＰＵのアクセス
したアドレスのデータがキャッシュメモリになく、アク
セスしたアドレスに対応するキャッシュメモリのアドレ
スをＣＰＵがライトしたことがある場合、コントローラ
７は第２のマルチプレクサ２をアドレスバスからアドレ
スアレイ４の入力に切り換えてデータアレイ５をリード
し、過去にＣＰＵからライトされたデータを主メモリヘ
ライトする。

次にコントローラ７は第２のマルチプレクサ２をアドレ
スバス上位に切り換え、これ以降はＣＰＵのアクセスが
リードでＣＰＵのアクセスしたアドレスのデータがキャ
ッユメモリになく、その領域をＣＰＵがライトしたこと
が無い場合と同様の動作を行なう。

ＣＰＵのアクセスがライトで、ＣＰＵがアクセスしたア
ドレスのデータがキャッシュメモリにあるか又はそのア
ドレスをＣＰＵがライトしたことがない場合、コントロ
ーラ７はそのライトデータをデータアレイ５にライトし
、その時の上位アドレスをアドレスアレイ４のアドレス
タグ部へライトし、アドレスアレイ４のステータス部に
はアドレスタグが白゛効でＣＰＵからライトがあったこ
とをライトする。

もし、ＦＩＦＯメモリ３にその時の下位アドレスバス上
位されていなかった場合は、ＦＩＦＯメモリ３にそのア
ドレスを、アドレスアレイ４にはＦＩＦＯメモリ３にア
ドレスが記憶されたことを各々ライトする。ＦＩＦＯメ
モリ３にその時の下位アドレスが記憶されているときは
変更しない。

ＣＰＵのアクセスがライトで、ＣＰ　Ｌｌがアクセスし
たアドレスのデータがキャッシュメモリにない上に、そ
のアドレスをＣＰＵがライトしたことがある場合、コン
トローラ７は第２のマルチプレクサ２をアドレスアレイ
４側に切り換え、データアレイ５をリードして過去にＣ
ＰＵからライトされたデータを主メモリヘライトする。

次に第２マルチプレクサ２をアドレスバス上位に戻し、
ＣＰＵのライトデータをデータアレイ４にライトし、Ｃ
ＰＵからの上位アドレスをアドレスアレイ４のアドレス
タグ部へ、ステータス部にはアドレスタグが有効でＣＰ
Ｕからライトがあったことをライトする。

尚、このときＦＩＦＯメモリ３の内容は、変更しない。

次にキャッシュメモリのライトバック動作を説明する。

ライトバック動作時において、第１のマルチプレクサ１
、第２のマルチプレクサ２はＦＩＦＯメモリ３、アドレ
スアレイ４側に切り換え接続される。

コントローラ７の制御により、ＦＩＦＯメモリ３の出力
に基づいてアドレスアレイ４とデータアレイ５を走査し
、ＣＰＵによりキャッシュメモリがライトされたことが
あった場合は、対応するデータアレイ５のデータをアド
レスアレイ４のアドレスタグ部を使って主メモリヘライ
トする。この走査は、ＦＩＦＯメモリ３が空になるまで
行なわれる。また、主メモリへライトが終了するとき、
アドレスアレイ４のステータス部には、ＦＩＦＯメモリ
３にアドレスが記憶されてないことをライトする。

このように、本発明はＣＰＵからのライトがあった下位
アドレスをＦＩＦＯメモリ３に記憶しておき、ＦＩＦＯ
メモリ３に記憶されたアドレスのみに対応するアドレス
アレイ４、データアレイ５を走査することになる。

［発明の効果］ この発明によれば、キャッシュメモリのライトバックは
、ＣＰＵ等からのライトがあったアドレスを記憶してい
るメモリからのアドレスのみについてアドレスアレイ、
データアレイの走査で足りるので、ライトハック動作時
間を大幅に低減することができ、キャッシュメモリの高
速化を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すもので、構成を示す
ブロック図である。第２図、第３因は従来例を示すブロ
ック図である。 データアレイ、６・・・コンパレータ、７・・・コント
ローフＯ

Claims (1)

【特許請求の範囲】
1. データを記憶するデータアレイと、このデータアレイが
   記憶しているデータのアドレスを記憶するアドレスアレ
   イと、このアドレスアレイからのアドレスとアドレスバ
   スからのアドレスとを比較するコンパレータとを備え、
   前記コンパレータの比較により前記アドレスアレイから
   のアドレスとアドレスバスからのアドレスが一致したと
   き、この一致したアドレスに対応するデータアレイのデ
   ータを出力するキャッシュメモリにおいて、ライトアク
   セスのときのアドレスを記憶するライトアドレス用記憶
   メモリと、キャッシュメモリのライトバックの動作のと
   きは、このライトアドレス用記憶メモリに記憶されてい
   るアドレスについてのみ前記アドレスアレイとデータア
   レイを走査するコントローラとを具備したことを特徴と
   する高速キャッシュメモリ。