JPH10320992A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH10320992A JPH10320992A JP12704997A JP12704997A JPH10320992A JP H10320992 A JPH10320992 A JP H10320992A JP 12704997 A JP12704997 A JP 12704997A JP 12704997 A JP12704997 A JP 12704997A JP H10320992 A JPH10320992 A JP H10320992A
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- transistors
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリ装置の形状を大きくせずに出力信号の
立ち下がり時間を高速化することが困難であった。 【解決手段】 複数の読み出しビット線のそれぞれに電
荷を引き抜くためのトランジスタを接続し、特定のビッ
ト線の電荷を引き抜くときに他のビット線用のトランジ
スタも利用して電荷を引き抜くための経路を増やし、電
荷引き抜きのための時間を短縮すると共に、経路を設け
るために増設するトランジスタを既にあるトランジスタ
間に設けることによって形状の増大を抑えた。
立ち下がり時間を高速化することが困難であった。 【解決手段】 複数の読み出しビット線のそれぞれに電
荷を引き抜くためのトランジスタを接続し、特定のビッ
ト線の電荷を引き抜くときに他のビット線用のトランジ
スタも利用して電荷を引き抜くための経路を増やし、電
荷引き抜きのための時間を短縮すると共に、経路を設け
るために増設するトランジスタを既にあるトランジスタ
間に設けることによって形状の増大を抑えた。
Description
【０００１】
【発明の属する技術分野】この発明はＲＯＭやＤＲＡＭ
等のメモリ装置に関するものである。
等のメモリ装置に関するものである。
【０００２】
【従来の技術】図８は従来のメモリ装置の一部の回路構
成を示す回路図であり、図において、１，２は読み出し
ビット線、３，４は読み出しワード線で読み出しワード
線３，４にはそれぞれ読み出しワード線選択信号Ｗ1 ，
Ｗ2 が印加される。５，６はカラム選択線でカラム選択
線５，６にはそれぞれカラム選択信号Ｃ1 ，Ｃ2 が印加
される。７，８は読み出しビット線１，２を選択するた
めのトランジスタでそれぞれ読み出しビット線１，２に
直列に接続されている。また、トランジスタ７，８のゲ
ートはそれぞれカラム選択線５，６に接続されている。
成を示す回路図であり、図において、１，２は読み出し
ビット線、３，４は読み出しワード線で読み出しワード
線３，４にはそれぞれ読み出しワード線選択信号Ｗ1 ，
Ｗ2 が印加される。５，６はカラム選択線でカラム選択
線５，６にはそれぞれカラム選択信号Ｃ1 ，Ｃ2 が印加
される。７，８は読み出しビット線１，２を選択するた
めのトランジスタでそれぞれ読み出しビット線１，２に
直列に接続されている。また、トランジスタ７，８のゲ
ートはそれぞれカラム選択線５，６に接続されている。
【０００３】９は読み出しビット線１，２の一端が共通
に接続された共通読み出しビット線、１０は共通読み出
しビット線９に電荷を供給するためのトランジスタで、
トランジスタ１０のドレインは共通読み出しビット線９
に接続され、トランジスタ１０のソースには電源電圧Ｖ
DDが印加される。１１はインバータで、インバータ１１
の入力端子にはチップイネーブル制御信号ＣＥＣが印加
され、インバータ１１の出力端子はトランジスタ１０の
ゲートに接続されている。
に接続された共通読み出しビット線、１０は共通読み出
しビット線９に電荷を供給するためのトランジスタで、
トランジスタ１０のドレインは共通読み出しビット線９
に接続され、トランジスタ１０のソースには電源電圧Ｖ
DDが印加される。１１はインバータで、インバータ１１
の入力端子にはチップイネーブル制御信号ＣＥＣが印加
され、インバータ１１の出力端子はトランジスタ１０の
ゲートに接続されている。
【０００４】１２，１３は読み出しビット線１，２の電
位を増幅するためのインバータで、インバータ１２の入
力端子は共通読み出しビット線９に、出力端子はインバ
ータ１３の入力端子に接続されている。インバータ１３
の出力端子からは出力信号Ｄ０が出力される。１４はイ
ンバータ１２の入力電位を保持するためのトランジスタ
で、トランジスタ１４のゲートはインバータ１２の出力
端子に、トランジスタ１４のドレインはインバータ１２
の入力端子に接続され、トランジスタ１４のソースには
電源電圧ＶDDが印加される。
位を増幅するためのインバータで、インバータ１２の入
力端子は共通読み出しビット線９に、出力端子はインバ
ータ１３の入力端子に接続されている。インバータ１３
の出力端子からは出力信号Ｄ０が出力される。１４はイ
ンバータ１２の入力電位を保持するためのトランジスタ
で、トランジスタ１４のゲートはインバータ１２の出力
端子に、トランジスタ１４のドレインはインバータ１２
の入力端子に接続され、トランジスタ１４のソースには
電源電圧ＶDDが印加される。
【０００５】Ｍ1 〜Ｍ4 はメモリ素子を構成するトラン
ジスタで、トランジスタＭ1 ，Ｍ4のソースは接地さ
れ、トランジスタＭ1 ，Ｍ4 のドレインはそれぞれ読み
出しビット線１，２に接続されている。トランジスタＭ
2 ，Ｍ3 のソースは開放され、ドレインはそれぞれ読み
出しビット線２，１に接続されている。トランジスタＭ
1 ，Ｍ2 のゲートは読み出しワード線３に接続され、ト
ランジスタＭ3 ，Ｍ4 のゲートは読み出しワード線４に
接続されている。
ジスタで、トランジスタＭ1 ，Ｍ4のソースは接地さ
れ、トランジスタＭ1 ，Ｍ4 のドレインはそれぞれ読み
出しビット線１，２に接続されている。トランジスタＭ
2 ，Ｍ3 のソースは開放され、ドレインはそれぞれ読み
出しビット線２，１に接続されている。トランジスタＭ
1 ，Ｍ2 のゲートは読み出しワード線３に接続され、ト
ランジスタＭ3 ，Ｍ4 のゲートは読み出しワード線４に
接続されている。
【０００６】図９はこの従来例のメモリ装置の物理的構
成を示す上面図であり、図１０は図９のＢ−Ｂに沿う縦
断斜視図である。図９，１０において、図８の回路図に
対応する部分には図８と同一の番号を付し、その説明を
省略する。
成を示す上面図であり、図１０は図９のＢ−Ｂに沿う縦
断斜視図である。図９，１０において、図８の回路図に
対応する部分には図８と同一の番号を付し、その説明を
省略する。
【０００７】図９，図１０において、２２はメタルで構
成される読み出しビット線１，２とトランジスタＭ1 ，
Ｍ2 の拡散領域とを接触させるコンタクトホール、２３
は基板、３１，３２はトランジスタＭ1 ，Ｍ2 の拡散領
域である。
成される読み出しビット線１，２とトランジスタＭ1 ，
Ｍ2 の拡散領域とを接触させるコンタクトホール、２３
は基板、３１，３２はトランジスタＭ1 ，Ｍ2 の拡散領
域である。
【０００８】図１１はこの従来例のメモリ装置に印加、
ないしメモリ装置から出力される各信号波形を示すタイ
ミングチャートである。以下、図１１のタイミングチャ
ートを参照しながら動作について説明する。
ないしメモリ装置から出力される各信号波形を示すタイ
ミングチャートである。以下、図１１のタイミングチャ
ートを参照しながら動作について説明する。
【０００９】まず、チップイネーブル制御信号ＣＥＣが
“Ｈ”レベルで、カラム選択信号Ｃ2 が“Ｈ”レベルで
ある期間に、トランジスタ１０，８を介して読み出しビ
ット線２が充電され、読み出しビット線２の電位（ｂｉ
ｔ２と表記する）が“Ｈ”レベルとなっている。このと
き読み出しビット線１の電位（ｂｉｔ１と表記する）
は、カラム選択信号Ｃ1 が“Ｌ”レベルでトランジスタ
７がオフ状態であるため、フローティング状態となって
いる。また、インバータ１３の出力信号Ｄ０は、共通読
み出しビット線９の電位“Ｈ”がインバータ１２，１３
で２度反転され、“Ｈ”レベルとなっている。
“Ｈ”レベルで、カラム選択信号Ｃ2 が“Ｈ”レベルで
ある期間に、トランジスタ１０，８を介して読み出しビ
ット線２が充電され、読み出しビット線２の電位（ｂｉ
ｔ２と表記する）が“Ｈ”レベルとなっている。このと
き読み出しビット線１の電位（ｂｉｔ１と表記する）
は、カラム選択信号Ｃ1 が“Ｌ”レベルでトランジスタ
７がオフ状態であるため、フローティング状態となって
いる。また、インバータ１３の出力信号Ｄ０は、共通読
み出しビット線９の電位“Ｈ”がインバータ１２，１３
で２度反転され、“Ｈ”レベルとなっている。
【００１０】この状態で、カラム選択信号Ｃ1 が“Ｈ”
レベル、Ｃ2 が“Ｌ”レベルに変化すると、トランジス
タ７がオン状態、トランジスタ８がオフ状態となり、電
位ｂｉｔ１が“Ｈ”レベルとなって読み出しビット線１
に電荷がチャージされ、電位ｂｉｔ２は“Ｈ”レベルに
保たれる。
レベル、Ｃ2 が“Ｌ”レベルに変化すると、トランジス
タ７がオン状態、トランジスタ８がオフ状態となり、電
位ｂｉｔ１が“Ｈ”レベルとなって読み出しビット線１
に電荷がチャージされ、電位ｂｉｔ２は“Ｈ”レベルに
保たれる。
【００１１】この状態でチップイネーブル制御信号ＣＥ
Ｃが立ち下がると、トランジスタ１０がオフされ、共通
読み出しビット線９への電力の供給が断たれる。続い
て、読み出しワード線選択信号Ｗ1 が立ち上がると、ト
ランジスタＭ1 ，Ｍ2 がオン状態となり、読み出しビッ
ト線１にチャージされた電荷がトランジスタＭ1 を介し
て引き抜かれ、電位ｂｉｔ１，出力信号Ｄ０が“Ｌ”レ
ベルとなる。このとき、読み出しビット線１にチャージ
された電荷はトランジスタＭ1 を介して引き抜かれ、電
位ｂｉｔ１は徐々に低下する。
Ｃが立ち下がると、トランジスタ１０がオフされ、共通
読み出しビット線９への電力の供給が断たれる。続い
て、読み出しワード線選択信号Ｗ1 が立ち上がると、ト
ランジスタＭ1 ，Ｍ2 がオン状態となり、読み出しビッ
ト線１にチャージされた電荷がトランジスタＭ1 を介し
て引き抜かれ、電位ｂｉｔ１，出力信号Ｄ０が“Ｌ”レ
ベルとなる。このとき、読み出しビット線１にチャージ
された電荷はトランジスタＭ1 を介して引き抜かれ、電
位ｂｉｔ１は徐々に低下する。
【００１２】次に、チップイネーブル制御信号ＣＥＣが
立ち上がり、読み出しワード線選択信号Ｗ1 が立ち下が
ると、トランジスタ１０がオンし、トランジスタＭ1 ，
Ｍ2がオフし、電源電圧ＶDDがトランジスタ１０を介し
て共通読み出しビット線９に供給されると共に、トラン
ジスタ７がオン状態、トランジスタ８がオフ状態である
ので、電位ｂｉｔ１が“Ｈ”レベルとなると共に、出力
信号Ｄ０が“Ｈ”レベルとなる。
立ち上がり、読み出しワード線選択信号Ｗ1 が立ち下が
ると、トランジスタ１０がオンし、トランジスタＭ1 ，
Ｍ2がオフし、電源電圧ＶDDがトランジスタ１０を介し
て共通読み出しビット線９に供給されると共に、トラン
ジスタ７がオン状態、トランジスタ８がオフ状態である
ので、電位ｂｉｔ１が“Ｈ”レベルとなると共に、出力
信号Ｄ０が“Ｈ”レベルとなる。
【００１３】この状態で更に、カラム選択信号Ｃ1 が
“Ｌ”レベル、Ｃ2 が“Ｈ”レベルに変化しても、電位
ｂｉｔ１は既に“Ｈ”レベルとなっているので、電位ｂ
ｉｔ１，ｂｉｔ２とも“Ｈ”レベルに保たれる。
“Ｌ”レベル、Ｃ2 が“Ｈ”レベルに変化しても、電位
ｂｉｔ１は既に“Ｈ”レベルとなっているので、電位ｂ
ｉｔ１，ｂｉｔ２とも“Ｈ”レベルに保たれる。
【００１４】
【発明が解決しようとする課題】従来のメモリ装置は以
上のように構成されているので、出力信号Ｄ０が“Ｌ”
レベルに立ち下がるのに要する時間は、トランジスタＭ
1 による電荷の引き抜き時間によりほとんど決定されて
しまう。この出力信号Ｄ０の立ち下がり時間はトランジ
スタＭ1 の形状を大きくすれば高速化することができ
る。しかしトランジスタＭ1 の形状を大きくするとメモ
リ装置全体の形状が大幅に大きくなってしまい、メモリ
装置の形状を大きくせずに出力信号Ｄ０の立ち下がり時
間を高速化することが困難であるという課題があった。
上のように構成されているので、出力信号Ｄ０が“Ｌ”
レベルに立ち下がるのに要する時間は、トランジスタＭ
1 による電荷の引き抜き時間によりほとんど決定されて
しまう。この出力信号Ｄ０の立ち下がり時間はトランジ
スタＭ1 の形状を大きくすれば高速化することができ
る。しかしトランジスタＭ1 の形状を大きくするとメモ
リ装置全体の形状が大幅に大きくなってしまい、メモリ
装置の形状を大きくせずに出力信号Ｄ０の立ち下がり時
間を高速化することが困難であるという課題があった。
【００１５】この発明は上記のような課題を解決するた
めになされたもので、形状を大きくすることなく出力信
号Ｄ０の立ち下がり時間を高速化することのできるメモ
リ装置を得ることを目的とする。
めになされたもので、形状を大きくすることなく出力信
号Ｄ０の立ち下がり時間を高速化することのできるメモ
リ装置を得ることを目的とする。
【００１６】また、この発明は容易に生産することので
きるメモリ装置を得ることを目的とする。
きるメモリ装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】請求項１記載の発明に係
るメモリ装置は、読み出しビット線の電荷を引き抜くた
めの少なくとも１本の第２の経路を構成する少なくとも
１個の第２のトランジスタを第１のトランジスタに並列
に設けたものである。
るメモリ装置は、読み出しビット線の電荷を引き抜くた
めの少なくとも１本の第２の経路を構成する少なくとも
１個の第２のトランジスタを第１のトランジスタに並列
に設けたものである。
【００１８】請求項２記載の発明に係るメモリ装置は、
複数の読み出しビット線の間に第１のトランジスタを接
続した読み出しビット線の電荷を引き抜くための少なく
とも１本の第２の経路を構成する少なくとも１個の第２
のトランジスタを第１のトランジスタに並列に設けたも
のである。
複数の読み出しビット線の間に第１のトランジスタを接
続した読み出しビット線の電荷を引き抜くための少なく
とも１本の第２の経路を構成する少なくとも１個の第２
のトランジスタを第１のトランジスタに並列に設けたも
のである。
【００１９】請求項３記載の発明に係るメモリ装置は、
各読み出しビット線の第１のトランジスタ間を接続し他
の読み出しビット線用の引き抜き経路を構成するトラン
ジスタを利用して１つの読み出しビット線の電荷の引き
抜きのための第２の経路を第１の経路と並列に構成する
と共に、読み出しビット線の電荷の引き抜きのための第
３の経路を構成する第３のトランジスタを前記各読み出
しビット線の第２のトランジスタに並列に設けたもので
ある。
各読み出しビット線の第１のトランジスタ間を接続し他
の読み出しビット線用の引き抜き経路を構成するトラン
ジスタを利用して１つの読み出しビット線の電荷の引き
抜きのための第２の経路を第１の経路と並列に構成する
と共に、読み出しビット線の電荷の引き抜きのための第
３の経路を構成する第３のトランジスタを前記各読み出
しビット線の第２のトランジスタに並列に設けたもので
ある。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるメ
モリ装置の一部の回路構成を示す回路図であり、図にお
いて、１，２は読み出しビット線、３，４は読み出しワ
ード線で読み出しワード線３，４にはそれぞれ読み出し
ワード線選択信号Ｗ1 ，Ｗ2 が印加される。５，６はカ
ラム選択線でカラム選択線５，６にはそれぞれカラム選
択信号Ｃ1 ，Ｃ2 が印加される。７，８は読み出しビッ
ト線１，２を選択するためのトランジスタ（第２のトラ
ンジスタ）でそれぞれ読み出しビット線１，２に直列に
接続されている。また、トランジスタ７，８のゲートは
それぞれカラム選択線５，６に接続されている。７’，
８’は選択されなかった読み出しビット線の電荷を引き
抜くトランジスタ（第３のトランジスタ）で、トランジ
スタ７’，８’のソースはそれぞれトランジスタ７，８
のドレインに接続され、トランジスタ７’，８’のドレ
インは接地され、ゲートはそれぞれカラム選択線５，６
に接続されている。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるメ
モリ装置の一部の回路構成を示す回路図であり、図にお
いて、１，２は読み出しビット線、３，４は読み出しワ
ード線で読み出しワード線３，４にはそれぞれ読み出し
ワード線選択信号Ｗ1 ，Ｗ2 が印加される。５，６はカ
ラム選択線でカラム選択線５，６にはそれぞれカラム選
択信号Ｃ1 ，Ｃ2 が印加される。７，８は読み出しビッ
ト線１，２を選択するためのトランジスタ（第２のトラ
ンジスタ）でそれぞれ読み出しビット線１，２に直列に
接続されている。また、トランジスタ７，８のゲートは
それぞれカラム選択線５，６に接続されている。７’，
８’は選択されなかった読み出しビット線の電荷を引き
抜くトランジスタ（第３のトランジスタ）で、トランジ
スタ７’，８’のソースはそれぞれトランジスタ７，８
のドレインに接続され、トランジスタ７’，８’のドレ
インは接地され、ゲートはそれぞれカラム選択線５，６
に接続されている。
【００２１】９は読み出しビット線１，２の一端が共通
に接続された共通読み出しビット線、１０は共通読み出
しビット線９に電荷を供給するためのトランジスタで、
トランジスタ１０のドレインは共通読み出しビット線９
に接続され、トランジスタ１０のソースには電源電圧Ｖ
DDが印加される。１１はインバータで、インバータ１１
の入力端子にはチップイネーブル制御信号ＣＥＣが印加
され、インバータ１１の出力端子はトランジスタ１０の
ゲートに接続されている。
に接続された共通読み出しビット線、１０は共通読み出
しビット線９に電荷を供給するためのトランジスタで、
トランジスタ１０のドレインは共通読み出しビット線９
に接続され、トランジスタ１０のソースには電源電圧Ｖ
DDが印加される。１１はインバータで、インバータ１１
の入力端子にはチップイネーブル制御信号ＣＥＣが印加
され、インバータ１１の出力端子はトランジスタ１０の
ゲートに接続されている。
【００２２】１２，１３は読み出しビット線１，２の電
位を増幅するためのインバータで、インバータ１２の入
力端子は共通読み出しビット線９に、出力端子はインバ
ータ１３の入力端子に接続されている。インバータ１３
の出力端子からは出力信号Ｄ０が出力される。１４はイ
ンバータ１２の入力電位を保持するためのトランジスタ
で、トランジスタ１４のゲートはインバータ１２の出力
端子に、トランジスタ１４のドレインはインバータ１２
の入力端子に接続され、トランジスタ１４のソースには
電源電圧ＶDDが印加される。
位を増幅するためのインバータで、インバータ１２の入
力端子は共通読み出しビット線９に、出力端子はインバ
ータ１３の入力端子に接続されている。インバータ１３
の出力端子からは出力信号Ｄ０が出力される。１４はイ
ンバータ１２の入力電位を保持するためのトランジスタ
で、トランジスタ１４のゲートはインバータ１２の出力
端子に、トランジスタ１４のドレインはインバータ１２
の入力端子に接続され、トランジスタ１４のソースには
電源電圧ＶDDが印加される。
【００２３】Ｍ1 〜Ｍ4 はメモリ素子を構成するトラン
ジスタで、各トランジスタＭ1 〜Ｍ4 のソースは接地さ
れ、トランジスタＭ1 ，Ｍ4 のドレインはそれぞれ読み
出しビット線１，２に接続され、トランジスタＭ2 ，Ｍ
3 のドレインは読み出しビット線１，２には接続されて
いない。トランジスタＭ1 ，Ｍ2 のゲートは読み出しワ
ード線３に接続され、トランジスタＭ3 ，Ｍ4 のゲート
は読み出しワード線４に接続されている。ＴｒＮ1 、Ｔ
ｒＮ2 はビット線上の電荷引き抜きの速度を速めるため
のトランジスタであり、トランジスタＴｒＮ1 ，ＴｒＮ
2 のドレインはそれぞれトランジスタＭ1 ，Ｍ4 のドレ
インに、トランジスタＴｒＮ1 ，ＴｒＮ2 のソースはそ
れぞれトランジスタＭ2 ，Ｍ3 のドレインに接続されて
いる。また、トランジスタＴｒＮ1 ，ＴｒＮ2 のゲート
はそれぞれ読み出しワード線３，４に接続されている。
なお、Ｐ1 ，Ｐ2 は読み出しビット線１上の電荷を引き
抜く経路を表す。
ジスタで、各トランジスタＭ1 〜Ｍ4 のソースは接地さ
れ、トランジスタＭ1 ，Ｍ4 のドレインはそれぞれ読み
出しビット線１，２に接続され、トランジスタＭ2 ，Ｍ
3 のドレインは読み出しビット線１，２には接続されて
いない。トランジスタＭ1 ，Ｍ2 のゲートは読み出しワ
ード線３に接続され、トランジスタＭ3 ，Ｍ4 のゲート
は読み出しワード線４に接続されている。ＴｒＮ1 、Ｔ
ｒＮ2 はビット線上の電荷引き抜きの速度を速めるため
のトランジスタであり、トランジスタＴｒＮ1 ，ＴｒＮ
2 のドレインはそれぞれトランジスタＭ1 ，Ｍ4 のドレ
インに、トランジスタＴｒＮ1 ，ＴｒＮ2 のソースはそ
れぞれトランジスタＭ2 ，Ｍ3 のドレインに接続されて
いる。また、トランジスタＴｒＮ1 ，ＴｒＮ2 のゲート
はそれぞれ読み出しワード線３，４に接続されている。
なお、Ｐ1 ，Ｐ2 は読み出しビット線１上の電荷を引き
抜く経路を表す。
【００２４】図２はこの実施の形態１のメモリ装置の物
理的構成を示す上面図であり、図３は図２のＡ−Ａに沿
う縦断斜視図である。図２，図３において、図１の回路
図に対応する部分には図１に付したのと同一の番号を付
し、その説明を省略する。
理的構成を示す上面図であり、図３は図２のＡ−Ａに沿
う縦断斜視図である。図２，図３において、図１の回路
図に対応する部分には図１に付したのと同一の番号を付
し、その説明を省略する。
【００２５】図２，３において、２２はメタルで構成さ
れる読み出しビット線１，２とトランジスタＭ1 ，Ｍ2
の拡散領域とを接触させるコンタクトホール、２３は基
板、３１，３２はトランジスタＭ1 ，Ｍ2 の拡散領域で
ある。図２，３に示すように、トランジスタＭ1 ，Ｍ2
のドレイン間を接続する形でトランジスタＴｒＮ1 が設
けられている。すなわち、従来から存在するトランジス
タＭ1 ，Ｍ2 の間およびＭ3 ，Ｍ4 の間にそれぞれトラ
ンジスタＴｒＮ1 ，ＴｒＮ2 を挿入するため、メモリ装
置全体の大きさは従来と同一であり、新たなトランジス
タＴｒＮ1 ，ＴｒＮ2 を設けることによるレイアウト面
積の増大は生じない。
れる読み出しビット線１，２とトランジスタＭ1 ，Ｍ2
の拡散領域とを接触させるコンタクトホール、２３は基
板、３１，３２はトランジスタＭ1 ，Ｍ2 の拡散領域で
ある。図２，３に示すように、トランジスタＭ1 ，Ｍ2
のドレイン間を接続する形でトランジスタＴｒＮ1 が設
けられている。すなわち、従来から存在するトランジス
タＭ1 ，Ｍ2 の間およびＭ3 ，Ｍ4 の間にそれぞれトラ
ンジスタＴｒＮ1 ，ＴｒＮ2 を挿入するため、メモリ装
置全体の大きさは従来と同一であり、新たなトランジス
タＴｒＮ1 ，ＴｒＮ2 を設けることによるレイアウト面
積の増大は生じない。
【００２６】図４はこの実施の形態１のメモリ装置に印
加、ないしメモリ装置から出力される各信号波形を示す
タイミングチャートである。以下、図４のタイミングチ
ャートを参照しながら動作について説明する。
加、ないしメモリ装置から出力される各信号波形を示す
タイミングチャートである。以下、図４のタイミングチ
ャートを参照しながら動作について説明する。
【００２７】まず、チップイネーブル制御信号ＣＥＣが
“Ｈ”レベルで、カラム選択信号Ｃ 2 が“Ｈ”レベルで
ある期間に、トランジスタ１０，８を介して読み出しビ
ット線２が充電され、読み出しビット線２の電位（ｂｉ
ｔ２と表記する）が“Ｈ”レベルとなっている。このと
き読み出しビット線１の電位（ｂｉｔ１と表記する）
は、カラム選択信号Ｃ1 が“Ｌ”レベルでトランジスタ
７がオフ状態、トランジスタ７’がオン状態であるた
め、“Ｌ”レベルとなっている。また、インバータ７の
出力信号Ｄ０は、共通読み出しビット線９の電位“Ｈ”
がインバータ１２，１３で２度反転され、“Ｈ”レベル
となっている。
“Ｈ”レベルで、カラム選択信号Ｃ 2 が“Ｈ”レベルで
ある期間に、トランジスタ１０，８を介して読み出しビ
ット線２が充電され、読み出しビット線２の電位（ｂｉ
ｔ２と表記する）が“Ｈ”レベルとなっている。このと
き読み出しビット線１の電位（ｂｉｔ１と表記する）
は、カラム選択信号Ｃ1 が“Ｌ”レベルでトランジスタ
７がオフ状態、トランジスタ７’がオン状態であるた
め、“Ｌ”レベルとなっている。また、インバータ７の
出力信号Ｄ０は、共通読み出しビット線９の電位“Ｈ”
がインバータ１２，１３で２度反転され、“Ｈ”レベル
となっている。
【００２８】この状態で、カラム選択信号Ｃ1 が“Ｈ”
レベル、Ｃ2 が“Ｌ”レベルに変化すると、トランジス
タ７，８’がオン状態、トランジスタ７’，８がオフ状
態となり、電位ｂｉｔ１が“Ｈ”レベル、電位ｂｉｔ２
が“Ｌ”レベルとなり、読み出しビット線１に電荷がチ
ャージされる。
レベル、Ｃ2 が“Ｌ”レベルに変化すると、トランジス
タ７，８’がオン状態、トランジスタ７’，８がオフ状
態となり、電位ｂｉｔ１が“Ｈ”レベル、電位ｂｉｔ２
が“Ｌ”レベルとなり、読み出しビット線１に電荷がチ
ャージされる。
【００２９】この状態でチップイネーブル制御信号ＣＥ
Ｃが立ち下がると、トランジスタ１０がオフ状態とな
り、共通読み出しビット線９への電力の供給が断たれ
る。続いて、読み出しワード線選択信号Ｗ1 が立ち上が
ると、トランジスタＭ1 ，Ｍ2 ，ＴｒＮ1 がオン状態と
なり、読み出しビット線１にチャージされた電荷がトラ
ンジスタＭ1 （経路Ｐ1 ），ＴｒＮ1 ，Ｍ2 （経路Ｐ
2 ）を介して引き抜かれ、電位ｂｉｔ１，出力信号Ｄ０
が“Ｌ”レベルとなる。このとき、読み出しビット線１
にチャージされた電荷は経路Ｐ1 およびＰ2 を介して同
時に引き抜かれるので、従来のメモリ装置に比べて２倍
の速度で電荷を引き抜くことができる。
Ｃが立ち下がると、トランジスタ１０がオフ状態とな
り、共通読み出しビット線９への電力の供給が断たれ
る。続いて、読み出しワード線選択信号Ｗ1 が立ち上が
ると、トランジスタＭ1 ，Ｍ2 ，ＴｒＮ1 がオン状態と
なり、読み出しビット線１にチャージされた電荷がトラ
ンジスタＭ1 （経路Ｐ1 ），ＴｒＮ1 ，Ｍ2 （経路Ｐ
2 ）を介して引き抜かれ、電位ｂｉｔ１，出力信号Ｄ０
が“Ｌ”レベルとなる。このとき、読み出しビット線１
にチャージされた電荷は経路Ｐ1 およびＰ2 を介して同
時に引き抜かれるので、従来のメモリ装置に比べて２倍
の速度で電荷を引き抜くことができる。
【００３０】次に、チップイネーブル制御信号ＣＥＣが
立ち上がり、読み出しワード線選択信号Ｗ1 が立ち下が
ると、トランジスタ１０がオンし、トランジスタＭ1 ，
Ｍ2，ＴｒＮ1 がオフし、電源電圧ＶDDがトランジスタ
１０を介して共通読み出しビット線９に供給されると共
に、トランジスタ７，８’がオン状態、トランジスタ
７’，８がオフ状態であるので、電位ｂｉｔ１が“Ｈ”
レベルとなると共に、出力信号Ｄ０が“Ｈ”レベルとな
る。
立ち上がり、読み出しワード線選択信号Ｗ1 が立ち下が
ると、トランジスタ１０がオンし、トランジスタＭ1 ，
Ｍ2，ＴｒＮ1 がオフし、電源電圧ＶDDがトランジスタ
１０を介して共通読み出しビット線９に供給されると共
に、トランジスタ７，８’がオン状態、トランジスタ
７’，８がオフ状態であるので、電位ｂｉｔ１が“Ｈ”
レベルとなると共に、出力信号Ｄ０が“Ｈ”レベルとな
る。
【００３１】この状態で更に、カラム選択信号Ｃ1 が
“Ｌ”レベル、Ｃ2 が“Ｈ”レベルに変化すると、この
実施の形態１の図４における動作の初期状態に戻り、電
位ｂｉｔ１が“Ｌ”レベル、電位ｂｉｔ２が“Ｈ”レベ
ルとなる。
“Ｌ”レベル、Ｃ2 が“Ｈ”レベルに変化すると、この
実施の形態１の図４における動作の初期状態に戻り、電
位ｂｉｔ１が“Ｌ”レベル、電位ｂｉｔ２が“Ｈ”レベ
ルとなる。
【００３２】以上のように、この実施の形態１によれ
ば、メモリ装置全体の形状を大きくすることなく、読み
出しビット線上の電荷引き抜き動作を高速化することが
できる効果が得られる。
ば、メモリ装置全体の形状を大きくすることなく、読み
出しビット線上の電荷引き抜き動作を高速化することが
できる効果が得られる。
【００３３】実施の形態２．図５はこの発明の実施の形
態２によるメモリ装置の一部の回路構成を示す回路図で
あり、図において、実施の形態１の図１の回路図に示し
た構成要素と同一の構成要素には同一の番号を付し、そ
の説明を省略する。この実施の形態２は、ビット線の電
荷の引き抜き経路を更に２経路設けて４経路とし、電荷
の引き抜きを更に高速化したものである。
態２によるメモリ装置の一部の回路構成を示す回路図で
あり、図において、実施の形態１の図１の回路図に示し
た構成要素と同一の構成要素には同一の番号を付し、そ
の説明を省略する。この実施の形態２は、ビット線の電
荷の引き抜き経路を更に２経路設けて４経路とし、電荷
の引き抜きを更に高速化したものである。
【００３４】図５において、１’，２’は読み出しビッ
ト線、１５，１６はカラム選択線でカラム選択線１５，
１６にはそれぞれカラム選択信号Ｃ3 ，Ｃ4 が印加され
る。１７，１８は読み出しビット線１’，２’を選択す
るためのトランジスタでそれぞれ読み出しビット線
１’，２’に直列に接続されている。また、トランジス
タ１７，１８のゲートはそれぞれカラム選択線１５，１
６に接続されている。１７’，１８’は選択されなかっ
た読み出しビット線の電荷を引き抜くトランジスタで、
トランジスタ１７’，１８’のソースはそれぞれトラン
ジスタ１７，１８のドレインに接続され、トランジスタ
１７’，１８’のドレインは接地され、ゲートはそれぞ
れカラム選択線１５，１６に接続されている。
ト線、１５，１６はカラム選択線でカラム選択線１５，
１６にはそれぞれカラム選択信号Ｃ3 ，Ｃ4 が印加され
る。１７，１８は読み出しビット線１’，２’を選択す
るためのトランジスタでそれぞれ読み出しビット線
１’，２’に直列に接続されている。また、トランジス
タ１７，１８のゲートはそれぞれカラム選択線１５，１
６に接続されている。１７’，１８’は選択されなかっ
た読み出しビット線の電荷を引き抜くトランジスタで、
トランジスタ１７’，１８’のソースはそれぞれトラン
ジスタ１７，１８のドレインに接続され、トランジスタ
１７’，１８’のドレインは接地され、ゲートはそれぞ
れカラム選択線１５，１６に接続されている。
【００３５】Ｍ5 〜Ｍ8 はメモリ素子を構成するトラン
ジスタで、各トランジスタＭ5 〜Ｍ8 のソースは接地さ
れ、トランジスタＭ5 ，Ｍ8 のドレインはそれぞれ読み
出しビット線１’，２’に接続され、トランジスタＭ
6 ，Ｍ7 のドレインは読み出しビット線１’，２’には
接続されていない。トランジスタＭ5 ，Ｍ6 のゲートは
読み出しワード線３に接続され、トランジスタＭ7 ，Ｍ
8 のゲートは読み出しワード線４に接続されている。Ｔ
ｒＮ3 、ＴｒＮ6 はビット線上の電荷引き抜きの速度を
速めるためのトランジスタであり、トランジスタＴｒＮ
3 ，ＴｒＮ4 のドレインはそれぞれトランジスタＭ2 ，
Ｍ4 のドレインに、トランジスタＴｒＮ3，ＴｒＮ4 の
ソースはそれぞれトランジスタＭ5 ，Ｍ7 のドレインに
接続されている。また、トランジスタＴｒＮ3 ，ＴｒＮ
4 のゲートはそれぞれ読み出しワード線３，４に接続さ
れている。さらに、トランジスタＴｒＮ5 ，ＴｒＮ6 の
ドレインはそれぞれトランジスタＭ5 ，Ｍ7 のドレイン
に、トランジスタＴｒＮ5 ，ＴｒＮ6 のソースはそれぞ
れトランジスタＭ6 ，Ｍ8 のドレインに接続されてい
る。また、トランジスタＴｒＮ5 ，ＴｒＮ6 のゲートは
それぞれ読み出しワード線３，４に接続されている。な
お、Ｐ3 ，Ｐ4 は読み出しビット線１上の電荷を引き抜
く経路を表す。
ジスタで、各トランジスタＭ5 〜Ｍ8 のソースは接地さ
れ、トランジスタＭ5 ，Ｍ8 のドレインはそれぞれ読み
出しビット線１’，２’に接続され、トランジスタＭ
6 ，Ｍ7 のドレインは読み出しビット線１’，２’には
接続されていない。トランジスタＭ5 ，Ｍ6 のゲートは
読み出しワード線３に接続され、トランジスタＭ7 ，Ｍ
8 のゲートは読み出しワード線４に接続されている。Ｔ
ｒＮ3 、ＴｒＮ6 はビット線上の電荷引き抜きの速度を
速めるためのトランジスタであり、トランジスタＴｒＮ
3 ，ＴｒＮ4 のドレインはそれぞれトランジスタＭ2 ，
Ｍ4 のドレインに、トランジスタＴｒＮ3，ＴｒＮ4 の
ソースはそれぞれトランジスタＭ5 ，Ｍ7 のドレインに
接続されている。また、トランジスタＴｒＮ3 ，ＴｒＮ
4 のゲートはそれぞれ読み出しワード線３，４に接続さ
れている。さらに、トランジスタＴｒＮ5 ，ＴｒＮ6 の
ドレインはそれぞれトランジスタＭ5 ，Ｍ7 のドレイン
に、トランジスタＴｒＮ5 ，ＴｒＮ6 のソースはそれぞ
れトランジスタＭ6 ，Ｍ8 のドレインに接続されてい
る。また、トランジスタＴｒＮ5 ，ＴｒＮ6 のゲートは
それぞれ読み出しワード線３，４に接続されている。な
お、Ｐ3 ，Ｐ4 は読み出しビット線１上の電荷を引き抜
く経路を表す。
【００３６】次に動作について説明する。この実施の形
態２の動作は読み出しビット線１，２および１’，２’
をそれぞれ対として、各対が実施の形態１と同一の動作
を行う。そして、例えば、カラム選択信号Ｃ1 のみが
“Ｈ”レベルで、他のカラム選択信号Ｃ2 〜Ｃ4 が
“Ｌ”レベルであって、読み出しビット線１からチャー
ジされた電荷を引き抜くときを考えてみると、このとき
読み出しワード線３はトランジスタＭ1 ，Ｍ2 ，Ｍ5 ，
Ｍ6 ，ＴｒＮ1 ，ＴｒＮ3 ，ＴｒＮ5 の全てのゲートに
接続されているために、ワード線選択信号Ｗ1 が立ち上
がると、これらのトランジスタが全てオンする。これに
より、読み出しビット線１の電荷は経路Ｐ1 ，Ｐ2 ，Ｐ
3 ，Ｐ4 の全てを介して引き抜かれるので、読み出しビ
ット線１の電荷は従来の引き抜きの速度の４倍の速度で
引き抜かれることとなる。このことは、他の読み出しビ
ット線２，１’，２’の電荷を引き抜くときにも当ては
まり、いずれの場合にも従来の４倍の速度で電荷を引き
抜くことができる。
態２の動作は読み出しビット線１，２および１’，２’
をそれぞれ対として、各対が実施の形態１と同一の動作
を行う。そして、例えば、カラム選択信号Ｃ1 のみが
“Ｈ”レベルで、他のカラム選択信号Ｃ2 〜Ｃ4 が
“Ｌ”レベルであって、読み出しビット線１からチャー
ジされた電荷を引き抜くときを考えてみると、このとき
読み出しワード線３はトランジスタＭ1 ，Ｍ2 ，Ｍ5 ，
Ｍ6 ，ＴｒＮ1 ，ＴｒＮ3 ，ＴｒＮ5 の全てのゲートに
接続されているために、ワード線選択信号Ｗ1 が立ち上
がると、これらのトランジスタが全てオンする。これに
より、読み出しビット線１の電荷は経路Ｐ1 ，Ｐ2 ，Ｐ
3 ，Ｐ4 の全てを介して引き抜かれるので、読み出しビ
ット線１の電荷は従来の引き抜きの速度の４倍の速度で
引き抜かれることとなる。このことは、他の読み出しビ
ット線２，１’，２’の電荷を引き抜くときにも当ては
まり、いずれの場合にも従来の４倍の速度で電荷を引き
抜くことができる。
【００３７】以上のように、この実施の形態２によれ
ば、従来の４倍の速度で読み出しビット線の電荷を引き
抜くことができる効果が得られる。
ば、従来の４倍の速度で読み出しビット線の電荷を引き
抜くことができる効果が得られる。
【００３８】実施の形態３．図６はこの発明の実施の形
態３によるメモリ装置の一部の回路構成を示す回路図で
あり、図において、図１に示す実施の形態１の回路図と
同一の構成要素には同一の番号を付し、その説明を省略
する。この実施の形態３はメモリ装置のコード上、トラ
ンジスタＭ1 ，Ｍ2 のドレインがそれぞれ読み出しビッ
ト線１，２に接続されているものである。図６におい
て、Ｐ5 は読み出しビット線上の電荷を引き抜く経路の
一つである。
態３によるメモリ装置の一部の回路構成を示す回路図で
あり、図において、図１に示す実施の形態１の回路図と
同一の構成要素には同一の番号を付し、その説明を省略
する。この実施の形態３はメモリ装置のコード上、トラ
ンジスタＭ1 ，Ｍ2 のドレインがそれぞれ読み出しビッ
ト線１，２に接続されているものである。図６におい
て、Ｐ5 は読み出しビット線上の電荷を引き抜く経路の
一つである。
【００３９】次に動作について説明する。この実施の形
態３においては、トランジスタ８’が読み出しビット線
２上の電荷の引き抜き経路としてのみならず、読み出し
ビット線１上の電荷の引き抜き経路Ｐ5 としても機能す
る。すなわち、図４のタイミングチャートに示すよう
に、ワード線選択信号Ｗ1 が立ち上がったときには、読
み出しビット線２の電位ｂｉｔ２は既に“Ｌ”レベルと
なっており、読み出しビット線２上には引き抜くべき電
荷は存在しない。この状態でワード線選択信号Ｗ1 が立
ち上がることにより、読み出しビット線１上の電荷が経
路Ｐ1 ，Ｐ2 を介して引き抜かれると同時にトランジス
タＭ２のドレインが読み出しビット線２に接続され、ト
ランジスタ８’がオン状態にあるので、読み出しビット
線１上の電荷は経路Ｐ5 を介しても引き抜かれるのであ
る。これにより、読み出しビット線１上の電荷は従来の
３倍の速度で引き抜かれることとなる。
態３においては、トランジスタ８’が読み出しビット線
２上の電荷の引き抜き経路としてのみならず、読み出し
ビット線１上の電荷の引き抜き経路Ｐ5 としても機能す
る。すなわち、図４のタイミングチャートに示すよう
に、ワード線選択信号Ｗ1 が立ち上がったときには、読
み出しビット線２の電位ｂｉｔ２は既に“Ｌ”レベルと
なっており、読み出しビット線２上には引き抜くべき電
荷は存在しない。この状態でワード線選択信号Ｗ1 が立
ち上がることにより、読み出しビット線１上の電荷が経
路Ｐ1 ，Ｐ2 を介して引き抜かれると同時にトランジス
タＭ２のドレインが読み出しビット線２に接続され、ト
ランジスタ８’がオン状態にあるので、読み出しビット
線１上の電荷は経路Ｐ5 を介しても引き抜かれるのであ
る。これにより、読み出しビット線１上の電荷は従来の
３倍の速度で引き抜かれることとなる。
【００４０】以上のように、この実施の形態３によれ
ば、従来の３倍の速度で読み出しビット線上の電荷を引
き抜くことができる効果が得られる。
ば、従来の３倍の速度で読み出しビット線上の電荷を引
き抜くことができる効果が得られる。
【００４１】実施の形態４．図７はこの発明によるメモ
リ装置の一部の回路構成を示す回路図であり、図におい
て、図６の実施の形態３の構成要素と同一の構成要素に
は同一の番号を付し、その説明を省略する。
リ装置の一部の回路構成を示す回路図であり、図におい
て、図６の実施の形態３の構成要素と同一の構成要素に
は同一の番号を付し、その説明を省略する。
【００４２】図７において、７”，８”は読み出しビッ
ト線１，２の電荷を引き抜くためのトランジスタ（第３
のトランジスタ）であり、トランジスタ７”，８”のド
レインはそれぞれトランジスタ７，８のドレインに接続
され、トランジスタ７”，８”のソースは接地されてい
る。１９，２０はカラム選択線でそれぞれトランジスタ
７”，８”のゲートに接続され、カラム選択線１９，２
０にはそれぞれカラム選択信号Ｃ5 ，Ｃ6 が印加され
る。
ト線１，２の電荷を引き抜くためのトランジスタ（第３
のトランジスタ）であり、トランジスタ７”，８”のド
レインはそれぞれトランジスタ７，８のドレインに接続
され、トランジスタ７”，８”のソースは接地されてい
る。１９，２０はカラム選択線でそれぞれトランジスタ
７”，８”のゲートに接続され、カラム選択線１９，２
０にはそれぞれカラム選択信号Ｃ5 ，Ｃ6 が印加され
る。
【００４３】図７に示すように、この実施の形態４は、
読み出しビット線に直列に接続されるカラム選択用のト
ランジスタ７，８と同一のタイプのトランジスタ７”，
８”（図７に示した例ではＮ型のトランジスタ）を並列
に接続し、カラム選択用トランジスタ７，８とは別個に
カラム選択信号Ｃ5 ，Ｃ6 を供給するようにしたもので
ある。これにより、メモリ装置の製造工程が簡単にな
り、形状が小型化できる。
読み出しビット線に直列に接続されるカラム選択用のト
ランジスタ７，８と同一のタイプのトランジスタ７”，
８”（図７に示した例ではＮ型のトランジスタ）を並列
に接続し、カラム選択用トランジスタ７，８とは別個に
カラム選択信号Ｃ5 ，Ｃ6 を供給するようにしたもので
ある。これにより、メモリ装置の製造工程が簡単にな
り、形状が小型化できる。
【００４４】以上のように、この実施の形態４によれ
ば、メモリ装置の製造工程が簡単になり、形状が小型化
できる効果が得られる。
ば、メモリ装置の製造工程が簡単になり、形状が小型化
できる効果が得られる。
【００４５】
【発明の効果】以上のように、請求項１記載の発明によ
れば、読み出しビット線の電荷を引き抜くための少なく
とも１本の第２の経路を構成する少なくとも１個の第２
のトランジスタを第１のトランジスタに並列に設けたの
で、読み出しビット線の電荷の引き抜き速度が少なくと
も２倍になる効果がある。
れば、読み出しビット線の電荷を引き抜くための少なく
とも１本の第２の経路を構成する少なくとも１個の第２
のトランジスタを第１のトランジスタに並列に設けたの
で、読み出しビット線の電荷の引き抜き速度が少なくと
も２倍になる効果がある。
【００４６】請求項２記載の発明によれば、複数の読み
出しビット線の間に第１のトランジスタを接続した読み
出しビット線の電荷を引き抜くための少なくとも１本の
第２の経路を構成する少なくとも１個の第２のトランジ
スタを第１のトランジスタに並列に設けるように構成し
たので、読み出しビット線の電荷の引き抜き速度が少な
くとも２倍になると共に、メモリ装置の形状が増大しな
いという効果がある。
出しビット線の間に第１のトランジスタを接続した読み
出しビット線の電荷を引き抜くための少なくとも１本の
第２の経路を構成する少なくとも１個の第２のトランジ
スタを第１のトランジスタに並列に設けるように構成し
たので、読み出しビット線の電荷の引き抜き速度が少な
くとも２倍になると共に、メモリ装置の形状が増大しな
いという効果がある。
【００４７】請求項３記載の発明によれば、各読み出し
ビット線の第１のトランジスタ間を接続し他の読み出し
ビット線用の引き抜き経路を構成するトランジスタを利
用して１つの読み出しビット線の電荷の引き抜きのため
の第２の経路を第１の経路と並列に構成すると共に、読
み出しビット線の電荷の引き抜きのための第３の経路を
構成する第３のトランジスタを各読み出しビット線の第
２のトランジスタに並列に設けたので、読み出しビット
線の電荷の引き抜き速度が少なくとも２倍になる効果が
ある。
ビット線の第１のトランジスタ間を接続し他の読み出し
ビット線用の引き抜き経路を構成するトランジスタを利
用して１つの読み出しビット線の電荷の引き抜きのため
の第２の経路を第１の経路と並列に構成すると共に、読
み出しビット線の電荷の引き抜きのための第３の経路を
構成する第３のトランジスタを各読み出しビット線の第
２のトランジスタに並列に設けたので、読み出しビット
線の電荷の引き抜き速度が少なくとも２倍になる効果が
ある。
【図１】 この発明の実施の形態１によるメモリ装置の
一部の回路構成を示す回路図である。
一部の回路構成を示す回路図である。
【図２】 実施の形態１のメモリ装置の物理的構成を示
す上面図である。
す上面図である。
【図３】 図２のＡ−Ａに沿う縦断斜視図である。
【図４】 実施の形態１のメモリ装置に印加ないしメモ
リ装置から出力される各信号波形を示すタイミングチャ
ートである。
リ装置から出力される各信号波形を示すタイミングチャ
ートである。
【図５】 この発明の実施の形態２によるメモリ装置の
一部の回路構成を示す回路図である。
一部の回路構成を示す回路図である。
【図６】 この発明の実施の形態３によるメモリ装置の
一部の回路構成を示す回路図である。
一部の回路構成を示す回路図である。
【図７】 この発明によるメモリ装置の一部の回路構成
を示す回路図である。
を示す回路図である。
【図８】 従来のメモリ装置の一部の回路構成を示す回
路図である。
路図である。
【図９】 図８の従来例のメモリ装置の物理的構成を示
す上面図である。
す上面図である。
【図１０】 図９のＢ−Ｂに沿う縦断斜視図である。
【図１１】 図８の従来例のメモリ装置に印加ないしメ
モリ装置から出力される各信号波形を示すタイミングチ
ャートである。
モリ装置から出力される各信号波形を示すタイミングチ
ャートである。
１，１’，２，２’ 読み出しビット線、Ｍ1 トラン
ジスタ（第１のトランジスタ）、７，８，Ｍ2 ，Ｍ5 ，
Ｍ6 ，ＴｒＮ1 ，ＴｒＮ3 ，ＴｒＮ5 トランジスタ
（第２のトランジスタ）、７’，７”，８’，８” ト
ランジスタ（第３のトランジスタ）。
ジスタ（第１のトランジスタ）、７，８，Ｍ2 ，Ｍ5 ，
Ｍ6 ，ＴｒＮ1 ，ＴｒＮ3 ，ＴｒＮ5 トランジスタ
（第２のトランジスタ）、７’，７”，８’，８” ト
ランジスタ（第３のトランジスタ）。
Claims (3)
- 【請求項１】 読み出しビット線に電荷をチャージし、
該読み出しビット線に前記チャージした電荷を引き抜く
ための第１の経路を構成する第１のトランジスタを接続
したメモリ装置において、前記読み出しビット線の電荷
を引き抜くための少なくとも１本の第２の経路を構成す
る少なくとも１個の第２のトランジスタを前記第１のト
ランジスタに並列に設けたことを特徴とするメモリ装
置。 - 【請求項２】 複数の読み出しビット線に電荷をチャー
ジし、該複数の読み出しビット線のうち少なくとも１本
の読み出しビット線に前記チャージした電荷を引き抜く
ための第１の経路を構成する第１のトランジスタを接続
したメモリ装置において、前記複数の読み出しビット線
の間に前記第１のトランジスタを接続した読み出しビッ
ト線の電荷を引き抜くための少なくとも１本の第２の経
路を構成する少なくとも１個の第２のトランジスタを前
記第１のトランジスタに並列に設けたことを特徴とする
メモリ装置。 - 【請求項３】 少なくとも２本の読み出しビット線に電
荷をチャージし、各読み出しビット線にそれぞれの電荷
を引き抜くための第１の経路を構成する第１のトランジ
スタをそれぞれ接続し、前記各読み出しビット線の電位
を選択して出力するための第２のトランジスタを前記各
読み出しビット線に直列に設けたメモリ装置において、
前記各読み出しビット線の前記第１のトランジスタ間を
接続し他の読み出しビット線用の引き抜き経路を構成す
るトランジスタを利用して１つの読み出しビット線の電
荷の引き抜きのための第２の経路を前記第１の経路と並
列に構成すると共に、前記読み出しビット線の電荷の引
き抜きのための第３の経路を構成する第３のトランジス
タを前記各読み出しビット線の第２のトランジスタに並
列に設けたことを特徴とするメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12704997A JP3919879B2 (ja) | 1997-05-16 | 1997-05-16 | メモリ装置 |
| US08/941,564 US5926425A (en) | 1997-05-16 | 1997-09-30 | Memory with bit line discharge circuit elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12704997A JP3919879B2 (ja) | 1997-05-16 | 1997-05-16 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10320992A true JPH10320992A (ja) | 1998-12-04 |
| JP3919879B2 JP3919879B2 (ja) | 2007-05-30 |
Family
ID=14950348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12704997A Expired - Fee Related JP3919879B2 (ja) | 1997-05-16 | 1997-05-16 | メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5926425A (ja) |
| JP (1) | JP3919879B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567294B1 (en) * | 2002-02-13 | 2003-05-20 | Agilent Technologies, Inc. | Low power pre-charge high ROM array |
| KR100416803B1 (ko) * | 2002-05-06 | 2004-01-31 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 프리차지 방법 |
| US7555659B2 (en) * | 2006-02-28 | 2009-06-30 | Mosaid Technologies Incorporated | Low power memory architecture |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079742A (en) * | 1989-07-28 | 1992-01-07 | Texas Instruments Incorporated | Read-only-memory having sectional output lines with related memory elements responsive to early and late-occurring input signals |
| JPH0478097A (ja) * | 1990-07-13 | 1992-03-12 | Sony Corp | メモリ装置 |
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| JPH09231783A (ja) * | 1996-02-26 | 1997-09-05 | Sharp Corp | 半導体記憶装置 |
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