JPH10321815A5

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Info

Publication number: JPH10321815A5
Application number: JP1997125257A
Authority: JP
Filing date: 1997-05-15
Publication date: 2004-10-07
Anticipated expiration: 2017-05-15

Claims

半導体領域の主表面にチャネル領域を挟むように間隔を隔てて形成された１対の第１および第２のソース／ドレイン領域と、
前記チャネル領域上に形成されたゲート電極と、
前記ゲート電極上に形成された絶縁膜からなる第１のエッチングストッパ層と、
前記第１のエッチングストッパ層上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜および前記第１のエッチングストッパ層の前記第１のソース／ドレイン領域上に位置する領域に形成されたビット線用開口と、
前記第１の層間絶縁膜および前記第１のエッチングストッパ層の前記第２のソース／ドレイン領域上に位置する領域に形成された第１のキャパシタ用開口と、
前記第１のキャパシタ用開口を介して前記第２のソース／ドレイン領域に接続されるとともに、前記第１のキャパシタ用開口を充填するように形成され、底面の平面積よりも上面の平面積の方が大きいプラグ電極と、
前記第１の層間絶縁膜上および前記プラグ電極の前記第１の層間絶縁膜に隣接する領域上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記ビット線用開口を介して前記第１のソース／ドレイン領域に接続されたビット線と、
前記プラグ電極の上面に電気的に接続され、第２の絶縁膜を介して前記ビット線の上面および側面を覆うように形成されたキャパシタ下部電極とを備えた、半導体装置。
半導体領域の主表面にチャネル領域を挟むように間隔を隔てて形成された１対の第１および第２のソース／ドレイン領域と、
前記チャネル領域上に形成されたゲート電極と、
前記ゲート電極上に形成された絶縁膜からなる第１のエッチングストッパ層と、
前記第１のエッチングストッパ層上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜および前記第１のエッチングストッパ層の前記第１のソース／ドレイン領域上に位置する領域に形成されたビット線用開口と、
前記第１の層間絶縁膜および前記第１のエッチングストッパ層の前記第２のソース／ドレイン領域上に位置する領域に形成された第１のキャパシタ用開口と、
前記第１のキャパシタ用開口を介して前記第２のソース／ドレイン領域に接続されるとともに、前記第１のキャパシタ用開口を充填するように形成され、底面の平面積よりも上面の平面積の方が大きいプラグ電極と、
前記第１の層間絶縁膜上および前記プラグ電極の前記第１の層間絶縁膜に隣接する領域上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記ビット線用開口を介して前記第１のソース／ドレイン領域に接続されたビット線と、
前記プラグ電極の上面に電気的に接続された垂直方向に延びるキャパシタコンタクト部と、前記キャパシタコンタクト部の上部と一体的に形成された水平方向に延びるキャパシタ下部電極とを有する導電層とを備え、
前記導電層のキャパシタコンタクト部は、第２の絶縁膜を介して前記ビット線の上面および側面を覆うように形成されている、半導体装置。
前記第２の絶縁膜は、
前記ビット線の上面上に接触して形成された上部絶縁膜と、
前記ビット線の側面と前記上部絶縁膜の側面とに接触して形成されたサイドウォール絶縁膜とを含み、
前記ビット線の上面は前記プラグ電極の上面よりも上方に位置している、請求項１または２に記載の半導体装置。
前記キャパシタ下部電極の表面は凹凸形状を有している、請求項１または２に記載の半導体装置。
前記第１の層間絶縁膜上と前記第２の絶縁膜上とに形成された絶縁膜からなる第２のエッチングストッパ層と、
前記第２のエッチングストッパ層上に形成された第２の層間絶縁膜と、
前記第１のキャパシタ用開口に達するように、前記第２の層間絶縁膜と前記第２のエッチングストッパ層とに形成された第２のキャパシタ用開口とをさらに備え、
前記第２の層間絶縁膜と前記第２の絶縁膜との間に位置する前記第２のエッチングストッパ層の、前記第２のキャパシタ用開口側の端部が除去されて、前記ビット線の上部側端部の上方に位置する領域に凹部が形成され、
前記キャパシタコンタクト部は、前記第２のキャパシタ用開口内および前記凹部内に充填されて前記ビット線の上方に延びるように形成されており、前記キャパシタ下部電極は、前記第２の層間絶縁膜の上面に沿って延びるように形成されている、請求項２に記載の半導体装置。
前記第２の絶縁膜は酸化膜である、請求項１〜５のいずれか１項に記載の半導体装置。
半導体領域の主表面に、１対の第１および第２のソース／ドレイン領域とゲート電極とを形成する工程と、
前記ゲート電極を覆うように第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜上にシリコン酸化膜からなる第１の層間絶縁膜を形成する工程と、
前記第１のシリコン窒化膜をエッチングストッパ層として、前記第１の層間絶縁膜の前記第１のソース／ドレイン領域の上方に位置する領域をエッチングすることにより第１の開口を形成する工程と、
前記第１の開口内の前記第１のシリコン窒化膜をエッチングすることにより、前記第１の層間絶縁膜の上面から前記第１のソース／ドレイン領域にまで達する第１のキャパシタ用開口を形成する工程と、
前記第１のキャパシタ用開口を充填するとともに、前記第１のソース／ドレイン領域に電気的に接続するようにプラグ電極を形成する工程と、
前記第１のシリコン窒化膜をエッチングストッパ層として、前記第１の層間絶縁膜の前記第２のソース／ドレイン領域の上方に位置する領域をエッチングすることにより第２の開口を形成する工程と、
前記第２の開口内の前記第１のシリコン窒化膜をエッチングすることにより、前記第１の層間絶縁膜の上面から前記第２のソース／ドレイン領域にまで達するビット線用開口を形成する工程と、
前記ビット線用開口を介して前記第２のソース／ドレイン領域に電気的に接続されるとともに前記第１の層間絶縁膜上に延びるビット線を形成する工程と、
前記ビット線の上面および側面を覆うように第２の絶縁膜を形成する工程と、前記プラグ電極の上面に電気的に接続するとともに前記第２の絶縁膜を介して前記ビット線の上面および側面を覆うようにキャパシタ下部電極を形成する工程とを備えた、半導体装置の製造方法。
半導体領域の主表面に、１対の第１および第２のソース／ドレイン領域とゲート電極とを形成する工程と、
前記ゲート電極を覆うように第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜上にシリコン酸化膜からなる第１の層間絶縁膜を形成する工程と、
前記第１のシリコン窒化膜をエッチングストッパ層として、前記第１の層間絶縁膜の前記第１のソース／ドレイン領域の上方に位置する領域をエッチングすることにより第１の開口を形成する工程と、
前記第１の開口内の前記第１のシリコン窒化膜をエッチングすることにより、前記第１の層間絶縁膜の上面から前記第１のソース／ドレイン領域にまで達する第１のキャパシタ用開口を形成する工程と、
前記第１のキャパシタ用開口を充填するとともに、前記第１のソース／ドレイン領域に電気的に接続するようにプラグ電極を形成する工程と、
前記第１のシリコン窒化膜をエッチングストッパ層として、前記第１の層間絶縁膜の前記第２のソース／ドレイン領域の上方に位置する領域をエッチングすることにより第２の開口を形成する工程と、
前記第２の開口内の前記第１のシリコン窒化膜をエッチングすることにより前記第１の層間絶縁膜の上面から前記第２のソース／ドレイン領域にまで達するビット線用開口を形成する工程と、
前記ビット線用開口を介して前記第２のソース／ドレイン領域に電気的に接続されるとともに前記第１の層間絶縁膜上に延びるビット線を形成する工程と、
前記ビット線の上面および側面を覆うように第２の絶縁膜を形成する工程と、
前記第１の層間絶縁膜と前記第２の絶縁膜とを覆うように第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜上にシリコン酸化膜からなる第２の層間絶縁膜を形成する工程と、
前記第２のシリコン窒化膜をエッチングストッパ層として、前記第２の層間絶縁膜の前記プラグ電極の上方に位置する領域をエッチングすることにより第３の開口を形成する工程と、
前記第３の開口内の前記第２のシリコン窒化膜をエッチングすることにより、前記第２の層間絶縁膜の上面から前記プラグ電極の上面にまで達する第２のキャパシタ用開口を形成するとともに、前記第２のキャパシタ用開口の前記ビット線の上部側端部の上方に位置する領域に凹部を形成する工程と、
前記凹部および前記第２のキャパシタ用開口を充填するキャパシタコンタクト部と、前記第２の層間絶縁膜の上面上に延びるキャパシタ下部電極とを有する導電層を形成する工程とを備えた、半導体装置の製造方法。