JPH10335351A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10335351A JPH10335351A JP9140385A JP14038597A JPH10335351A JP H10335351 A JPH10335351 A JP H10335351A JP 9140385 A JP9140385 A JP 9140385A JP 14038597 A JP14038597 A JP 14038597A JP H10335351 A JPH10335351 A JP H10335351A
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- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ＧaＡsＦＥＴ等において、メタル埋め込み法
により形成するＴ型電極の信頼性を向上させた半導体装
置およびその製造方法の提供。 【解決手段】 ＧaＡs基板上に成膜した絶縁膜の開口パ
ターン内に、ショットキー金属層、バリア金属層、低抵
抗金属層を順次積層するＴ型ゲートの製造において、シ
ョットキー金属層、もしくはバリア金属層のいずれか一
方を側壁に被着しやすい方法により成膜することによ
り、上下で閉じた空洞を生じさせ、ショットキー界面と
低抵抗金属層との距離を大きくする。これにより、低抵
抗金属層がＧaＡs基板に拡散することによって、ＦＥＴ
の信頼性の低下することが防止される。
により形成するＴ型電極の信頼性を向上させた半導体装
置およびその製造方法の提供。 【解決手段】 ＧaＡs基板上に成膜した絶縁膜の開口パ
ターン内に、ショットキー金属層、バリア金属層、低抵
抗金属層を順次積層するＴ型ゲートの製造において、シ
ョットキー金属層、もしくはバリア金属層のいずれか一
方を側壁に被着しやすい方法により成膜することによ
り、上下で閉じた空洞を生じさせ、ショットキー界面と
低抵抗金属層との距離を大きくする。これにより、低抵
抗金属層がＧaＡs基板に拡散することによって、ＦＥＴ
の信頼性の低下することが防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造法に関し、特に、微細電極を有する半導体装置
およびその形成方法に関する。
その製造法に関し、特に、微細電極を有する半導体装置
およびその形成方法に関する。
【０００２】
【従来の技術】従来より、ＧaＡsＦＥＴ（電界効果トラ
ンジスター）のゲート電極を形成する工程においては、
ゲート抵抗およびゲート基板間の容量を低くしつつ、ゲ
ート長を微細化するために、酸化膜開口パターンに金属
層を埋め込むことによりＴ型の断面形状を有するゲート
電極を形成する方法が用いられている。
ンジスター）のゲート電極を形成する工程においては、
ゲート抵抗およびゲート基板間の容量を低くしつつ、ゲ
ート長を微細化するために、酸化膜開口パターンに金属
層を埋め込むことによりＴ型の断面形状を有するゲート
電極を形成する方法が用いられている。
【０００３】以下に、電極を埋め込む方法によりゲート
電極を形成する従来の半導体装置の構造および、従来の
製造方法の工程について説明する。図７（ｅ）および図
８に、従来の半導体装置におけるゲート電極の構造の一
例を示す。
電極を形成する従来の半導体装置の構造および、従来の
製造方法の工程について説明する。図７（ｅ）および図
８に、従来の半導体装置におけるゲート電極の構造の一
例を示す。
【０００４】幅０.２μｍの開口パターン内に、下層か
ら順にショットキー金属膜７６、バリア金属膜７７、低
抵抗金属膜７８が成膜されている。開口パターン外の平
坦部において、ショットキー金属膜７６の膜厚は１００
ｎｍ、バリア金属膜７７の膜厚は２０００ｎｍであるの
に対して、開口パターン内の底部において、ショットキ
ー金属膜７６の膜厚は１０ｎｍ、バリア金属膜７７の膜
厚は僅かに２０ｎｍしかない。
ら順にショットキー金属膜７６、バリア金属膜７７、低
抵抗金属膜７８が成膜されている。開口パターン外の平
坦部において、ショットキー金属膜７６の膜厚は１００
ｎｍ、バリア金属膜７７の膜厚は２０００ｎｍであるの
に対して、開口パターン内の底部において、ショットキ
ー金属膜７６の膜厚は１０ｎｍ、バリア金属膜７７の膜
厚は僅かに２０ｎｍしかない。
【０００５】さらに、低抵抗金属膜７８は、ゲート垂直
部８２内に進入しており、ショットキー金属膜７６と基
板動作層７２との間で形成されるショットキー界面から
の距離は、３０ｎｍ程度と接近している。これは、微細
開口パターン内には金属の被膜厚が少なくなるためであ
る。
部８２内に進入しており、ショットキー金属膜７６と基
板動作層７２との間で形成されるショットキー界面から
の距離は、３０ｎｍ程度と接近している。これは、微細
開口パターン内には金属の被膜厚が少なくなるためであ
る。
【０００６】図７は、従来の半導体装置におけるゲート
電極の製造方法の一例を示す工程図である。まず、半絶
縁性基板７１上に動作層７２を形成した後、第１の絶縁
膜７３を成膜する。次に、第１の絶縁膜７３上にレジス
ト膜７４を塗布し、露光、現像して、開口パターン８０
を形成する（図７（ａ）参照）。
電極の製造方法の一例を示す工程図である。まず、半絶
縁性基板７１上に動作層７２を形成した後、第１の絶縁
膜７３を成膜する。次に、第１の絶縁膜７３上にレジス
ト膜７４を塗布し、露光、現像して、開口パターン８０
を形成する（図７（ａ）参照）。
【０００７】そして、レジスト膜７４の開口パターンを
マスクとして、異方性ドライエッチング法により、第１
の絶縁膜７３を選択的に除去し、ゲート開口パターンを
形成した後、レジスト膜７４を除去する（図７（ｂ）参
照）。
マスクとして、異方性ドライエッチング法により、第１
の絶縁膜７３を選択的に除去し、ゲート開口パターンを
形成した後、レジスト膜７４を除去する（図７（ｂ）参
照）。
【０００８】次に、第１の絶縁膜７３上に、第２の絶縁
膜７５を全面的に成膜する。このとき、開口部側壁にも
第２の絶縁膜７５が被着するため、開口部の寸法は狭く
なる（図７（ｃ）参照）。
膜７５を全面的に成膜する。このとき、開口部側壁にも
第２の絶縁膜７５が被着するため、開口部の寸法は狭く
なる（図７（ｃ）参照）。
【０００９】そして、全面にドライエッチング法により
エッチバックして動作層７２を露出させ、ゲート開口パ
ターンを形成する（図７（ｄ）参照）。
エッチバックして動作層７２を露出させ、ゲート開口パ
ターンを形成する（図７（ｄ）参照）。
【００１０】次に、全面にショットキー金属膜７６、バ
リア金属膜７７、低抵抗金属膜７８を順次成膜した後、
ゲート開口パターン上に形成したレジストパターンをマ
スクとして、イオンミリング法、ドライエッチング法に
より前記金属膜７６、７７、７８を選択的に除去して、
Ｔ型ゲート電極８１を得る（図７（ｅ）および図８参
照）。
リア金属膜７７、低抵抗金属膜７８を順次成膜した後、
ゲート開口パターン上に形成したレジストパターンをマ
スクとして、イオンミリング法、ドライエッチング法に
より前記金属膜７６、７７、７８を選択的に除去して、
Ｔ型ゲート電極８１を得る（図７（ｅ）および図８参
照）。
【００１１】
【発明が解決しようとする課題】従来の技術において、
ショットキーメタルと低抵抗金属膜との間に、十分な膜
厚のバリア金属膜を挿入する必要がある。しかし、開口
パターン内においてバリア金属の膜厚が十分な厚さとな
らず、低抵抗金属膜の金属がショットキー界面を通じて
基板中に拡散して、ショットキー特性の悪化によりＦＥ
Ｔの信頼性上の問題が生じる。
ショットキーメタルと低抵抗金属膜との間に、十分な膜
厚のバリア金属膜を挿入する必要がある。しかし、開口
パターン内においてバリア金属の膜厚が十分な厚さとな
らず、低抵抗金属膜の金属がショットキー界面を通じて
基板中に拡散して、ショットキー特性の悪化によりＦＥ
Ｔの信頼性上の問題が生じる。
【００１２】その理由は、スパッタ法等により被着した
バリア金属膜の膜厚は、溝構造を有するゲート開口パタ
ーン内の底部において、既に被着した金属膜の遮蔽効果
によって、パターン外部の平坦部における膜厚よりも薄
くなるためである。
バリア金属膜の膜厚は、溝構造を有するゲート開口パタ
ーン内の底部において、既に被着した金属膜の遮蔽効果
によって、パターン外部の平坦部における膜厚よりも薄
くなるためである。
【００１３】低抵抗金属膜がショットキー界面から離れ
た構造となるため、低抵抗金属の拡散によりＦＥＴのシ
ョットキー特性が悪化する可能性が低減され、信頼性が
向上する。
た構造となるため、低抵抗金属の拡散によりＦＥＴのシ
ョットキー特性が悪化する可能性が低減され、信頼性が
向上する。
【００１４】また、バリア金属膜の被着膜厚を薄膜化で
きる、あるいは省略できるため、工程を短縮することが
でき、生産性が向上する。
きる、あるいは省略できるため、工程を短縮することが
でき、生産性が向上する。
【００１５】高アスペクト比に対応した金属埋め込みを
行う必要がないため、従来から一般的に用いられてい
て、装置のコストも低い金属膜成膜法である、スパッタ
法、蒸着法を用いてゲート金属を成膜することができ
る。
行う必要がないため、従来から一般的に用いられてい
て、装置のコストも低い金属膜成膜法である、スパッタ
法、蒸着法を用いてゲート金属を成膜することができ
る。
【００１６】本発明の目的は、半導体装置の製造におい
て上記のような問題のない、ＦＥＴのショットキー特性
が悪化する可能性が低減され、工程を短縮することがで
き、スパッタ法、蒸着法を用いてゲート金属を成膜する
ことができる半導体装置ならびに該半導体装置の製造方
法を提供することにある。
て上記のような問題のない、ＦＥＴのショットキー特性
が悪化する可能性が低減され、工程を短縮することがで
き、スパッタ法、蒸着法を用いてゲート金属を成膜する
ことができる半導体装置ならびに該半導体装置の製造方
法を提供することにある。
【００１７】
【課題を解決するための手段】上記の課題・目的は以下
に示す本発明によって解決・達成される。すなわち本発
明は、半導体装置において、ゲート電極が下層から順に
ショットキー金属膜、バリア金属膜および低抵抗金属膜
により構成され、該ショットキー金属膜もしくはバリア
金属膜が、ゲート下部の垂直部分において空隙を有し、
且つ空隙の下部と上部とが閉じており、上層の低抵抗金
属膜がゲート下部の垂直部に進入して成膜されていない
構造を有することを特徴とする半導体装置、ならびに該
装置の製造方法を開示するものである。
に示す本発明によって解決・達成される。すなわち本発
明は、半導体装置において、ゲート電極が下層から順に
ショットキー金属膜、バリア金属膜および低抵抗金属膜
により構成され、該ショットキー金属膜もしくはバリア
金属膜が、ゲート下部の垂直部分において空隙を有し、
且つ空隙の下部と上部とが閉じており、上層の低抵抗金
属膜がゲート下部の垂直部に進入して成膜されていない
構造を有することを特徴とする半導体装置、ならびに該
装置の製造方法を開示するものである。
【００１８】また本発明は、半導体装置において、ゲー
ト電極が下層から順にショットキー金属膜および低抵抗
金属膜により構成され、前記ショットキー金属膜が、ゲ
ート下部の垂直部分において空隙を有し、且つ該空隙の
下部と上部とが閉じており、上層の低抵抗金属膜がゲー
ト下部の垂直部に進入して成膜されていない構造を有す
ることをを特徴とする半導体装置、ならびに該装置の製
造方法を開示するものである。
ト電極が下層から順にショットキー金属膜および低抵抗
金属膜により構成され、前記ショットキー金属膜が、ゲ
ート下部の垂直部分において空隙を有し、且つ該空隙の
下部と上部とが閉じており、上層の低抵抗金属膜がゲー
ト下部の垂直部に進入して成膜されていない構造を有す
ることをを特徴とする半導体装置、ならびに該装置の製
造方法を開示するものである。
【００１９】本発明の半導体装置は、ショットキー金属
膜および低抵抗金属膜からなる電解効果トランジスタの
ゲート電極において、ゲート下部の垂直部にショットキ
ー金属膜に囲まれた空隙が存在し、該空隙の上部がショ
ットキー金属膜により閉じられているため、上層のバリ
ア金属膜および低抵抗金属膜がゲート垂直部に進入して
いない構造を有する。
膜および低抵抗金属膜からなる電解効果トランジスタの
ゲート電極において、ゲート下部の垂直部にショットキ
ー金属膜に囲まれた空隙が存在し、該空隙の上部がショ
ットキー金属膜により閉じられているため、上層のバリ
ア金属膜および低抵抗金属膜がゲート垂直部に進入して
いない構造を有する。
【００２０】あるいは、ショットキー金属膜およびバリ
ア金属膜および低抵抗金属膜からなる電解効果トランジ
スタのゲート電極において、ゲート下部の垂直部にショ
ットキー金属膜およびバリア金属膜に囲まれた空隙が存
在し、空隙の上部がバリア金属膜により閉じられている
ため、上層の低抵抗金属膜がゲート垂直部に進入してい
ない構造を有する。
ア金属膜および低抵抗金属膜からなる電解効果トランジ
スタのゲート電極において、ゲート下部の垂直部にショ
ットキー金属膜およびバリア金属膜に囲まれた空隙が存
在し、空隙の上部がバリア金属膜により閉じられている
ため、上層の低抵抗金属膜がゲート垂直部に進入してい
ない構造を有する。
【００２１】本発明の半導体装置の製造方法は、ゲート
の形成工程において、半絶縁性基板上に形成した動作層
上に絶縁膜を成膜する工程と、前記絶縁膜をレジストパ
ターンをマスクとして選択的にドライエッチング加工し
てアスペクト比の高い開口パターンを形成する工程と、
ショットキー金属膜を成膜する工程と、パリア金属膜を
成膜する工程と、低抵抗金属膜を成膜する工程とを有す
る。
の形成工程において、半絶縁性基板上に形成した動作層
上に絶縁膜を成膜する工程と、前記絶縁膜をレジストパ
ターンをマスクとして選択的にドライエッチング加工し
てアスペクト比の高い開口パターンを形成する工程と、
ショットキー金属膜を成膜する工程と、パリア金属膜を
成膜する工程と、低抵抗金属膜を成膜する工程とを有す
る。
【００２２】下部に垂直部分を有するゲート開口パター
ンに金属膜を埋め込みゲート電極を形成する工程におい
て、ショットキー金属膜を、開口パターン側壁部、底部
共に均一な膜厚で成膜される方法により成膜した後、バ
リア金属膜を、開口パターン側壁部に特に多く被着する
方法により成膜することにより、開口上部において開口
パターンを開じて、ゲート垂直部に空隙を有するバリア
金属膜を形成する。
ンに金属膜を埋め込みゲート電極を形成する工程におい
て、ショットキー金属膜を、開口パターン側壁部、底部
共に均一な膜厚で成膜される方法により成膜した後、バ
リア金属膜を、開口パターン側壁部に特に多く被着する
方法により成膜することにより、開口上部において開口
パターンを開じて、ゲート垂直部に空隙を有するバリア
金属膜を形成する。
【００２３】もしくは、ショットキー金属膜を、開口パ
ターン側壁部に特に多く被着する方法により成膜するこ
とにより、開口上部において開口パターンを閉じて、ゲ
ート垂直部に空隙を有するショットキー金属膜を形成す
る。
ターン側壁部に特に多く被着する方法により成膜するこ
とにより、開口上部において開口パターンを閉じて、ゲ
ート垂直部に空隙を有するショットキー金属膜を形成す
る。
【００２４】この、バリア金属膜中もしくはショットキ
ー金属膜中の空隙により、ＧaＡs基板と低抵抗金属膜と
の間に距離が確保され、低抵抗金属がショットキー界面
に拡散することを抑制できるため、ＦＥＴの特性が劣化
し難い構造となる。
ー金属膜中の空隙により、ＧaＡs基板と低抵抗金属膜と
の間に距離が確保され、低抵抗金属がショットキー界面
に拡散することを抑制できるため、ＦＥＴの特性が劣化
し難い構造となる。
【００２５】
【発明の実施の形態】次に、本発明の実施の態様につい
て図面を参照して詳細に説明する。本発明の第１の最良
の実施の態様は、図１（ａ）に示すように、半絶縁性基
板１上に動作層２を形成した後、レジストパターンをマ
スクとして動作層２を選択的に除去して、適度な厚さに
調節し、リセス段差９を形成する。次に第１の絶縁膜３
を順次成膜して、さらに、レジスト膜４により開口パタ
ーン１０を形成する。
て図面を参照して詳細に説明する。本発明の第１の最良
の実施の態様は、図１（ａ）に示すように、半絶縁性基
板１上に動作層２を形成した後、レジストパターンをマ
スクとして動作層２を選択的に除去して、適度な厚さに
調節し、リセス段差９を形成する。次に第１の絶縁膜３
を順次成膜して、さらに、レジスト膜４により開口パタ
ーン１０を形成する。
【００２６】次に、図１（ｂ）に示すように、レジスト
膜４をマスクとして、第１の絶縁膜３をドライエッチン
グ法により選択的に加工して、開口パターン１０を転写
した後、レジスト膜４を除去する。次に、図１（ｃ）に
示すように、全面に第２の絶縁膜５を成膜し、開口部の
側壁に第２の絶縁膜５が成膜されることを利用して、開
口パターン１０の寸法を細くする。
膜４をマスクとして、第１の絶縁膜３をドライエッチン
グ法により選択的に加工して、開口パターン１０を転写
した後、レジスト膜４を除去する。次に、図１（ｃ）に
示すように、全面に第２の絶縁膜５を成膜し、開口部の
側壁に第２の絶縁膜５が成膜されることを利用して、開
口パターン１０の寸法を細くする。
【００２７】次に、図１（ｄ）に示すように、ドライエ
ッチング法によりウェハー全面にわたって第２の絶縁膜
５をエッチバックし、開口パターン内底部の動作層２を
露出させる。次に、ゲート電極の構成材料となる、ショ
ットキー金属膜６、バリア金属膜７、低抵抗金属膜８を
全面にスパッタ法により順次成膜する。
ッチング法によりウェハー全面にわたって第２の絶縁膜
５をエッチバックし、開口パターン内底部の動作層２を
露出させる。次に、ゲート電極の構成材料となる、ショ
ットキー金属膜６、バリア金属膜７、低抵抗金属膜８を
全面にスパッタ法により順次成膜する。
【００２８】ここで、ショットキー金属膜６は、熱的に
安定で基板の動作層２と相互拡散を起こさないことが要
求される。この、ショットキー金属膜６を成膜する方法
は、溝構造のゲート開口パターン内の底部、側壁部共に
同程度の膜厚となるような成膜方法を用いる。
安定で基板の動作層２と相互拡散を起こさないことが要
求される。この、ショットキー金属膜６を成膜する方法
は、溝構造のゲート開口パターン内の底部、側壁部共に
同程度の膜厚となるような成膜方法を用いる。
【００２９】また、ショットキー金属膜６の上層となる
バリア金属膜７は、さらに上層の低抵抗金属膜８が、シ
ョットキー金属膜６および動作層２に拡散するのを防ぐ
役割を有する。この、バリア金属膜７を成膜する方法
は、溝構造のゲート開口パターンの側壁上部において特
に膜厚が厚くなり、開口幅が狭まり完全に閉じるような
成膜方法を用いる。
バリア金属膜７は、さらに上層の低抵抗金属膜８が、シ
ョットキー金属膜６および動作層２に拡散するのを防ぐ
役割を有する。この、バリア金属膜７を成膜する方法
は、溝構造のゲート開口パターンの側壁上部において特
に膜厚が厚くなり、開口幅が狭まり完全に閉じるような
成膜方法を用いる。
【００３０】低抵抗金属膜８は、ゲート抵抗を低減させ
るために用いるもので、十分低い電気的抵抗特性と厚さ
を持たなければならない。また、ゲート垂直部１２に
は、ショットキー金属膜６およびバリア金属膜７のみが
成膜されており、中心部には空隙が生じている。且つ、
空隙１３の上部はバリア金属膜７により閉じられてお
り、その上層の低抵抗金属膜８は、ゲート垂直部に進入
していない構造ができる。
るために用いるもので、十分低い電気的抵抗特性と厚さ
を持たなければならない。また、ゲート垂直部１２に
は、ショットキー金属膜６およびバリア金属膜７のみが
成膜されており、中心部には空隙が生じている。且つ、
空隙１３の上部はバリア金属膜７により閉じられてお
り、その上層の低抵抗金属膜８は、ゲート垂直部に進入
していない構造ができる。
【００３１】次に、レジストパターンをマスクとして、
ショットキー金属膜６、バリア金属膜７、低抵抗金属膜
８の不要部をエッチングにより順次選択的に除去して、
図１（ｅ）に示すように、Ｔ型ゲート電極１１を得る。
ショットキー金属膜６、バリア金属膜７、低抵抗金属膜
８の不要部をエッチングにより順次選択的に除去して、
図１（ｅ）に示すように、Ｔ型ゲート電極１１を得る。
【００３２】本発明の第２の最良の実施の態様は、図３
（ａ）に示すように、半絶縁性基板３１上に動作層３２
を形成した後、レジストパターンをマスクとして動作層
３２を選択的に除去して、適度な厚さに調節し、リセス
段差３９を形成する。次に第１の絶縁膜３３を順次成膜
して、さらに、レジスト膜３４により開口パターン４０
を形成する。
（ａ）に示すように、半絶縁性基板３１上に動作層３２
を形成した後、レジストパターンをマスクとして動作層
３２を選択的に除去して、適度な厚さに調節し、リセス
段差３９を形成する。次に第１の絶縁膜３３を順次成膜
して、さらに、レジスト膜３４により開口パターン４０
を形成する。
【００３３】次に、図３（ｂ）に示すように、レジスト
膜３４をマスクとして、第１の絶縁膜３３をドライエッ
チング法により選択的に加工して、開口パターン４０を
転写した後、レジスト膜３４を除去する。
膜３４をマスクとして、第１の絶縁膜３３をドライエッ
チング法により選択的に加工して、開口パターン４０を
転写した後、レジスト膜３４を除去する。
【００３４】次に、図３（ｃ）に示すように、全面に第
２の絶縁膜３５を成膜し、開口部の側壁に第２の絶縁膜
３５が成膜されることを利用して、開口パターン４０の
寸法を細くする。
２の絶縁膜３５を成膜し、開口部の側壁に第２の絶縁膜
３５が成膜されることを利用して、開口パターン４０の
寸法を細くする。
【００３５】次に、図３（ｄ）に示すように、ドライエ
ッチング法によりウェハー全面にわたって第２の絶縁膜
３５をエッチバックし、開口パターン内底部の動作層３
２を露出させる。次に、ゲート電極の構成材料となる、
ショットキー金属膜３６、バリア金属膜３７、低抵抗金
属膜３８を全面にスパッタ法により順次成膜する。
ッチング法によりウェハー全面にわたって第２の絶縁膜
３５をエッチバックし、開口パターン内底部の動作層３
２を露出させる。次に、ゲート電極の構成材料となる、
ショットキー金属膜３６、バリア金属膜３７、低抵抗金
属膜３８を全面にスパッタ法により順次成膜する。
【００３６】ここで、ショットキー金属膜３６は、熱的
に安定で基板の動作層３２と相互拡散を起こさないこと
が要求される。この、ショットキー金属膜３６を成膜す
る方法は、溝構造のゲート開口パターンの側壁上部にお
いて特に膜厚が厚くなり、開口幅が狭まり完全に閉じる
ような成膜方法を用いる。
に安定で基板の動作層３２と相互拡散を起こさないこと
が要求される。この、ショットキー金属膜３６を成膜す
る方法は、溝構造のゲート開口パターンの側壁上部にお
いて特に膜厚が厚くなり、開口幅が狭まり完全に閉じる
ような成膜方法を用いる。
【００３７】また、ショットキー金属膜３６の上層とな
るバリア金属膜３７は、さらに上層の低抵抗金属膜３８
が、ショットキー金属膜３６および動作層３２に拡散す
るのを防ぐ役割を有する。この、バリア金属膜３７を成
膜する方法は、溝構造のゲート開口パターン内の底部、
側壁部共に同程度の膜厚となるような成膜方法を用い
る。
るバリア金属膜３７は、さらに上層の低抵抗金属膜３８
が、ショットキー金属膜３６および動作層３２に拡散す
るのを防ぐ役割を有する。この、バリア金属膜３７を成
膜する方法は、溝構造のゲート開口パターン内の底部、
側壁部共に同程度の膜厚となるような成膜方法を用い
る。
【００３８】低抵抗金属膜３８は、ゲート抵抗を低減さ
せるために用いるもので、十分低い電気的抵抗特性と厚
さを持たなければならない。また、ゲート垂直部４２に
は、ショットキー金属膜３６およびバリア金属膜３７の
みが成膜されており、中心部には空隙４３が生じてい
る。且つ、空隙４３の上部はバリア金属膜３７により閉
じられており、その上層の低抵抗金属膜３８は、ゲート
垂直部４２に進入していない構造ができる。
せるために用いるもので、十分低い電気的抵抗特性と厚
さを持たなければならない。また、ゲート垂直部４２に
は、ショットキー金属膜３６およびバリア金属膜３７の
みが成膜されており、中心部には空隙４３が生じてい
る。且つ、空隙４３の上部はバリア金属膜３７により閉
じられており、その上層の低抵抗金属膜３８は、ゲート
垂直部４２に進入していない構造ができる。
【００３９】次に、レジストパターンをマスクとして、
ショットキー金属膜３６、バリア金属膜３７、低抵抗金
属膜３８の不要部をエッチングにより順次選択的に除去
して、図１（ｅ）に示すように、Ｔ型ゲート電極４１を
得る。
ショットキー金属膜３６、バリア金属膜３７、低抵抗金
属膜３８の不要部をエッチングにより順次選択的に除去
して、図１（ｅ）に示すように、Ｔ型ゲート電極４１を
得る。
【００４０】
【実施例】以下、図面に基づいて実施例により本発明を
詳細に説明するが、本発明がこれらによって何ら限定さ
れるものではない。
詳細に説明するが、本発明がこれらによって何ら限定さ
れるものではない。
【００４１】［実施例１］次に、本発明の第１の実施例
について図面を参照して詳細に説明する。本発明の第１
の実施例は、図１（ａ）に示すように、ＧaＡsの半絶縁
性基板１上にエピタキシャル成長法またはイオン注入法
により形成した動作層２を形成した後、レジストパター
ンをマスクとしてウェットエッチング法により動作層２
を選択的に除去して、適度な厚さに調節し、リセス段差
９を形成する。このリセス段差１９の深さは、例えば１
００ｎｍである。
について図面を参照して詳細に説明する。本発明の第１
の実施例は、図１（ａ）に示すように、ＧaＡsの半絶縁
性基板１上にエピタキシャル成長法またはイオン注入法
により形成した動作層２を形成した後、レジストパター
ンをマスクとしてウェットエッチング法により動作層２
を選択的に除去して、適度な厚さに調節し、リセス段差
９を形成する。このリセス段差１９の深さは、例えば１
００ｎｍである。
【００４２】次に、ＳiＯ2膜からなる第１の絶縁膜３を
４０ｎｍ程度成膜して、さらに、レジスト膜４を塗布、
露光、現像して開口パターン１０を形成する。この、開
口パターン１０の寸法は、例えば０.５μｍである。
４０ｎｍ程度成膜して、さらに、レジスト膜４を塗布、
露光、現像して開口パターン１０を形成する。この、開
口パターン１０の寸法は、例えば０.５μｍである。
【００４３】次に、図１（ｂ）に示すように、レジスト
膜４をマスクとして、第１の絶縁膜３をＳＦ6ガス等を
用いたドライエッチング法により選択的に加工して、開
口パターン１０を転写した後、レジスト膜４を除去す
る。
膜４をマスクとして、第１の絶縁膜３をＳＦ6ガス等を
用いたドライエッチング法により選択的に加工して、開
口パターン１０を転写した後、レジスト膜４を除去す
る。
【００４４】次に、図１（ｃ）に示すように、全面にＳ
iＯ2膜からなる第２の絶縁膜５を４０ｎｍ程度成膜し、
開口部の側壁に第２の絶縁膜５が成膜されることを利用
して、開口パターン１０の寸法を細くする。このとき、
本実施例における開口パターン１０の寸法は、０.２μ
ｍ程度となる。
iＯ2膜からなる第２の絶縁膜５を４０ｎｍ程度成膜し、
開口部の側壁に第２の絶縁膜５が成膜されることを利用
して、開口パターン１０の寸法を細くする。このとき、
本実施例における開口パターン１０の寸法は、０.２μ
ｍ程度となる。
【００４５】次に、図１（ｄ）に示すように、ドライエ
ッチング法によりウェハー全面にわたって第２の絶縁膜
５をエッチバックし、開口パターン内底部の動作層２を
露出させる。次に、ゲート電極の構成材料となる、ショ
ットキー金属膜６、バリア金属膜７、低抵抗金属膜８を
全面にスパッタ法により順次成膜する。
ッチング法によりウェハー全面にわたって第２の絶縁膜
５をエッチバックし、開口パターン内底部の動作層２を
露出させる。次に、ゲート電極の構成材料となる、ショ
ットキー金属膜６、バリア金属膜７、低抵抗金属膜８を
全面にスパッタ法により順次成膜する。
【００４６】本実施例では、ショットキー金属膜６に
は、ＷＳi膜を厚さ１００ｎｍに成膜する。このショッ
トキー金属膜６を成膜する方法は、溝構造の開口パター
ン内の底部、側壁部共に同程度の膜厚となるような成膜
方法を用いる。例えば、真空度の低い条件でのスパッタ
法による。
は、ＷＳi膜を厚さ１００ｎｍに成膜する。このショッ
トキー金属膜６を成膜する方法は、溝構造の開口パター
ン内の底部、側壁部共に同程度の膜厚となるような成膜
方法を用いる。例えば、真空度の低い条件でのスパッタ
法による。
【００４７】また、バリア金属膜７には、ＴiＮ膜を厚
さ２００ｎｍに成膜する。この、バリア金属膜７を成膜
する方法は、溝構造のゲート開口パターンの側壁上部に
おいて特に膜厚が厚くなり、開口幅が狭まるような成膜
方法を用いる。例えば、被着されるウェハーとスパッタ
源との距離を小さくして、スパッタ粒子の中に浅い角度
でウェハーに入射する成分を増加させたスパッタ法を用
いる。
さ２００ｎｍに成膜する。この、バリア金属膜７を成膜
する方法は、溝構造のゲート開口パターンの側壁上部に
おいて特に膜厚が厚くなり、開口幅が狭まるような成膜
方法を用いる。例えば、被着されるウェハーとスパッタ
源との距離を小さくして、スパッタ粒子の中に浅い角度
でウェハーに入射する成分を増加させたスパッタ法を用
いる。
【００４８】低抵抗金属膜７には、Ａuを用い、スパッ
タ法もしくはメッキ法により厚さ５００ｎｍに成膜す
る。
タ法もしくはメッキ法により厚さ５００ｎｍに成膜す
る。
【００４９】次に、レジストパターンをマスクとして、
イオンミリング、ドライエッチング法により、ショット
キー金属膜６、バリア金属膜７、低抵抗金属膜８の不要
部を順次選択的に除去して、図１（ｅ）および図２に示
すように、Ｔ型ゲート電極１１を得る。
イオンミリング、ドライエッチング法により、ショット
キー金属膜６、バリア金属膜７、低抵抗金属膜８の不要
部を順次選択的に除去して、図１（ｅ）および図２に示
すように、Ｔ型ゲート電極１１を得る。
【００５０】以上の製造法により形成された電極の構造
の実施例は、図１（ｅ）および図２に示すとおりであ
る。ゲート垂直部１２は、本実施例では、ゲート長は２
００ｎｍ、垂直部の高さ２００ｎｍで、アスペクト比は
１：１程度となっている。ゲート垂直部１２内には、シ
ョットキー金属膜６およびバリア金属膜７のみが成膜さ
れており、中心部には幅７０ｎｍ高さ１５０ｎｍの空隙
１３が生じている。且つ、空隙１３の下部および上部は
バリア金属膜７により閉じられており、その上層の低抵
抗金属膜８は、ゲート垂直部１２に進入していない構造
となる。
の実施例は、図１（ｅ）および図２に示すとおりであ
る。ゲート垂直部１２は、本実施例では、ゲート長は２
００ｎｍ、垂直部の高さ２００ｎｍで、アスペクト比は
１：１程度となっている。ゲート垂直部１２内には、シ
ョットキー金属膜６およびバリア金属膜７のみが成膜さ
れており、中心部には幅７０ｎｍ高さ１５０ｎｍの空隙
１３が生じている。且つ、空隙１３の下部および上部は
バリア金属膜７により閉じられており、その上層の低抵
抗金属膜８は、ゲート垂直部１２に進入していない構造
となる。
【００５１】［実施例２］次に、本発明の第２の実施例
について図面を参照して詳細に説明する。本発明の製造
方法の第２の実施例は、図３（ａ）に示すように、Ｇa
Ａsの半絶縁性基板３１上にエピタキシャル成長法また
はイオン注入法により形成した動作層３２を形成した
後、レジストパターンをマスクとしてウェットエッチン
グ法により動作層３２を選択的に除去して、適度な厚さ
に調節し、リセス段差３９を形成する。このリセス段差
３９の深さは、例えば１００ｎｍである。
について図面を参照して詳細に説明する。本発明の製造
方法の第２の実施例は、図３（ａ）に示すように、Ｇa
Ａsの半絶縁性基板３１上にエピタキシャル成長法また
はイオン注入法により形成した動作層３２を形成した
後、レジストパターンをマスクとしてウェットエッチン
グ法により動作層３２を選択的に除去して、適度な厚さ
に調節し、リセス段差３９を形成する。このリセス段差
３９の深さは、例えば１００ｎｍである。
【００５２】次に、ＳiＯ2膜からなる第１の絶縁膜３３
を４０ｎｍ程度成膜して、さらに、レジスト膜３４を塗
布、露光、現像して開口パターン４０を形成する。この
開口パターン４０の寸法は、例えば０.５μｍである。
を４０ｎｍ程度成膜して、さらに、レジスト膜３４を塗
布、露光、現像して開口パターン４０を形成する。この
開口パターン４０の寸法は、例えば０.５μｍである。
【００５３】次に、図３（ｂ）に示すように、レジスト
膜３４をマスクとして、第１の絶縁膜３３をＳＦ6ガス
等を用いたドライエッチング法により選択的に加工し
て、開口パターン４０を転写した後、レジスト膜３４を
除去する。
膜３４をマスクとして、第１の絶縁膜３３をＳＦ6ガス
等を用いたドライエッチング法により選択的に加工し
て、開口パターン４０を転写した後、レジスト膜３４を
除去する。
【００５４】次に、図３（ｃ）に示すように、全面にＳ
iＯ2膜からなる第２の絶縁膜３５を４０ｎｍ程度成膜
し、開口部の側壁に第２の絶縁膜３５が成膜されること
を利用して、開口パターン４０の寸法を細くする。この
とき、本実施例における開口パターン４０の寸法は、
０.２μｍ程度となる。
iＯ2膜からなる第２の絶縁膜３５を４０ｎｍ程度成膜
し、開口部の側壁に第２の絶縁膜３５が成膜されること
を利用して、開口パターン４０の寸法を細くする。この
とき、本実施例における開口パターン４０の寸法は、
０.２μｍ程度となる。
【００５５】次に、図３（ｄ）に示すように、ドライエ
ッチング法によりウェハー全面にわたって第２の絶縁膜
３５をエッチバックし、開口パターン内底部の動作層３
２を露出させる。次に、ゲート電極の構成材料となる、
ショットキー金属膜３６、バリア金属膜３７、低抵抗金
属膜３８を全面にスパッタ法により順次成膜する。
ッチング法によりウェハー全面にわたって第２の絶縁膜
３５をエッチバックし、開口パターン内底部の動作層３
２を露出させる。次に、ゲート電極の構成材料となる、
ショットキー金属膜３６、バリア金属膜３７、低抵抗金
属膜３８を全面にスパッタ法により順次成膜する。
【００５６】本実施例では、ショットキー金属膜３６に
は、ＷＳi膜を厚さ２００ｎｍに成膜する。このショッ
トキー金属膜３６を成膜する方法は、溝構造のゲート開
口パターンの側壁上部において特に膜厚が厚くなり、開
口幅が狭まるような成膜方法を用いる。例えば、被着さ
れるウェハーとスパッタ源との距離を小さくして、スパ
ッタ粒子の中に浅い角度でウェハーに入射する成分を増
加させたスパッタ法を用いる。
は、ＷＳi膜を厚さ２００ｎｍに成膜する。このショッ
トキー金属膜３６を成膜する方法は、溝構造のゲート開
口パターンの側壁上部において特に膜厚が厚くなり、開
口幅が狭まるような成膜方法を用いる。例えば、被着さ
れるウェハーとスパッタ源との距離を小さくして、スパ
ッタ粒子の中に浅い角度でウェハーに入射する成分を増
加させたスパッタ法を用いる。
【００５７】また、バリア金属膜３７には、ＴiＮ膜を
例えばスパッタ法等により厚さ１００ｎｍに成膜する。
なお、本実施例の場合、このバリア金属膜３７は、さら
に薄膜化が可能でであり、成膜自体を省略することもま
た可能である。低抵抗金属膜３８には、Ａuを用い、ス
パッタ法もしくはメッキ法により厚さ５００ｎｍに成膜
する。
例えばスパッタ法等により厚さ１００ｎｍに成膜する。
なお、本実施例の場合、このバリア金属膜３７は、さら
に薄膜化が可能でであり、成膜自体を省略することもま
た可能である。低抵抗金属膜３８には、Ａuを用い、ス
パッタ法もしくはメッキ法により厚さ５００ｎｍに成膜
する。
【００５８】次に、レジストパターンをマスクとして、
イオンミリング、ドライエッチング法により、ショット
キー金属膜３６、バリア金属膜３７、低抵抗金属膜３８
の不要部を順次選択的に除去して、図３（ｅ）および図
４に示すように、Ｔ型ゲート電極４１を得る。
イオンミリング、ドライエッチング法により、ショット
キー金属膜３６、バリア金属膜３７、低抵抗金属膜３８
の不要部を順次選択的に除去して、図３（ｅ）および図
４に示すように、Ｔ型ゲート電極４１を得る。
【００５９】以上の製造法により形成された電極の構造
の実施例は、図３（ｅ）および図４に示すとおりであ
る。ゲート垂直部４２は、本実施例では、ゲート長は２
００ｎｍ、垂直部の高さは２００ｎｍで、アスペクト比
は１：１程度となっている。
の実施例は、図３（ｅ）および図４に示すとおりであ
る。ゲート垂直部４２は、本実施例では、ゲート長は２
００ｎｍ、垂直部の高さは２００ｎｍで、アスペクト比
は１：１程度となっている。
【００６０】ゲート垂直部４２内には、ショットキー金
属膜３６のみが成膜されており、中心部には幅１００ｎ
ｍ、高さ１５０ｎｍの空隙４３が生じている。且つ、空
隙４３の下部および上部はショットキー金属膜３６によ
り閉じられており、その上層のバリア金属膜３７、低抵
抗金属膜３８は、ゲート垂直部４２に進入していない構
造となる。
属膜３６のみが成膜されており、中心部には幅１００ｎ
ｍ、高さ１５０ｎｍの空隙４３が生じている。且つ、空
隙４３の下部および上部はショットキー金属膜３６によ
り閉じられており、その上層のバリア金属膜３７、低抵
抗金属膜３８は、ゲート垂直部４２に進入していない構
造となる。
【００６１】［実施例３］次に、本発明の第３の実施例
について図面を参照して詳細に説明する。本発明の製造
方法の第３の実施例は、図５（ａ）に示すように、Ｇa
Ａsの半絶縁性基板５１上にエピタキシャル成長法また
はイオン注入法により形成した動作層５２を形成した
後、レジストパターンをマスクとしてウェットエッチン
グ法により動作層５２を選択的に除去して、適度な厚さ
に調節し、リセス段差５８を形成する。このリセス段差
５８の深さは、例えば１００ｎｍである。
について図面を参照して詳細に説明する。本発明の製造
方法の第３の実施例は、図５（ａ）に示すように、Ｇa
Ａsの半絶縁性基板５１上にエピタキシャル成長法また
はイオン注入法により形成した動作層５２を形成した
後、レジストパターンをマスクとしてウェットエッチン
グ法により動作層５２を選択的に除去して、適度な厚さ
に調節し、リセス段差５８を形成する。このリセス段差
５８の深さは、例えば１００ｎｍである。
【００６２】次に、ＳiＯ2膜からなる絶縁膜５３を４０
ｎｍ程度成膜して、さらに、ポジ型のレジスト膜５４を
塗布し、電子描画露光装置等により露光し、現像して開
口パターン５９を形成する。この、開口パターン５９の
寸法は、例えば０.１５μｍである。
ｎｍ程度成膜して、さらに、ポジ型のレジスト膜５４を
塗布し、電子描画露光装置等により露光し、現像して開
口パターン５９を形成する。この、開口パターン５９の
寸法は、例えば０.１５μｍである。
【００６３】次に、図５（ｂ）に示すように、レジスト
膜５４をマスクとして、第１の絶縁膜５３をＳＦ6ガス
等を用いたドライエッチング法により選択的に加工し
て、開口パターン５９を転写した後、レジスト膜５４を
除去する。このとき、本実施例における開口パターン５
９の寸法は、０.２μｍ程度となる。 次に、ゲート電
極の構成材料となる、ショットキー金属膜５５、バリア
金属膜５６、低抵抗金属膜５７を全面にスパッタ法によ
り順次成膜する。
膜５４をマスクとして、第１の絶縁膜５３をＳＦ6ガス
等を用いたドライエッチング法により選択的に加工し
て、開口パターン５９を転写した後、レジスト膜５４を
除去する。このとき、本実施例における開口パターン５
９の寸法は、０.２μｍ程度となる。 次に、ゲート電
極の構成材料となる、ショットキー金属膜５５、バリア
金属膜５６、低抵抗金属膜５７を全面にスパッタ法によ
り順次成膜する。
【００６４】本実施例では、ショットキー金属膜５５に
は、ＷＳi膜を厚さ２００ｎｍに成膜する。この、ショ
ットキー金属膜５５を成膜する方法は、溝構造のゲート
開口パターンの側壁上部において特に膜厚が厚くなり、
開口幅が狭まるような成膜方法を用いる。例えば、被着
されるウェハーとスパッタ源との距離を小さくして、ス
パッタ粒子の中に浅い角度でウェハーに入射する成分を
増加させたスパッタ法を用いる。
は、ＷＳi膜を厚さ２００ｎｍに成膜する。この、ショ
ットキー金属膜５５を成膜する方法は、溝構造のゲート
開口パターンの側壁上部において特に膜厚が厚くなり、
開口幅が狭まるような成膜方法を用いる。例えば、被着
されるウェハーとスパッタ源との距離を小さくして、ス
パッタ粒子の中に浅い角度でウェハーに入射する成分を
増加させたスパッタ法を用いる。
【００６５】また、バリア金属膜５６には、ＴiＮ膜を
例えばスパッタ法等により厚さ１００ｎｍに成膜する。
なお、本実施例の場合、このバリア金属膜５６は、さら
に薄膜化が可能であり、成膜自体を省略することもまた
可能である。低抵抗金属膜５７には、Ａuを用い、スパ
ッタ法もしくはメッキ法により厚さ５００ｎｍに成膜す
る。
例えばスパッタ法等により厚さ１００ｎｍに成膜する。
なお、本実施例の場合、このバリア金属膜５６は、さら
に薄膜化が可能であり、成膜自体を省略することもまた
可能である。低抵抗金属膜５７には、Ａuを用い、スパ
ッタ法もしくはメッキ法により厚さ５００ｎｍに成膜す
る。
【００６６】次に、レジストパターンをマスクとして、
イオンミリング、ドライエッチング法により、ショット
キー金属膜５５、バリア金属膜５６、低抵抗金属膜５７
の不要部を順次選択的に除去して、図５（ｃ）および図
６に示すように、Ｔ型ゲート電極６０を得る。
イオンミリング、ドライエッチング法により、ショット
キー金属膜５５、バリア金属膜５６、低抵抗金属膜５７
の不要部を順次選択的に除去して、図５（ｃ）および図
６に示すように、Ｔ型ゲート電極６０を得る。
【００６７】以上の製造法により形成された電極の構造
の実施例は、図５（ｃ）および図６に示すとおりであ
る。ゲート垂直部６１は、本実施例では、ゲート長は２
００ｎｍ、垂直部の高さは２００ｎｍで、アスペクト比
は１：１程度となっている。ゲート垂直部６１内には、
ショットキー金属膜５５のみが成膜されており、中心部
には幅１００ｎｍ、高さ１５０ｎｍの空隙６２が生じて
いる。且つ、空隙６２の下部および上部はショットキー
金属膜５５により閉じられており、その上層のバリア金
属膜５６、低抵抗金属膜５７は、ゲート垂直部６１に進
入していない構造となる。
の実施例は、図５（ｃ）および図６に示すとおりであ
る。ゲート垂直部６１は、本実施例では、ゲート長は２
００ｎｍ、垂直部の高さは２００ｎｍで、アスペクト比
は１：１程度となっている。ゲート垂直部６１内には、
ショットキー金属膜５５のみが成膜されており、中心部
には幅１００ｎｍ、高さ１５０ｎｍの空隙６２が生じて
いる。且つ、空隙６２の下部および上部はショットキー
金属膜５５により閉じられており、その上層のバリア金
属膜５６、低抵抗金属膜５７は、ゲート垂直部６１に進
入していない構造となる。
【００６８】
【発明の効果】本発明による第１の効果は、ＦＥＴ素子
の信頼性が向上することである。その理由は、低抵抗金
属膜のＡuが、ショットキー金属膜とＧaＡs基板との界
面から十分大きな距離を持った構造となっているため、
ＡuがＧaＡs中に拡散してショットキー特性が悪化する
ことがなくなるからである。
の信頼性が向上することである。その理由は、低抵抗金
属膜のＡuが、ショットキー金属膜とＧaＡs基板との界
面から十分大きな距離を持った構造となっているため、
ＡuがＧaＡs中に拡散してショットキー特性が悪化する
ことがなくなるからである。
【００６９】また第２の効果は、Ａuが拡散するのを防
止するために用いているバリアメタル膜の膜厚を薄膜化
あるいは、省略できるため、バリアメタル膜の成膜およ
び加工に要する工程時間を短縮することができる。その
理由は、第１の効果の項と同様に、Ａuの拡散を抑制す
る構造となっているためである。
止するために用いているバリアメタル膜の膜厚を薄膜化
あるいは、省略できるため、バリアメタル膜の成膜およ
び加工に要する工程時間を短縮することができる。その
理由は、第１の効果の項と同様に、Ａuの拡散を抑制す
る構造となっているためである。
【図１】本発明の第１の実施例における主要工程を示す
摸式断面図。
摸式断面図。
【図２】本発明の第１の実施例を示す摸式平面図。
【図３】本発明の第２の実施例における主要工程を示す
摸式断面図。
摸式断面図。
【図４】本発明の第２の実施例を示す摸式平面図。
【図５】本発明の第３の実施例における主要工程を示す
摸式断面図。
摸式断面図。
【図６】本発明の第３の実施例を示す摸式平面図。
【図７】従来例における主要工程を示す摸式断面図。
【図８】従来例を示す摸式平面図。
１,３１,５１,７１ 半絶縁性基板 ２,３２,５２,７２ 動作層 ３,３３,５３,７３ 第１の絶縁膜 ４,３４,５４,７４ フォトレジスト膜 ５,３５,７５ 第２の絶縁膜 ６,３６,５５,７６ ショットキー金属膜 ７,３７,５６,７７ バリア金属膜 ８,３８,５７,７８ 低抵抗金属膜 ９,３９,５８,７９ リセス段差 １０,４０,５９,８０ 開口パターン １１,４１,６０,８１ Ｔ型ゲート電極 １２,４２,６１,８２ ゲート垂直部 １３,４３,６２ 空隙
Claims (4)
- 【請求項１】 半導体装置において、ゲート電極が下層
から順にショットキー金属膜、バリア金属膜および低抵
抗金属膜により構成され、該ショットキー金属膜もしく
はバリア金属膜が、ゲート下部の垂直部分において空隙
を有し、且つ該空隙の下部と上部とが閉じており、上層
の低抵抗金属膜がゲート下部の垂直部に進入して成膜さ
れていない構造を有することを特徴とする半導体装置。 - 【請求項２】 半導体装置を製造する方法において、半
絶縁性基板上に形成された動作層上に絶縁膜を成膜する
工程、該絶縁膜をレジストパターンをマスクとして選択
的にエッチング加工して開口パターンを形成する工程、
ショットキー金属膜を成膜する工程、バリア金属膜を成
膜する工程、低抵抗金属膜を成膜する工程、および前記
金属膜をレジストパターンをマスクとして選択的にエッ
チング加工して電極を形成する工程、の各工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体装置において、ゲート電極が下層
から順にショットキー金属膜および低抵抗金属膜により
構成され、前記ショットキー金属膜が、ゲート下部の垂
直部分において空隙を有し、且つ該空隙の下部と上部と
が閉じており、上層の低抵抗金属膜がゲート下部の垂直
部に進入して成膜されていない構造を有することをを特
徴とする半導体装置。 - 【請求項４】 半導体装置を製造する方法において、半
絶縁性基板上に形成された動作層上に絶縁膜を成膜する
工程、該絶縁膜をレジストパターンをマスクとして選択
的にエッチング加工して開口パターンを形成する工程、
ショットキー金属膜を成膜する工程、低抵抗金属膜を成
膜する工程、および前記金属膜をレジストパターンをマ
スクとして選択的にエッチング加工して電極を形成する
工程、の各工程を有することを特徴とする半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09140385A JP3120754B2 (ja) | 1997-05-29 | 1997-05-29 | 半導体装置およびその製造方法 |
| US09/086,723 US5925902A (en) | 1997-05-29 | 1998-05-29 | Semiconductor device having a schottky film with a vertical gap formed therein |
| US09/304,520 US6372613B2 (en) | 1997-05-29 | 1999-05-04 | Method of manufacturing a gate electrode with low resistance metal layer remote from a semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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