JPH10335656A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10335656A JPH10335656A JP9145258A JP14525897A JPH10335656A JP H10335656 A JPH10335656 A JP H10335656A JP 9145258 A JP9145258 A JP 9145258A JP 14525897 A JP14525897 A JP 14525897A JP H10335656 A JPH10335656 A JP H10335656A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】同一の半導体基板上に２種類以上の膜厚のゲー
ト絶縁膜を有するＭＩＳ−ＦＥＴを用いた半導体装置の
製造方法において、従来のプロセスと比較して、マスク
パターン形成のためのフォトリソグラフィ工程等を削減
すると共に、ゲート絶縁膜形成のための熱処理工程を軽
減することにより、製造効率を高め、かつ製造コストを
低減することができる。 【解決手段】シリコン酸化膜からなるゲート絶縁膜１４
の膜厚を厚くもしくは薄くすべき、ＭＩＳ−ＦＥＴが形
成される素子領域に対して、ＭＩＳ−ＦＥＴのチャネル
部へのイオン注入を行う際に、上記シリコン酸化膜の形
成速度を変化させるイオンを選択的に導入する。そし
て、シリコン半導体基板２上に、熱酸化法もしくは陽極
酸化法により膜厚の異なるシリコン酸化膜からなるゲー
ト絶縁膜１２、１４を形成する。
ト絶縁膜を有するＭＩＳ−ＦＥＴを用いた半導体装置の
製造方法において、従来のプロセスと比較して、マスク
パターン形成のためのフォトリソグラフィ工程等を削減
すると共に、ゲート絶縁膜形成のための熱処理工程を軽
減することにより、製造効率を高め、かつ製造コストを
低減することができる。 【解決手段】シリコン酸化膜からなるゲート絶縁膜１４
の膜厚を厚くもしくは薄くすべき、ＭＩＳ−ＦＥＴが形
成される素子領域に対して、ＭＩＳ−ＦＥＴのチャネル
部へのイオン注入を行う際に、上記シリコン酸化膜の形
成速度を変化させるイオンを選択的に導入する。そし
て、シリコン半導体基板２上に、熱酸化法もしくは陽極
酸化法により膜厚の異なるシリコン酸化膜からなるゲー
ト絶縁膜１２、１４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型電界効果
トランジスタ（ＭＩＳ−ＦＥＴ）を用いた半導体装置の
製造方法に関するものであり、特に同一半導体基板上に
２種類以上の膜厚のゲート絶縁膜を形成する製造方法に
関するものである。
トランジスタ（ＭＩＳ−ＦＥＴ）を用いた半導体装置の
製造方法に関するものであり、特に同一半導体基板上に
２種類以上の膜厚のゲート絶縁膜を形成する製造方法に
関するものである。
【０００２】
【従来の技術】上記ＭＩＳ型電界効果型トランジスタ
（ＭＩＳ−ＦＥＴ）、その中の代表的なＭＯＳ−ＦＥＴ
を用いた半導体装置としては、ダイナミック型ＲＡＭ、
スタティック型ＲＡＭ等の記憶装置や、ＣＭＯＳロジッ
ク回路を用いた演算装置などがあげられる。
（ＭＩＳ−ＦＥＴ）、その中の代表的なＭＯＳ−ＦＥＴ
を用いた半導体装置としては、ダイナミック型ＲＡＭ、
スタティック型ＲＡＭ等の記憶装置や、ＣＭＯＳロジッ
ク回路を用いた演算装置などがあげられる。
【０００３】現在、集積密度の向上や性能向上のために
素子の微細化が避けられない状況にある。それに伴っ
て、素子の信頼性を維持するため、また素子数の増加に
伴う消費電力を低減させるために、これらが形成された
内部回路の電源電圧を低下させることが必須となってい
る。
素子の微細化が避けられない状況にある。それに伴っ
て、素子の信頼性を維持するため、また素子数の増加に
伴う消費電力を低減させるために、これらが形成された
内部回路の電源電圧を低下させることが必須となってい
る。
【０００４】その一方で、外部とのインタフェースを受
け持つ回路部分、すなわち周辺回路においては、従来か
らの外部における回路の電源電圧の仕様を世代が進んで
も踏襲する必要があり、簡単に変更できない。つまり、
半導体装置内のインタフェース部分の周辺回路では、上
記内部回路を動作するための電源電圧よりも高い電圧で
動作することが要求されている。したがって、結果的に
１つの半導体装置内部で電源電圧を複数使用する必要に
迫られている。
け持つ回路部分、すなわち周辺回路においては、従来か
らの外部における回路の電源電圧の仕様を世代が進んで
も踏襲する必要があり、簡単に変更できない。つまり、
半導体装置内のインタフェース部分の周辺回路では、上
記内部回路を動作するための電源電圧よりも高い電圧で
動作することが要求されている。したがって、結果的に
１つの半導体装置内部で電源電圧を複数使用する必要に
迫られている。
【０００５】この複数の電源電圧に対して素子の動作信
頼性を保持していくためには、ＭＩＳ−ＦＥＴにおい
て、ゲート絶縁膜の厚さを低電圧で動作する素子では比
較的薄く、高電圧で動作する素子では比較的厚くするこ
とが必要とされる。例えば、３．３Ｖ動作と、２．５Ｖ
動作を同時に達成するためには、９ｎｍと６ｎｍ程度の
膜厚のシリコン酸化膜が必要とされる。
頼性を保持していくためには、ＭＩＳ−ＦＥＴにおい
て、ゲート絶縁膜の厚さを低電圧で動作する素子では比
較的薄く、高電圧で動作する素子では比較的厚くするこ
とが必要とされる。例えば、３．３Ｖ動作と、２．５Ｖ
動作を同時に達成するためには、９ｎｍと６ｎｍ程度の
膜厚のシリコン酸化膜が必要とされる。
【０００６】これを達成するために、従来はシリコン窒
化膜を酸化に対する防護膜として用い、薄いシリコン酸
化膜を形成する部分と、厚いシリコン酸化膜を形成する
部分を別々に酸化することで達成している。
化膜を酸化に対する防護膜として用い、薄いシリコン酸
化膜を形成する部分と、厚いシリコン酸化膜を形成する
部分を別々に酸化することで達成している。
【０００７】図１３〜図１５は、従来の上述したよう
な、２種類の膜厚のシリコン酸化膜を形成する場合の製
造方法の一例を説明するための断面図である。図１３に
示すように、半導体基板１００に素子分離領域１０２を
形成して素子領域を画定し、さらにこの半導体基板１０
０上にバッファ酸化膜１０４を形成した後、チャネルイ
オン注入を行う。このチャネルイオン注入では、上記内
部回路と周辺回路とは使用する電源電圧が異なるため、
短チャネル効果の抑制やしきい値電圧を調整するため
に、薄いシリコン酸化膜を形成する部分と、厚いシリコ
ン酸化膜を形成する部分を別々に開口してイオン注入を
行う必要がある。
な、２種類の膜厚のシリコン酸化膜を形成する場合の製
造方法の一例を説明するための断面図である。図１３に
示すように、半導体基板１００に素子分離領域１０２を
形成して素子領域を画定し、さらにこの半導体基板１０
０上にバッファ酸化膜１０４を形成した後、チャネルイ
オン注入を行う。このチャネルイオン注入では、上記内
部回路と周辺回路とは使用する電源電圧が異なるため、
短チャネル効果の抑制やしきい値電圧を調整するため
に、薄いシリコン酸化膜を形成する部分と、厚いシリコ
ン酸化膜を形成する部分を別々に開口してイオン注入を
行う必要がある。
【０００８】またここでは、素子分離領域１０２に挟ま
れた左側の素子領域がより薄いシリコン酸化膜を持つ素
子となり、右側の素子領域がより厚いシリコン酸化膜を
持つ素子となるものとする。
れた左側の素子領域がより薄いシリコン酸化膜を持つ素
子となり、右側の素子領域がより厚いシリコン酸化膜を
持つ素子となるものとする。
【０００９】続いて、図１４（ａ）に示すように、上記
バッファ酸化膜１０４上にシリコン窒化膜を形成した
後、厚いシリコン酸化膜を形成したい領域（右側）のシ
リコン窒化膜を除去して、薄いシリコン酸化膜を形成し
たい領域（左側）のみにシリコン窒化膜パターン１０６
を形成する。その後、厚いシリコン酸化膜を形成したい
領域（右側）だけ上記バッファ酸化膜１０４を剥離し
て、熱酸化法により１回目の酸化を行い、この厚いシリ
コン酸化膜を形成したい領域（右側）にシリコン酸化膜
（熱酸化膜）１０８を形成する。このシリコン酸化膜１
０８の形成では、薄いシリコン酸化膜と厚いシリコン酸
化膜の膜厚差に、薄いシリコン酸化膜を形成したい領域
（左側）の上記バッファ酸化膜１０４の剥離によって削
られる膜厚分を加えた膜厚のシリコン酸化膜を形成す
る。
バッファ酸化膜１０４上にシリコン窒化膜を形成した
後、厚いシリコン酸化膜を形成したい領域（右側）のシ
リコン窒化膜を除去して、薄いシリコン酸化膜を形成し
たい領域（左側）のみにシリコン窒化膜パターン１０６
を形成する。その後、厚いシリコン酸化膜を形成したい
領域（右側）だけ上記バッファ酸化膜１０４を剥離し
て、熱酸化法により１回目の酸化を行い、この厚いシリ
コン酸化膜を形成したい領域（右側）にシリコン酸化膜
（熱酸化膜）１０８を形成する。このシリコン酸化膜１
０８の形成では、薄いシリコン酸化膜と厚いシリコン酸
化膜の膜厚差に、薄いシリコン酸化膜を形成したい領域
（左側）の上記バッファ酸化膜１０４の剥離によって削
られる膜厚分を加えた膜厚のシリコン酸化膜を形成す
る。
【００１０】次に、図１４（ｂ）に示すように、薄いシ
リコン酸化膜を形成したい領域（左側）のシリコン窒化
膜パターン１０６をホット燐酸液などで除去し、さらに
上記バッファ酸化膜１０４を剥離する。その後、熱酸化
法により２回目の酸化を行い、左右の領域に２種類の膜
厚のシリコン酸化膜（ゲート酸化膜）１１０、１１２を
形成する、すなわち所望の膜厚差を持つシリコン酸化膜
を形成する。この後は、図１５に示すようにゲート電極
１１４を形成した後、通常のＭＯＳ−ＦＥＴの製造工程
に従って製造される。
リコン酸化膜を形成したい領域（左側）のシリコン窒化
膜パターン１０６をホット燐酸液などで除去し、さらに
上記バッファ酸化膜１０４を剥離する。その後、熱酸化
法により２回目の酸化を行い、左右の領域に２種類の膜
厚のシリコン酸化膜（ゲート酸化膜）１１０、１１２を
形成する、すなわち所望の膜厚差を持つシリコン酸化膜
を形成する。この後は、図１５に示すようにゲート電極
１１４を形成した後、通常のＭＯＳ−ＦＥＴの製造工程
に従って製造される。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の製造方法では、２回の酸化工程においてそ
れぞれウェハの洗浄処理が必要となり、かつ熱処理もバ
ッファ酸化膜剥離のマージンをみて増大させる必要があ
る。このように工程が複雑になることと、熱処理の回数
及びその時間が増大することが問題となっている。
ような従来の製造方法では、２回の酸化工程においてそ
れぞれウェハの洗浄処理が必要となり、かつ熱処理もバ
ッファ酸化膜剥離のマージンをみて増大させる必要があ
る。このように工程が複雑になることと、熱処理の回数
及びその時間が増大することが問題となっている。
【００１２】そこで本発明は、上記課題に鑑みてなされ
たものであり、同一の半導体基板上に２種類以上の膜厚
のゲート絶縁膜を有するＭＩＳ−ＦＥＴを用いた半導体
装置の製造方法において、半導体基板上の一部の領域に
マスクパターンを用いてゲート絶縁膜の膜厚差を形成し
た後に、半導体基板上全面にゲート絶縁膜を形成して２
種類以上の膜厚のゲート絶縁膜を形成するような従来の
プロセスと比較して、マスクパターン形成のためのフォ
トリソグラフィ工程等を削減すると共に、ゲート絶縁膜
形成のための熱処理工程を軽減することにより、製造効
率を高め、かつ製造コストを低減することができる半導
体装置の製造方法を提供することを目的とする。
たものであり、同一の半導体基板上に２種類以上の膜厚
のゲート絶縁膜を有するＭＩＳ−ＦＥＴを用いた半導体
装置の製造方法において、半導体基板上の一部の領域に
マスクパターンを用いてゲート絶縁膜の膜厚差を形成し
た後に、半導体基板上全面にゲート絶縁膜を形成して２
種類以上の膜厚のゲート絶縁膜を形成するような従来の
プロセスと比較して、マスクパターン形成のためのフォ
トリソグラフィ工程等を削減すると共に、ゲート絶縁膜
形成のための熱処理工程を軽減することにより、製造効
率を高め、かつ製造コストを低減することができる半導
体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の半導体装置の製造方法は、同一の
半導体基板上に２種類以上の膜厚のゲート絶縁膜を有す
るＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、上記Ｍ
ＩＳ−ＦＥＴが形成される素子領域に対して、上記ＭＩ
Ｓ−ＦＥＴのチャネル部へのイオン注入を行う際に、上
記ゲート絶縁膜の形成速度を実質的に変化させる不純物
を導入する工程を具備することを特徴とする。
に、請求項１に記載の半導体装置の製造方法は、同一の
半導体基板上に２種類以上の膜厚のゲート絶縁膜を有す
るＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、上記Ｍ
ＩＳ−ＦＥＴが形成される素子領域に対して、上記ＭＩ
Ｓ−ＦＥＴのチャネル部へのイオン注入を行う際に、上
記ゲート絶縁膜の形成速度を実質的に変化させる不純物
を導入する工程を具備することを特徴とする。
【００１４】また、請求項２に記載の半導体装置の製造
方法は、同一の半導体基板上に２種類以上の膜厚のゲー
ト絶縁膜を有するＭＩＳ型電界効果トランジスタ（以下
ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方法であ
って、上記ゲート絶縁膜の膜厚を厚くすべき、上記ＭＩ
Ｓ−ＦＥＴが形成される素子領域に対して、選択的に上
記ゲート絶縁膜の形成速度を速める不純物を導入する工
程を具備することを特徴とする。
方法は、同一の半導体基板上に２種類以上の膜厚のゲー
ト絶縁膜を有するＭＩＳ型電界効果トランジスタ（以下
ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方法であ
って、上記ゲート絶縁膜の膜厚を厚くすべき、上記ＭＩ
Ｓ−ＦＥＴが形成される素子領域に対して、選択的に上
記ゲート絶縁膜の形成速度を速める不純物を導入する工
程を具備することを特徴とする。
【００１５】また、請求項３に記載の半導体装置の製造
方法は、同一の半導体基板上に２種類以上の膜厚のゲー
ト絶縁膜を有するＭＩＳ型電界効果トランジスタ（以下
ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方法であ
って、上記ゲート絶縁膜の膜厚を薄くすべき、上記ＭＩ
Ｓ−ＦＥＴが形成される素子領域に対して、選択的に上
記ゲート絶縁膜の形成速度を遅くする不純物を導入する
工程を具備することを特徴とする。
方法は、同一の半導体基板上に２種類以上の膜厚のゲー
ト絶縁膜を有するＭＩＳ型電界効果トランジスタ（以下
ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方法であ
って、上記ゲート絶縁膜の膜厚を薄くすべき、上記ＭＩ
Ｓ−ＦＥＴが形成される素子領域に対して、選択的に上
記ゲート絶縁膜の形成速度を遅くする不純物を導入する
工程を具備することを特徴とする。
【００１６】また、請求項４に記載の半導体装置の製造
方法は、同一の半導体基板上に２種類以上の膜厚のゲー
ト絶縁膜を有するＭＩＳ型電界効果トランジスタ（以下
ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方法であ
って、上記ゲート絶縁膜の膜厚を厚くすべき、上記ＭＩ
Ｓ−ＦＥＴが形成される素子領域に対して、選択的に上
記ゲート絶縁膜の形成速度を速める不純物を導入する工
程と、上記ゲート絶縁膜の膜厚を薄くすべき、上記ＭＩ
Ｓ−ＦＥＴが形成される素子領域に対して、選択的に上
記ゲート絶縁膜の形成速度を遅くする不純物を導入する
工程とを具備することを特徴とする。
方法は、同一の半導体基板上に２種類以上の膜厚のゲー
ト絶縁膜を有するＭＩＳ型電界効果トランジスタ（以下
ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方法であ
って、上記ゲート絶縁膜の膜厚を厚くすべき、上記ＭＩ
Ｓ−ＦＥＴが形成される素子領域に対して、選択的に上
記ゲート絶縁膜の形成速度を速める不純物を導入する工
程と、上記ゲート絶縁膜の膜厚を薄くすべき、上記ＭＩ
Ｓ−ＦＥＴが形成される素子領域に対して、選択的に上
記ゲート絶縁膜の形成速度を遅くする不純物を導入する
工程とを具備することを特徴とする。
【００１７】また、請求項５に記載の半導体装置の製造
方法は、同一のシリコン半導体基板上に２種類以上の膜
厚のシリコン酸化膜からなるゲート絶縁膜を有するＭＩ
Ｓ型電界効果トランジスタ（以下ＭＩＳ−ＦＥＴ）を搭
載する半導体装置の製造方法であって、上記シリコン酸
化膜の膜厚を厚くすべき、上記ＭＩＳ−ＦＥＴが形成さ
れる素子領域に対して、選択的に上記シリコン酸化膜の
形成速度を速めるアルゴン（Ａｒ）、キセノン（Ｘ
ｅ）、もしくは酸素（Ｏ2 ）のイオンを導入する工程を
具備することを特徴とする半導体装置の製造方法。
方法は、同一のシリコン半導体基板上に２種類以上の膜
厚のシリコン酸化膜からなるゲート絶縁膜を有するＭＩ
Ｓ型電界効果トランジスタ（以下ＭＩＳ−ＦＥＴ）を搭
載する半導体装置の製造方法であって、上記シリコン酸
化膜の膜厚を厚くすべき、上記ＭＩＳ−ＦＥＴが形成さ
れる素子領域に対して、選択的に上記シリコン酸化膜の
形成速度を速めるアルゴン（Ａｒ）、キセノン（Ｘ
ｅ）、もしくは酸素（Ｏ2 ）のイオンを導入する工程を
具備することを特徴とする半導体装置の製造方法。
【００１８】また、請求項６に記載の半導体装置の製造
方法は、同一のシリコン半導体基板上に２種類以上の膜
厚のシリコン酸化膜からなるゲート絶縁膜を有するＭＩ
Ｓ型電界効果トランジスタ（以下ＭＩＳ−ＦＥＴ）を搭
載する半導体装置の製造方法であって、上記シリコン酸
化膜の膜厚を薄くすべき、上記ＭＩＳ−ＦＥＴが形成さ
れる素子領域に対して、選択的に上記シリコン酸化膜の
形成速度を遅くする窒素（Ｎ2 ）イオンを導入する工程
を具備することを特徴とする。
方法は、同一のシリコン半導体基板上に２種類以上の膜
厚のシリコン酸化膜からなるゲート絶縁膜を有するＭＩ
Ｓ型電界効果トランジスタ（以下ＭＩＳ−ＦＥＴ）を搭
載する半導体装置の製造方法であって、上記シリコン酸
化膜の膜厚を薄くすべき、上記ＭＩＳ−ＦＥＴが形成さ
れる素子領域に対して、選択的に上記シリコン酸化膜の
形成速度を遅くする窒素（Ｎ2 ）イオンを導入する工程
を具備することを特徴とする。
【００１９】また、請求項７に記載の半導体装置の製造
方法は、同一のシリコン半導体基板上に２種類以上の膜
厚のシリコン酸化膜からなるゲート絶縁膜を有するＭＩ
Ｓ型電界効果トランジスタ（以下ＭＩＳ−ＦＥＴ）を搭
載する半導体装置の製造方法であって、上記シリコン酸
化膜の膜厚を厚くすべき、上記ＭＩＳ−ＦＥＴが形成さ
れる素子領域に対して、選択的に上記シリコン酸化膜の
形成速度を速めるアルゴン（Ａｒ）、キセノン（Ｘ
ｅ）、もしくは酸素（Ｏ2 ）のイオンを導入する工程
と、上記シリコン酸化膜の膜厚を薄くすべき、上記ＭＩ
Ｓ−ＦＥＴが形成される素子領域に対して、選択的に上
記シリコン酸化膜の形成速度を遅くする窒素（Ｎ2 ）イ
オンを導入する工程とを具備することを特徴とする。
方法は、同一のシリコン半導体基板上に２種類以上の膜
厚のシリコン酸化膜からなるゲート絶縁膜を有するＭＩ
Ｓ型電界効果トランジスタ（以下ＭＩＳ−ＦＥＴ）を搭
載する半導体装置の製造方法であって、上記シリコン酸
化膜の膜厚を厚くすべき、上記ＭＩＳ−ＦＥＴが形成さ
れる素子領域に対して、選択的に上記シリコン酸化膜の
形成速度を速めるアルゴン（Ａｒ）、キセノン（Ｘ
ｅ）、もしくは酸素（Ｏ2 ）のイオンを導入する工程
と、上記シリコン酸化膜の膜厚を薄くすべき、上記ＭＩ
Ｓ−ＦＥＴが形成される素子領域に対して、選択的に上
記シリコン酸化膜の形成速度を遅くする窒素（Ｎ2 ）イ
オンを導入する工程とを具備することを特徴とする。
【００２０】また、さらに請求項８に記載の半導体装置
の製造方法は、請求項１乃至７のいずれかに記載の構成
において、上記ＭＩＳ−ＦＥＴのチャネル部へのイオン
注入を行う際に、上記不純物もしくはイオンを導入する
ことを特徴とする。
の製造方法は、請求項１乃至７のいずれかに記載の構成
において、上記ＭＩＳ−ＦＥＴのチャネル部へのイオン
注入を行う際に、上記不純物もしくはイオンを導入する
ことを特徴とする。
【００２１】また、請求項９に記載の半導体装置の製造
方法は、半導体基板上に素子領域を画定する工程と、上
記素子領域のうち第１の膜厚の絶縁膜を形成しようとす
る領域に、上記絶縁膜の形成速度を遅らせる不純物を導
入する工程と、上記素子領域のうち上記第１の膜厚より
厚い第２の膜厚の絶縁膜を形成しようとする領域に、上
記絶縁膜の形成速度を速める不純物を導入する工程とを
具備することを特徴とする。
方法は、半導体基板上に素子領域を画定する工程と、上
記素子領域のうち第１の膜厚の絶縁膜を形成しようとす
る領域に、上記絶縁膜の形成速度を遅らせる不純物を導
入する工程と、上記素子領域のうち上記第１の膜厚より
厚い第２の膜厚の絶縁膜を形成しようとする領域に、上
記絶縁膜の形成速度を速める不純物を導入する工程とを
具備することを特徴とする。
【００２２】また、請求項１０に記載の半導体装置の製
造方法は、第１の膜厚のゲート絶縁膜を有するＭＩＳ−
ＦＥＴと、この第１の膜厚より厚い第２の膜厚のゲート
絶縁膜を有するＭＩＳ−ＦＥＴとを同一半導体基板上に
搭載する半導体装置の製造方法であって、上記第１の膜
厚のゲート絶縁膜を有するＭＩＳ−ＦＥＴのチャネル部
へのイオン注入と上記第１の膜厚のゲート絶縁膜の形成
速度を遅らせる不純物の導入とを同一のマスクパターン
を用いて行う工程と、上記第２の膜厚のゲート絶縁膜を
有するＭＩＳ−ＦＥＴのチャネル部へのイオン注入と上
記第２の膜厚のゲート絶縁膜の形成速度を速める不純物
の導入とを同一のマスクパターンを用いて行う工程とを
具備することを特徴とする。
造方法は、第１の膜厚のゲート絶縁膜を有するＭＩＳ−
ＦＥＴと、この第１の膜厚より厚い第２の膜厚のゲート
絶縁膜を有するＭＩＳ−ＦＥＴとを同一半導体基板上に
搭載する半導体装置の製造方法であって、上記第１の膜
厚のゲート絶縁膜を有するＭＩＳ−ＦＥＴのチャネル部
へのイオン注入と上記第１の膜厚のゲート絶縁膜の形成
速度を遅らせる不純物の導入とを同一のマスクパターン
を用いて行う工程と、上記第２の膜厚のゲート絶縁膜を
有するＭＩＳ−ＦＥＴのチャネル部へのイオン注入と上
記第２の膜厚のゲート絶縁膜の形成速度を速める不純物
の導入とを同一のマスクパターンを用いて行う工程とを
具備することを特徴とする。
【００２３】また、さらに請求項１１に記載の半導体装
置の製造方法は、請求項１乃至１０のいずれかに記載の
構成に加えて、熱酸化法により上記半導体基板上にゲー
ト絶縁膜を形成することを特徴とする。
置の製造方法は、請求項１乃至１０のいずれかに記載の
構成に加えて、熱酸化法により上記半導体基板上にゲー
ト絶縁膜を形成することを特徴とする。
【００２４】また、請求項１２に記載の半導体装置の製
造方法は、同一の半導体基板上に２種類以上の膜厚のゲ
ート絶縁膜を有するＭＩＳ型電界効果トランジスタ（以
下ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方法で
あって、上記ゲート絶縁膜の膜厚を厚くすべき、上記Ｍ
ＩＳ−ＦＥＴが形成される素子領域、もしくは上記ゲー
ト絶縁膜の膜厚を薄くすべき、上記ＭＩＳ−ＦＥＴが形
成される素子領域に選択的に不純物を導入したうえで、
上記ゲート絶縁膜を陽極酸化法を用いて形成する工程を
具備することを特徴とする。
造方法は、同一の半導体基板上に２種類以上の膜厚のゲ
ート絶縁膜を有するＭＩＳ型電界効果トランジスタ（以
下ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方法で
あって、上記ゲート絶縁膜の膜厚を厚くすべき、上記Ｍ
ＩＳ−ＦＥＴが形成される素子領域、もしくは上記ゲー
ト絶縁膜の膜厚を薄くすべき、上記ＭＩＳ−ＦＥＴが形
成される素子領域に選択的に不純物を導入したうえで、
上記ゲート絶縁膜を陽極酸化法を用いて形成する工程を
具備することを特徴とする。
【００２５】また、さらに請求項１３に記載の半導体装
置の製造方法は、同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、第１の
膜厚の上記シリコン酸化膜を形成すべき、上記ＭＩＳ−
ＦＥＴが形成される第１の素子領域に対して、ｎ形不純
物を導入しｎ- 領域を形成する工程と、上記シリコン半
導体基板に光を照射せずに暗黒下で陽極酸化を行い、上
記第１の膜厚より厚い第２の膜厚の上記シリコン酸化膜
を形成すべき、上記ＭＩＳ−ＦＥＴが形成される第２の
素子領域に上記シリコン酸化膜を形成する工程と、上記
暗黒下での陽極酸化の後、上記シリコン半導体基板への
光の照射を開始して陽極酸化を行い、上記第１、第２の
素子領域に上記シリコン酸化膜を形成する工程とを具備
することを特徴とする。
置の製造方法は、同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、第１の
膜厚の上記シリコン酸化膜を形成すべき、上記ＭＩＳ−
ＦＥＴが形成される第１の素子領域に対して、ｎ形不純
物を導入しｎ- 領域を形成する工程と、上記シリコン半
導体基板に光を照射せずに暗黒下で陽極酸化を行い、上
記第１の膜厚より厚い第２の膜厚の上記シリコン酸化膜
を形成すべき、上記ＭＩＳ−ＦＥＴが形成される第２の
素子領域に上記シリコン酸化膜を形成する工程と、上記
暗黒下での陽極酸化の後、上記シリコン半導体基板への
光の照射を開始して陽極酸化を行い、上記第１、第２の
素子領域に上記シリコン酸化膜を形成する工程とを具備
することを特徴とする。
【００２６】また、さらに請求項１４に記載の半導体装
置の製造方法は、同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、第１の
膜厚の上記シリコン酸化膜を形成すべき、上記ＭＩＳ−
ＦＥＴが形成される第１の素子領域に対して、ｎ形不純
物を導入しｎ- 領域を形成する工程と、上記シリコン半
導体基板に光を照射せずに暗黒下で陽極酸化を行い、上
記第１の膜厚より厚い第２の膜厚の上記シリコン酸化膜
を形成すべき、上記ＭＩＳ−ＦＥＴが形成される第２の
素子領域に上記シリコン酸化膜を形成する工程と、上記
陽極酸化の後、上記第１、第２の素子領域に熱酸化法に
より上記シリコン酸化膜を形成する工程とを具備するこ
とを特徴とする。
置の製造方法は、同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、第１の
膜厚の上記シリコン酸化膜を形成すべき、上記ＭＩＳ−
ＦＥＴが形成される第１の素子領域に対して、ｎ形不純
物を導入しｎ- 領域を形成する工程と、上記シリコン半
導体基板に光を照射せずに暗黒下で陽極酸化を行い、上
記第１の膜厚より厚い第２の膜厚の上記シリコン酸化膜
を形成すべき、上記ＭＩＳ−ＦＥＴが形成される第２の
素子領域に上記シリコン酸化膜を形成する工程と、上記
陽極酸化の後、上記第１、第２の素子領域に熱酸化法に
より上記シリコン酸化膜を形成する工程とを具備するこ
とを特徴とする。
【００２７】また、さらに請求項１５に記載の半導体装
置の製造方法は、同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、上記シ
リコン酸化膜の膜厚を厚くすべき、上記ＭＩＳ−ＦＥＴ
が形成される素子領域に対して、上記シリコン酸化膜の
形成速度を速めるアルゴン（Ａｒ）もしくはキセノン
（Ｘｅ）のイオンを導入する工程と、上記シリコン半導
体基板上に陽極酸化法により上記シリコン酸化膜を形成
する工程とを具備することを特徴とする。
置の製造方法は、同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、上記シ
リコン酸化膜の膜厚を厚くすべき、上記ＭＩＳ−ＦＥＴ
が形成される素子領域に対して、上記シリコン酸化膜の
形成速度を速めるアルゴン（Ａｒ）もしくはキセノン
（Ｘｅ）のイオンを導入する工程と、上記シリコン半導
体基板上に陽極酸化法により上記シリコン酸化膜を形成
する工程とを具備することを特徴とする。
【００２８】また、さらに請求項１６に記載の半導体装
置の製造方法は、同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、上記シ
リコン酸化膜の膜厚を薄くすべき、上記ＭＩＳ−ＦＥＴ
が形成される素子領域に対して、上記シリコン酸化膜の
形成速度を遅くするアンチモン（Ｓｂ）もしくはガリウ
ム（Ｇａ）のイオンを導入する工程と、上記シリコン半
導体基板上に陽極酸化法により上記シリコン酸化膜を形
成する工程とを具備することを特徴とする。
置の製造方法は、同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、上記シ
リコン酸化膜の膜厚を薄くすべき、上記ＭＩＳ−ＦＥＴ
が形成される素子領域に対して、上記シリコン酸化膜の
形成速度を遅くするアンチモン（Ｓｂ）もしくはガリウ
ム（Ｇａ）のイオンを導入する工程と、上記シリコン半
導体基板上に陽極酸化法により上記シリコン酸化膜を形
成する工程とを具備することを特徴とする。
【００２９】また、さらに請求項１７に記載の半導体装
置の製造方法は、同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、第１の
膜厚の上記シリコン酸化膜を形成すべき、上記ＭＩＳ−
ＦＥＴが形成される第１の素子領域に対して、上記シリ
コン酸化膜の形成速度を遅くするアンチモン（Ｓｂ）も
しくはガリウム（Ｇａ）のイオンを導入する工程と、上
記第１の膜厚より厚い第２の膜厚の上記シリコン酸化膜
を形成すべき、上記ＭＩＳ−ＦＥＴが形成される第２の
素子領域に対して、上記シリコン酸化膜の形成速度を速
めるアルゴン（Ａｒ）もしくはキセノン（Ｘｅ）のイオ
ンを導入する工程と、上記第１、第２の素子領域に陽極
酸化法により上記シリコン酸化膜を形成する工程とを具
備することを特徴とする。
置の製造方法は、同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法であって、第１の
膜厚の上記シリコン酸化膜を形成すべき、上記ＭＩＳ−
ＦＥＴが形成される第１の素子領域に対して、上記シリ
コン酸化膜の形成速度を遅くするアンチモン（Ｓｂ）も
しくはガリウム（Ｇａ）のイオンを導入する工程と、上
記第１の膜厚より厚い第２の膜厚の上記シリコン酸化膜
を形成すべき、上記ＭＩＳ−ＦＥＴが形成される第２の
素子領域に対して、上記シリコン酸化膜の形成速度を速
めるアルゴン（Ａｒ）もしくはキセノン（Ｘｅ）のイオ
ンを導入する工程と、上記第１、第２の素子領域に陽極
酸化法により上記シリコン酸化膜を形成する工程とを具
備することを特徴とする。
【００３０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。まず、この発明の第１の実施の
形態の半導体装置の製造方法について説明する。
実施の形態を説明する。まず、この発明の第１の実施の
形態の半導体装置の製造方法について説明する。
【００３１】この第１の実施の形態は、熱酸化法を用い
て２種類以上の膜厚のシリコン酸化膜を形成する半導体
装置の製造方法であり、図１〜図３は、この半導体装置
の製造方法を説明するための断面図である。
て２種類以上の膜厚のシリコン酸化膜を形成する半導体
装置の製造方法であり、図１〜図３は、この半導体装置
の製造方法を説明するための断面図である。
【００３２】図１（ａ）に示すように、半導体基板２上
に素子分離領域となるフィールド酸化膜４を形成する。
ここでは、ＳＴＩ（Ｓhallow Ｔrench Ｉsolation）を
用いた例を示しているが、従来からのＬＯＣＯＳ法を用
いて素子分離領域を形成してもよい。ここで図示しない
が、ウェルイオン注入とチャネルイオン注入のためのバ
ッファ酸化膜６を形成した後、ｎ形ＭＯＳ−ＦＥＴ用の
ウェルを形成する。例えば、ｎ形ＭＯＳ−ＦＥＴの領域
には、ボロン（Ｂ）を２×１０13［ｃｍ-2］程度のドー
ズ量でイオン注入する。なおここでは、上記フィールド
酸化膜４に挟まれた右側の素子領域及び左側の素子領域
の両領域に、ｎ形ＭＯＳ−ＦＥＴを形成することを想定
しているが、ｐ形ＭＯＳ−ＦＥＴを形成してもよい。ｐ
形ＭＯＳ−ＦＥＴ用のウェルを形成する場合は、例えば
リン（Ｐ）を２×１０13［ｃｍ-2］程度のドーズ量でイ
オン注入する。
に素子分離領域となるフィールド酸化膜４を形成する。
ここでは、ＳＴＩ（Ｓhallow Ｔrench Ｉsolation）を
用いた例を示しているが、従来からのＬＯＣＯＳ法を用
いて素子分離領域を形成してもよい。ここで図示しない
が、ウェルイオン注入とチャネルイオン注入のためのバ
ッファ酸化膜６を形成した後、ｎ形ＭＯＳ−ＦＥＴ用の
ウェルを形成する。例えば、ｎ形ＭＯＳ−ＦＥＴの領域
には、ボロン（Ｂ）を２×１０13［ｃｍ-2］程度のドー
ズ量でイオン注入する。なおここでは、上記フィールド
酸化膜４に挟まれた右側の素子領域及び左側の素子領域
の両領域に、ｎ形ＭＯＳ−ＦＥＴを形成することを想定
しているが、ｐ形ＭＯＳ−ＦＥＴを形成してもよい。ｐ
形ＭＯＳ−ＦＥＴ用のウェルを形成する場合は、例えば
リン（Ｐ）を２×１０13［ｃｍ-2］程度のドーズ量でイ
オン注入する。
【００３３】また、左側の素子領域には内部回路が形成
されるものとし、膜厚が薄い、例えば６ｎｍのゲート絶
縁膜としてのシリコン酸化膜が形成されるものとする。
一方、右側の素子領域には外部とのインタフェースとな
る周辺回路が形成されるものとし、上記左側の素子領域
に形成される内部回路に比べて膜厚が厚い、例えば９ｎ
ｍのゲート絶縁膜としてのシリコン酸化膜が形成される
ものとする。
されるものとし、膜厚が薄い、例えば６ｎｍのゲート絶
縁膜としてのシリコン酸化膜が形成されるものとする。
一方、右側の素子領域には外部とのインタフェースとな
る周辺回路が形成されるものとし、上記左側の素子領域
に形成される内部回路に比べて膜厚が厚い、例えば９ｎ
ｍのゲート絶縁膜としてのシリコン酸化膜が形成される
ものとする。
【００３４】すると、上記内部回路と周辺回路とは使用
する電源電圧が異なるため、短チャネル効果の抑制やし
きい値電圧を調整するために、チャネルイオン注入にお
いては左右の素子領域を別々に開口してイオン注入を行
う必要がある。そこで、図１（ｂ）に示すように、フォ
トリソグラフィ法によりレジスト膜をパターニングし、
右側の素子領域のレジスト膜を除去して、左側の素子領
域にのみレジストパターン８を形成する。そして、開口
された右側の素子領域、すなわち周辺回路が形成される
領域に、周辺回路用の素子特性をもたせるためのチャネ
ルイオン注入を行う。このチャネルイオン注入では、ボ
ロン（Ｂ）を１．５×１０13［ｃｍ-2］程度のドーズ量
でイオン注入する。なお、ｐ形ＭＯＳ−ＦＥＴの場合
は、例えばリン（Ｐ）を１．５×１０13［ｃｍ-2］程度
のドーズ量でイオン注入する。
する電源電圧が異なるため、短チャネル効果の抑制やし
きい値電圧を調整するために、チャネルイオン注入にお
いては左右の素子領域を別々に開口してイオン注入を行
う必要がある。そこで、図１（ｂ）に示すように、フォ
トリソグラフィ法によりレジスト膜をパターニングし、
右側の素子領域のレジスト膜を除去して、左側の素子領
域にのみレジストパターン８を形成する。そして、開口
された右側の素子領域、すなわち周辺回路が形成される
領域に、周辺回路用の素子特性をもたせるためのチャネ
ルイオン注入を行う。このチャネルイオン注入では、ボ
ロン（Ｂ）を１．５×１０13［ｃｍ-2］程度のドーズ量
でイオン注入する。なお、ｐ形ＭＯＳ−ＦＥＴの場合
は、例えばリン（Ｐ）を１．５×１０13［ｃｍ-2］程度
のドーズ量でイオン注入する。
【００３５】さらに、上記右側の素子領域はゲート絶縁
膜、すなわちシリコン酸化膜を厚く形成したい領域であ
るため、上記レジストパターン８をマスクとして、右側
の素子領域の半導体基板２の表面近傍に、シリコン酸化
膜の形成速度を速める元素、例えばアルゴン（Ａｒ）、
キセノン（Ｘｅ）、又は酸素（Ｏ2 ）などのイオンを基
板表面近傍に不純物分布のピークがくるように導入す
る。このとき、ドーズ量を１．０×１０15〜１．０×１
０16［ｃｍ-2］程度とすると、１０ｎｍ程度の薄膜のシ
リコン酸化膜を形成する場合に、酸化によるその形成速
度がイオンを導入しないときに比べて約１．５〜３倍に
なることが知られている。
膜、すなわちシリコン酸化膜を厚く形成したい領域であ
るため、上記レジストパターン８をマスクとして、右側
の素子領域の半導体基板２の表面近傍に、シリコン酸化
膜の形成速度を速める元素、例えばアルゴン（Ａｒ）、
キセノン（Ｘｅ）、又は酸素（Ｏ2 ）などのイオンを基
板表面近傍に不純物分布のピークがくるように導入す
る。このとき、ドーズ量を１．０×１０15〜１．０×１
０16［ｃｍ-2］程度とすると、１０ｎｍ程度の薄膜のシ
リコン酸化膜を形成する場合に、酸化によるその形成速
度がイオンを導入しないときに比べて約１．５〜３倍に
なることが知られている。
【００３６】次に、図２（ａ）に示すように、上記レジ
ストパターン８を剥離した後、再びフォトリソグラフィ
法によりレジスト膜を塗布してパターニングし、左側の
素子領域のレジスト膜を除去して、右側の素子領域にの
みレジストパターン１０を形成する。そして、開口され
た左側の素子領域、すなわち内部回路が形成される領域
に、内部回路用の素子特性をもたせるためのチャネルイ
オン注入を行う。このチャネルイオン注入では、ボロン
（Ｂ）を２．０×１０13［ｃｍ-2］程度のドーズ量でイ
オン注入する。なお、同様にｐ形ＭＯＳ−ＦＥＴの場合
は、例えばリン（Ｐ）を２．０×１０13［ｃｍ-2］程度
のドーズ量でイオン注入する。
ストパターン８を剥離した後、再びフォトリソグラフィ
法によりレジスト膜を塗布してパターニングし、左側の
素子領域のレジスト膜を除去して、右側の素子領域にの
みレジストパターン１０を形成する。そして、開口され
た左側の素子領域、すなわち内部回路が形成される領域
に、内部回路用の素子特性をもたせるためのチャネルイ
オン注入を行う。このチャネルイオン注入では、ボロン
（Ｂ）を２．０×１０13［ｃｍ-2］程度のドーズ量でイ
オン注入する。なお、同様にｐ形ＭＯＳ−ＦＥＴの場合
は、例えばリン（Ｐ）を２．０×１０13［ｃｍ-2］程度
のドーズ量でイオン注入する。
【００３７】続いて、右側の素子領域の上記レジストパ
ターン１０を剥離して、左右両側の素子領域のバッファ
酸化膜６を除去する。さらに、図２（ｂ）に示すよう
に、熱酸化法により内部回路が形成される左側の素子領
域に、膜厚６ｎｍのシリコン酸化膜を形成してゲート絶
縁膜１２とする。これと同時に、周辺回路が形成される
右側の素子領域に、膜厚９ｎｍのシリコン酸化膜を形成
してゲート絶縁膜１４とする。
ターン１０を剥離して、左右両側の素子領域のバッファ
酸化膜６を除去する。さらに、図２（ｂ）に示すよう
に、熱酸化法により内部回路が形成される左側の素子領
域に、膜厚６ｎｍのシリコン酸化膜を形成してゲート絶
縁膜１２とする。これと同時に、周辺回路が形成される
右側の素子領域に、膜厚９ｎｍのシリコン酸化膜を形成
してゲート絶縁膜１４とする。
【００３８】このとき、上述したように、周辺回路が形
成される右側の素子領域には、シリコン酸化膜の形成速
度を速める元素イオンが表面近傍に導入されているた
め、この右側の素子領域に導入する元素イオンのドーズ
量を調整して形成速度の差を１．５倍にすることによ
り、左右の領域にそれぞれ膜厚６ｎｍと９ｎｍのゲート
絶縁膜１２、１４を同時に形成することができる。ここ
で導入する元素イオンのドーズ量は、１．０×１０
15［ｃｍ-2］程度である。
成される右側の素子領域には、シリコン酸化膜の形成速
度を速める元素イオンが表面近傍に導入されているた
め、この右側の素子領域に導入する元素イオンのドーズ
量を調整して形成速度の差を１．５倍にすることによ
り、左右の領域にそれぞれ膜厚６ｎｍと９ｎｍのゲート
絶縁膜１２、１４を同時に形成することができる。ここ
で導入する元素イオンのドーズ量は、１．０×１０
15［ｃｍ-2］程度である。
【００３９】なお、ここでは周辺回路が形成される右側
の素子領域にのみ、シリコン酸化膜の形成速度を速める
元素イオンを導入したが、これに限るわけではなく、右
側の素子領域にシリコン酸化膜の形成速度を速める元素
イオンを導入すると共に、左側の素子領域に形成速度を
遅くする元素イオンを導入して、シリコン酸化膜の形成
速度の差を１．５倍にしてもよい。
の素子領域にのみ、シリコン酸化膜の形成速度を速める
元素イオンを導入したが、これに限るわけではなく、右
側の素子領域にシリコン酸化膜の形成速度を速める元素
イオンを導入すると共に、左側の素子領域に形成速度を
遅くする元素イオンを導入して、シリコン酸化膜の形成
速度の差を１．５倍にしてもよい。
【００４０】この場合、この実施の形態の図１（ｂ）に
示す工程にてチャネルイオン注入を行った後に、上記レ
ジストパターン８をマスクとして、右側の素子領域の半
導体基板２の表面近傍に、シリコン酸化膜の形成速度を
速める元素、例えばＡｒ、Ｘｅ、又はＯ2 などのイオン
をドーズ量１．０×１０15［ｃｍ-2］以下で導入する。
さらに、図２（ａ）に示す工程にてチャネルイオン注入
を行った後に、上記レジストパターン１０をマスクとし
て、左側の素子領域の半導体基板２の表面近傍に、シリ
コン酸化膜の形成速度を遅くする元素、例えば窒素（Ｎ
2 ）などのイオンを基板表面近傍に不純物のピークがく
るように、ドーズ量１．０×１０15［ｃｍ-2］以下で導
入する。このように、ドーズ量が１．０×１０15［ｃｍ
-2］以下の比較的少ない場合でも、右側の素子領域及び
左側の素子領域に導入する元素イオンのドーズ量を調整
して、形成速度の差を１．５倍にすることにより、左右
の領域にそれぞれ膜厚６ｎｍと９ｎｍのゲート絶縁膜１
２、１４を同時に形成することができる。
示す工程にてチャネルイオン注入を行った後に、上記レ
ジストパターン８をマスクとして、右側の素子領域の半
導体基板２の表面近傍に、シリコン酸化膜の形成速度を
速める元素、例えばＡｒ、Ｘｅ、又はＯ2 などのイオン
をドーズ量１．０×１０15［ｃｍ-2］以下で導入する。
さらに、図２（ａ）に示す工程にてチャネルイオン注入
を行った後に、上記レジストパターン１０をマスクとし
て、左側の素子領域の半導体基板２の表面近傍に、シリ
コン酸化膜の形成速度を遅くする元素、例えば窒素（Ｎ
2 ）などのイオンを基板表面近傍に不純物のピークがく
るように、ドーズ量１．０×１０15［ｃｍ-2］以下で導
入する。このように、ドーズ量が１．０×１０15［ｃｍ
-2］以下の比較的少ない場合でも、右側の素子領域及び
左側の素子領域に導入する元素イオンのドーズ量を調整
して、形成速度の差を１．５倍にすることにより、左右
の領域にそれぞれ膜厚６ｎｍと９ｎｍのゲート絶縁膜１
２、１４を同時に形成することができる。
【００４１】また、他の手法として、内部回路が形成さ
れる左側の素子領域にのみ、シリコン酸化膜の形成速度
を遅くする元素イオンを導入して、シリコン酸化膜の形
成速度の差を１．５倍にしてもよい。この場合、この実
施の形態の図１（ｂ）に示す工程にてチャネルイオン注
入を行った後に、シリコン酸化膜の形成速度を速める元
素イオンの導入を行わず、図２（ａ）に示す工程にてチ
ャネルイオン注入を行った後に、上記レジストパターン
１０をマスクとして、左側の素子領域の半導体基板２の
表面近傍に、シリコン酸化膜の形成速度を遅くする元
素、例えばＮ2 などのイオンをドーズ量１．０×１０16
［ｃｍ-2］程度で導入すればよい。
れる左側の素子領域にのみ、シリコン酸化膜の形成速度
を遅くする元素イオンを導入して、シリコン酸化膜の形
成速度の差を１．５倍にしてもよい。この場合、この実
施の形態の図１（ｂ）に示す工程にてチャネルイオン注
入を行った後に、シリコン酸化膜の形成速度を速める元
素イオンの導入を行わず、図２（ａ）に示す工程にてチ
ャネルイオン注入を行った後に、上記レジストパターン
１０をマスクとして、左側の素子領域の半導体基板２の
表面近傍に、シリコン酸化膜の形成速度を遅くする元
素、例えばＮ2 などのイオンをドーズ量１．０×１０16
［ｃｍ-2］程度で導入すればよい。
【００４２】その後、図３に示すように、不純物が適宜
ドープされたポリシリコン膜を堆積した後、フォトリソ
グラフィ法によりこのポリシリコン膜をパターニングし
て、両側の素子領域にゲート電極１６を形成する。この
後は、通常のＭＯＳ−ＦＥＴの製造工程に従って製造さ
れる。
ドープされたポリシリコン膜を堆積した後、フォトリソ
グラフィ法によりこのポリシリコン膜をパターニングし
て、両側の素子領域にゲート電極１６を形成する。この
後は、通常のＭＯＳ−ＦＥＴの製造工程に従って製造さ
れる。
【００４３】以上説明したように本第１の実施の形態に
よれば、同じマスクパターンでチャネルイオン注入とシ
リコン酸化膜の形成速度を変化させるためのイオン注入
を連続して行うことにより、従来の複雑なプロセスと比
較して、レジストパターン形成のためのフォトリソグラ
フィ工程等を削減できると共に、１回の熱酸化工程によ
り、２種類の異なる膜厚のシリコン酸化膜を形成するこ
とができる。このとき、１．０〜３．０倍程度の膜厚比
を有するシリコン酸化膜を形成することが可能である。
よれば、同じマスクパターンでチャネルイオン注入とシ
リコン酸化膜の形成速度を変化させるためのイオン注入
を連続して行うことにより、従来の複雑なプロセスと比
較して、レジストパターン形成のためのフォトリソグラ
フィ工程等を削減できると共に、１回の熱酸化工程によ
り、２種類の異なる膜厚のシリコン酸化膜を形成するこ
とができる。このとき、１．０〜３．０倍程度の膜厚比
を有するシリコン酸化膜を形成することが可能である。
【００４４】次に、この発明の第２の実施の形態の半導
体装置の製造方法について説明する。この第２の実施の
形態は、電気化学的な酸化方法である陽極酸化法を用い
て２種類以上の膜厚のシリコン酸化膜を形成する半導体
装置の製造方法である。この陽極酸化法では、次の化学
反応式、Ｓｉ＋２Ｈ2 Ｏ＋４ｐ+ j ＳｉＯ2 ＋４Ｈ+ &
基づいてシリコン酸化膜が形成されることが知られてい
る。
体装置の製造方法について説明する。この第２の実施の
形態は、電気化学的な酸化方法である陽極酸化法を用い
て２種類以上の膜厚のシリコン酸化膜を形成する半導体
装置の製造方法である。この陽極酸化法では、次の化学
反応式、Ｓｉ＋２Ｈ2 Ｏ＋４ｐ+ j ＳｉＯ2 ＋４Ｈ+ &
基づいてシリコン酸化膜が形成されることが知られてい
る。
【００４５】そこで、本実施の形態ではホールｐ+ l 供
給されない場合、半導体基板は酸化されないこと、もし
くは酸化速度が非常に遅くなることを利用する。これに
は、半導体基板の表面からも裏面からも、ホールｐ+ l
供給されないようにすればよい。つまり、酸化速度を低
減させたい領域をｎ形にドーピングしておき、さらに光
を照射しない暗黒下の条件とすることで、陽極酸化する
際において少数キャリアであるホール濃度を小さくす
る。なお、通常の陽極酸化は、ｎ形領域に対しても十分
な光を当てて少数キャリアであるホールｐ+ を発生させ
ながら行っている。
給されない場合、半導体基板は酸化されないこと、もし
くは酸化速度が非常に遅くなることを利用する。これに
は、半導体基板の表面からも裏面からも、ホールｐ+ l
供給されないようにすればよい。つまり、酸化速度を低
減させたい領域をｎ形にドーピングしておき、さらに光
を照射しない暗黒下の条件とすることで、陽極酸化する
際において少数キャリアであるホール濃度を小さくす
る。なお、通常の陽極酸化は、ｎ形領域に対しても十分
な光を当てて少数キャリアであるホールｐ+ を発生させ
ながら行っている。
【００４６】よって、暗黒下にて、形成したい２種類の
シリコン酸化膜の膜厚差に、後述するようにｎ形の領域
の方が光照射時の陽極酸化では１．２倍程度酸化速度が
速くなることを考慮した膜厚分を加えた膜厚を、シリコ
ン酸化膜を厚く形成したい領域に形成し、その後、十分
な光照射を行って少数キャリアを発生させながら、ｎ形
にドーピングした領域にもシリコン酸化膜を形成する。
１．２倍程度酸化速度が速くなることを考慮した膜厚分
を加えたのは、光の強度が大きいとき、例えば５０００
Ｌｕｘ以上のときには、今度は逆にｎ形の領域の方が
１．２倍程度、酸化速度が速くなることが知られている
からである。
シリコン酸化膜の膜厚差に、後述するようにｎ形の領域
の方が光照射時の陽極酸化では１．２倍程度酸化速度が
速くなることを考慮した膜厚分を加えた膜厚を、シリコ
ン酸化膜を厚く形成したい領域に形成し、その後、十分
な光照射を行って少数キャリアを発生させながら、ｎ形
にドーピングした領域にもシリコン酸化膜を形成する。
１．２倍程度酸化速度が速くなることを考慮した膜厚分
を加えたのは、光の強度が大きいとき、例えば５０００
Ｌｕｘ以上のときには、今度は逆にｎ形の領域の方が
１．２倍程度、酸化速度が速くなることが知られている
からである。
【００４７】次に、図面を用いてこの第２の実施の形態
の半導体装置の製造方法について説明する。図４〜図６
は、この第２の実施の形態の半導体装置の製造方法を説
明するための断面図である。この実施の形態では、ｎ形
ＭＯＳ−ＦＥＴを形成するものとする。
の半導体装置の製造方法について説明する。図４〜図６
は、この第２の実施の形態の半導体装置の製造方法を説
明するための断面図である。この実施の形態では、ｎ形
ＭＯＳ−ＦＥＴを形成するものとする。
【００４８】まず、図４に示すように、ｐ形の半導体基
板２２上に素子分離領域となるフィールド酸化膜２４を
形成する。さらに、上記半導体基板２２の全面にバッフ
ァ酸化膜２６を形成する。上記素子分離領域の形成で
は、上記第１の実施の形態と同様に、ＳＴＩを用いた例
を示しているが、従来からのＬＯＣＯＳ法を用いて形成
してもよい。また、左側の素子領域には内部回路が形成
されるものとし、膜厚が薄い、例えば６ｎｍのゲート絶
縁膜が形成されるものとする。一方、右側の素子領域に
は外部とのインタフェースとなる周辺回路が形成される
ものとし、上記左側の素子領域に比べて膜厚が厚い、例
えば９ｎｍのゲート絶縁膜が形成されるものとする。
板２２上に素子分離領域となるフィールド酸化膜２４を
形成する。さらに、上記半導体基板２２の全面にバッフ
ァ酸化膜２６を形成する。上記素子分離領域の形成で
は、上記第１の実施の形態と同様に、ＳＴＩを用いた例
を示しているが、従来からのＬＯＣＯＳ法を用いて形成
してもよい。また、左側の素子領域には内部回路が形成
されるものとし、膜厚が薄い、例えば６ｎｍのゲート絶
縁膜が形成されるものとする。一方、右側の素子領域に
は外部とのインタフェースとなる周辺回路が形成される
ものとし、上記左側の素子領域に比べて膜厚が厚い、例
えば９ｎｍのゲート絶縁膜が形成されるものとする。
【００４９】さらに、図４に示すように、フォトリソグ
ラフィ法によりレジスト膜をパターニングし、左側の素
子領域のレジスト膜を除去して、右側の素子領域にのみ
レジストパターン２７を形成する。そして、開口された
左側の素子領域、すなわち薄いシリコン酸化膜を形成し
たい領域に対してイオン注入を行い、ホール濃度が小さ
くなるようにｎ- 領域２８を形成する。
ラフィ法によりレジスト膜をパターニングし、左側の素
子領域のレジスト膜を除去して、右側の素子領域にのみ
レジストパターン２７を形成する。そして、開口された
左側の素子領域、すなわち薄いシリコン酸化膜を形成し
たい領域に対してイオン注入を行い、ホール濃度が小さ
くなるようにｎ- 領域２８を形成する。
【００５０】続いて、図５（ａ）に示すように、右側の
素子領域に形成された上記レジストパターン２７を除去
し、さらに半導体基板２２上の上記バッファ酸化膜２６
を剥離する。その後、半導体基板２２に光を照射せずに
暗黒下で陽極酸化を行い、厚いシリコン酸化膜を形成し
たい右側の素子領域にシリコン酸化膜３０を形成する。
この陽極酸化では、例えば０．１ＭのＨＣｌ溶液、また
は１：１０のＮＨ4 ＯＨ：Ｈ2 Ｏ溶液に電極と共に上記
半導体基板２２を含むウェハを浸し、両者間に所定の電
流を流すことによってシリコン酸化膜の形成が行われ
る。
素子領域に形成された上記レジストパターン２７を除去
し、さらに半導体基板２２上の上記バッファ酸化膜２６
を剥離する。その後、半導体基板２２に光を照射せずに
暗黒下で陽極酸化を行い、厚いシリコン酸化膜を形成し
たい右側の素子領域にシリコン酸化膜３０を形成する。
この陽極酸化では、例えば０．１ＭのＨＣｌ溶液、また
は１：１０のＮＨ4 ＯＨ：Ｈ2 Ｏ溶液に電極と共に上記
半導体基板２２を含むウェハを浸し、両者間に所定の電
流を流すことによってシリコン酸化膜の形成が行われ
る。
【００５１】このとき、上記陽極酸化にて形成するシリ
コン酸化膜３０の膜厚は、左側の素子領域に形成する薄
いシリコン酸化膜と、右側の素子領域に形成する厚いシ
リコン酸化膜との膜厚差に、光照射時にｎ形の領域（左
側の素子領域）の方が１．２倍程度、シリコン酸化膜の
形成速度が速くなることを考慮した膜厚分を加えた膜厚
とする。なお、上記陽極酸化においては、ウェハ裏面の
コンタクトには金属を用いずに、高濃度の電解質溶液で
実現できることが最近の研究でわかっている。従って、
ウェハを金属汚染させることなくクリーンルーム内でも
陽極酸化を行うことが可能である。
コン酸化膜３０の膜厚は、左側の素子領域に形成する薄
いシリコン酸化膜と、右側の素子領域に形成する厚いシ
リコン酸化膜との膜厚差に、光照射時にｎ形の領域（左
側の素子領域）の方が１．２倍程度、シリコン酸化膜の
形成速度が速くなることを考慮した膜厚分を加えた膜厚
とする。なお、上記陽極酸化においては、ウェハ裏面の
コンタクトには金属を用いずに、高濃度の電解質溶液で
実現できることが最近の研究でわかっている。従って、
ウェハを金属汚染させることなくクリーンルーム内でも
陽極酸化を行うことが可能である。
【００５２】次に、図５（ｂ）に示すように、上記半導
体基板２２に光照射を、例えば５０００Ｌｕｘ以上の強
度で開始すると、左側の素子領域に形成されるシリコン
酸化膜の形成速度が、右側の素子領域に形成されるシリ
コン酸化膜の形成速度に比べて、１．２倍程度速くな
る。これを考慮して、５０００Ｌｕｘ以上の明るさで光
照射を行いながら陽極酸化を行い、内部回路が形成され
る左側の素子領域に、膜厚６ｎｍのシリコン酸化膜を形
成してゲート絶縁膜３２とする。これと同時に、周辺回
路が形成される右側の素子領域に、膜厚９ｎｍのシリコ
ン酸化膜を形成してゲート絶縁膜３４とする。
体基板２２に光照射を、例えば５０００Ｌｕｘ以上の強
度で開始すると、左側の素子領域に形成されるシリコン
酸化膜の形成速度が、右側の素子領域に形成されるシリ
コン酸化膜の形成速度に比べて、１．２倍程度速くな
る。これを考慮して、５０００Ｌｕｘ以上の明るさで光
照射を行いながら陽極酸化を行い、内部回路が形成され
る左側の素子領域に、膜厚６ｎｍのシリコン酸化膜を形
成してゲート絶縁膜３２とする。これと同時に、周辺回
路が形成される右側の素子領域に、膜厚９ｎｍのシリコ
ン酸化膜を形成してゲート絶縁膜３４とする。
【００５３】その後、図６（ａ）に示すように、ポリシ
リコン膜３６を堆積し、このポリシリコン膜３６上に図
示しないレジストパターンを形成した後、このレジスト
パターンをマスクとしてポリシリコン膜３６に不純物を
導入する。さらに、同じレジストパターンをマスクとし
て上記ポリシリコン膜３６を介して半導体基板２２中に
ウェルイオン注入とチャネルイオン注入を適宜行う。上
記工程は、ゲート電極膜（ポリシリコン膜３６）へのド
ーピング、ウェルイオン注入、及びチャネルイオン注入
が同一のマスクを用いて行えるため、工程数の低減にも
役立つ。さらに、図６（ｂ）に示すように、フォトリソ
グラフィ法により上記ポリシリコン膜３６をパターニン
グして、両側の素子領域にゲート電極３８を形成する。
リコン膜３６を堆積し、このポリシリコン膜３６上に図
示しないレジストパターンを形成した後、このレジスト
パターンをマスクとしてポリシリコン膜３６に不純物を
導入する。さらに、同じレジストパターンをマスクとし
て上記ポリシリコン膜３６を介して半導体基板２２中に
ウェルイオン注入とチャネルイオン注入を適宜行う。上
記工程は、ゲート電極膜（ポリシリコン膜３６）へのド
ーピング、ウェルイオン注入、及びチャネルイオン注入
が同一のマスクを用いて行えるため、工程数の低減にも
役立つ。さらに、図６（ｂ）に示すように、フォトリソ
グラフィ法により上記ポリシリコン膜３６をパターニン
グして、両側の素子領域にゲート電極３８を形成する。
【００５４】この後は、上記第１の実施の形態と同様
に、通常のＭＯＳ−ＦＥＴの製造工程に従って製造され
る。なお、この陽極酸化法を用いる本実施の形態では、
シリコン酸化膜を薄く形成したい領域が必ずしも最終的
にｎ形である必要はなく、上述のようなウェル及びチャ
ネル部へのドーピングを行うことで導電型を変えること
が可能である。
に、通常のＭＯＳ−ＦＥＴの製造工程に従って製造され
る。なお、この陽極酸化法を用いる本実施の形態では、
シリコン酸化膜を薄く形成したい領域が必ずしも最終的
にｎ形である必要はなく、上述のようなウェル及びチャ
ネル部へのドーピングを行うことで導電型を変えること
が可能である。
【００５５】以上説明したように本第２の実施の形態に
よれば、シリコン酸化膜の形成速度を遅くしたい領域を
ｎ形にドーピングしておき、暗黒下での陽極酸化と光照
射時の陽極酸化とを調整して行うことにより、従来の複
雑なプロセスと比較して、レジストパターン形成のため
のフォトリソグラフィ工程等を削減しながら、２種類の
異なる膜厚のシリコン酸化膜を形成することができる。
さらに、半導体基板中に注入されたチャネル不純物に対
して行われる熱処理工程を極力少なくすることができ、
チャネル中の不純物プロファイルが急峻なまま素子を形
成できるため、不純物プロファイルの設計が容易になり
短チャネル効果の抑制にも役立つ。
よれば、シリコン酸化膜の形成速度を遅くしたい領域を
ｎ形にドーピングしておき、暗黒下での陽極酸化と光照
射時の陽極酸化とを調整して行うことにより、従来の複
雑なプロセスと比較して、レジストパターン形成のため
のフォトリソグラフィ工程等を削減しながら、２種類の
異なる膜厚のシリコン酸化膜を形成することができる。
さらに、半導体基板中に注入されたチャネル不純物に対
して行われる熱処理工程を極力少なくすることができ、
チャネル中の不純物プロファイルが急峻なまま素子を形
成できるため、不純物プロファイルの設計が容易になり
短チャネル効果の抑制にも役立つ。
【００５６】次に、この発明の第３の実施の形態の半導
体装置の製造方法について説明する。この第３の実施の
形態は、上記第２の実施の形態の変形例であり、陽極酸
化法と熱酸化法を用いて２種類以上の膜厚のシリコン酸
化膜を形成する半導体装置の製造方法である。
体装置の製造方法について説明する。この第３の実施の
形態は、上記第２の実施の形態の変形例であり、陽極酸
化法と熱酸化法を用いて２種類以上の膜厚のシリコン酸
化膜を形成する半導体装置の製造方法である。
【００５７】図７〜図９は、この第３の実施の形態の半
導体装置の製造方法を説明するための断面図である。ま
ず、上記第２の実施の形態と同様に、図７（ａ）に示す
ように、ｐ形の半導体基板４２に素子分離領域となるフ
ィールド酸化膜４４を形成する。さらに、上記半導体基
板４２の全面にバッファ酸化膜４６を形成する。上記実
施の形態と同様に、上記素子分離領域の形成では、ＳＴ
Ｉを用いた例を示しているが、従来からのＬＯＣＯＳ法
を用いて形成してもよい。また、左側の素子領域には内
部回路が形成されるものとし、膜厚が薄い、例えば６ｎ
ｍのゲート絶縁膜が形成されるものとする。一方、右側
の素子領域には外部とのインタフェースとなる周辺回路
が形成されるものとし、上記左側の素子領域に比べて膜
厚が厚い、例えば９ｎｍのゲート絶縁膜が形成されるも
のとする。
導体装置の製造方法を説明するための断面図である。ま
ず、上記第２の実施の形態と同様に、図７（ａ）に示す
ように、ｐ形の半導体基板４２に素子分離領域となるフ
ィールド酸化膜４４を形成する。さらに、上記半導体基
板４２の全面にバッファ酸化膜４６を形成する。上記実
施の形態と同様に、上記素子分離領域の形成では、ＳＴ
Ｉを用いた例を示しているが、従来からのＬＯＣＯＳ法
を用いて形成してもよい。また、左側の素子領域には内
部回路が形成されるものとし、膜厚が薄い、例えば６ｎ
ｍのゲート絶縁膜が形成されるものとする。一方、右側
の素子領域には外部とのインタフェースとなる周辺回路
が形成されるものとし、上記左側の素子領域に比べて膜
厚が厚い、例えば９ｎｍのゲート絶縁膜が形成されるも
のとする。
【００５８】さらに、図７（ａ）に示すように、フォト
リソグラフィ法によりレジスト膜をパターニングし、左
側の素子領域のレジスト膜を除去して、右側の素子領域
にのみレジストパターン４７を形成する。そして、開口
された左側の素子領域、すなわち薄いシリコン酸化膜を
形成したい領域に対してイオン注入を行い、ホール濃度
が小さくなるようにｎ- 領域４８を形成する。
リソグラフィ法によりレジスト膜をパターニングし、左
側の素子領域のレジスト膜を除去して、右側の素子領域
にのみレジストパターン４７を形成する。そして、開口
された左側の素子領域、すなわち薄いシリコン酸化膜を
形成したい領域に対してイオン注入を行い、ホール濃度
が小さくなるようにｎ- 領域４８を形成する。
【００５９】続いて、図７（ｂ）に示すように、右側の
素子領域に形成された上記レジストパターン４７を除去
し、さらに半導体基板４２上の上記バッファ酸化膜４６
を剥離する。その後、上記半導体基板４２に光を照射せ
ずに暗黒下で陽極酸化を行い、厚いシリコン酸化膜を形
成したい右側の素子領域にシリコン酸化膜５０を形成す
る。この陽極酸化では、例えば０．１ＭのＨＣｌ溶液、
または１：１０のＮＨ4 ＯＨ：Ｈ2 Ｏ溶液に電極と共に
上記半導体基板４２を含むウェハを浸し、両者間に所定
の電流を流すことによってシリコン酸化膜の形成が行わ
れる。このとき、上記陽極酸化にて形成するシリコン酸
化膜５０の膜厚は、左側の素子領域に形成する薄いシリ
コン酸化膜と、右側の素子領域に形成する厚いシリコン
酸化膜との膜厚差とし、ここでは３ｎｍである。
素子領域に形成された上記レジストパターン４７を除去
し、さらに半導体基板４２上の上記バッファ酸化膜４６
を剥離する。その後、上記半導体基板４２に光を照射せ
ずに暗黒下で陽極酸化を行い、厚いシリコン酸化膜を形
成したい右側の素子領域にシリコン酸化膜５０を形成す
る。この陽極酸化では、例えば０．１ＭのＨＣｌ溶液、
または１：１０のＮＨ4 ＯＨ：Ｈ2 Ｏ溶液に電極と共に
上記半導体基板４２を含むウェハを浸し、両者間に所定
の電流を流すことによってシリコン酸化膜の形成が行わ
れる。このとき、上記陽極酸化にて形成するシリコン酸
化膜５０の膜厚は、左側の素子領域に形成する薄いシリ
コン酸化膜と、右側の素子領域に形成する厚いシリコン
酸化膜との膜厚差とし、ここでは３ｎｍである。
【００６０】次に、図８（ａ）に示すように、上記半導
体基板４２上に熱酸化法により、６ｎｍのシリコン酸化
膜を形成する。これにより、内部回路が形成される左側
の素子領域には、膜厚６ｎｍのシリコン酸化膜からなる
ゲート絶縁膜５２が形成され、これと同時に、周辺回路
が形成される右側の素子領域には、膜厚９ｎｍのシリコ
ン酸化膜からなるゲート絶縁膜５４が形成される。
体基板４２上に熱酸化法により、６ｎｍのシリコン酸化
膜を形成する。これにより、内部回路が形成される左側
の素子領域には、膜厚６ｎｍのシリコン酸化膜からなる
ゲート絶縁膜５２が形成され、これと同時に、周辺回路
が形成される右側の素子領域には、膜厚９ｎｍのシリコ
ン酸化膜からなるゲート絶縁膜５４が形成される。
【００６１】その後、図８（ｂ）に示すように、ポリシ
リコン膜５６を堆積し、このポリシリコン膜５６上に図
示しないレジストパターンを形成した後、このレジスト
パターンをマスクとしてポリシリコン膜５６に不純物を
導入する。さらに、同じレジストパターンをマスクとし
て上記ポリシリコン膜５６を介して半導体基板４２中に
ウェルイオン注入とチャネルイオン注入を適宜行う。上
記工程は、ゲート電極膜（ポリシリコン膜５６）へのド
ーピング、ウェルイオン注入、及びチャネルイオン注入
が同一のマスクを用いて行えるため、工程数の低減にも
役立つ。さらに、図９に示すように、フォトリソグラフ
ィ法により上記ポリシリコン膜５６をパターニングし
て、両側の素子領域にゲート電極５８を形成する。この
後は、上記実施の形態と同様に、通常のＭＯＳ−ＦＥＴ
の製造工程に従って製造される。
リコン膜５６を堆積し、このポリシリコン膜５６上に図
示しないレジストパターンを形成した後、このレジスト
パターンをマスクとしてポリシリコン膜５６に不純物を
導入する。さらに、同じレジストパターンをマスクとし
て上記ポリシリコン膜５６を介して半導体基板４２中に
ウェルイオン注入とチャネルイオン注入を適宜行う。上
記工程は、ゲート電極膜（ポリシリコン膜５６）へのド
ーピング、ウェルイオン注入、及びチャネルイオン注入
が同一のマスクを用いて行えるため、工程数の低減にも
役立つ。さらに、図９に示すように、フォトリソグラフ
ィ法により上記ポリシリコン膜５６をパターニングし
て、両側の素子領域にゲート電極５８を形成する。この
後は、上記実施の形態と同様に、通常のＭＯＳ−ＦＥＴ
の製造工程に従って製造される。
【００６２】なお、この陽極酸化法を用いる本実施の形
態では、シリコン酸化膜を薄く形成したい領域が必ずし
も最終的にｎ形である必要はなく、上述のようなウェ
ル、チャネル部のドーピングを行うことで導電型を変え
ることが可能である。
態では、シリコン酸化膜を薄く形成したい領域が必ずし
も最終的にｎ形である必要はなく、上述のようなウェ
ル、チャネル部のドーピングを行うことで導電型を変え
ることが可能である。
【００６３】以上説明したように本第３の実施の形態に
よれば、シリコン酸化膜の形成速度を遅くしたい領域を
ｎ形にドーピングしておき、暗黒下での陽極酸化を行っ
て膜厚差分だけシリコン酸化膜を形成した後、熱酸化法
によりシリコン酸化膜を形成することにより、従来の熱
酸化法だけで構成された複雑なプロセスと比較して、レ
ジストパターン形成のためのフォトリソグラフィ工程等
を削減しながら、２種類の異なる膜厚のシリコン酸化膜
を形成することができる。さらに、熱酸化法という熱処
理工程を入れることにより、陽極酸化により形成された
シリコン酸化膜の膜質を改善でき、ＴＤＤＢ特性などを
改善することができる。
よれば、シリコン酸化膜の形成速度を遅くしたい領域を
ｎ形にドーピングしておき、暗黒下での陽極酸化を行っ
て膜厚差分だけシリコン酸化膜を形成した後、熱酸化法
によりシリコン酸化膜を形成することにより、従来の熱
酸化法だけで構成された複雑なプロセスと比較して、レ
ジストパターン形成のためのフォトリソグラフィ工程等
を削減しながら、２種類の異なる膜厚のシリコン酸化膜
を形成することができる。さらに、熱酸化法という熱処
理工程を入れることにより、陽極酸化により形成された
シリコン酸化膜の膜質を改善でき、ＴＤＤＢ特性などを
改善することができる。
【００６４】次に、この発明の第４の実施の形態の半導
体装置の製造方法について説明する。この第４の実施の
形態は、上記第２の実施の形態の変形例であり、シリコ
ン酸化膜の形成速度を変化させる元素イオンを導入した
後、陽極酸化法を用いて２種類以上の膜厚のシリコン酸
化膜を形成する半導体装置の製造方法である。
体装置の製造方法について説明する。この第４の実施の
形態は、上記第２の実施の形態の変形例であり、シリコ
ン酸化膜の形成速度を変化させる元素イオンを導入した
後、陽極酸化法を用いて２種類以上の膜厚のシリコン酸
化膜を形成する半導体装置の製造方法である。
【００６５】図１０〜図１２は、この第４の実施の形態
の半導体装置の製造方法を説明するための断面図であ
る。まず、上記第２の実施の形態と同様に、図１０に示
すように、半導体基板６２上に素子分離領域となるフィ
ールド酸化膜６４を形成する。さらに、上記半導体基板
６２の全面にバッファ酸化膜６６を形成する。上記実施
の形態と同様に、上記素子分離領域の形成では、ＳＴＩ
を用いた例を示しているが、従来からのＬＯＣＯＳ法を
用いて形成してもよい。また、左側の素子領域には内部
回路が形成されるものとし、膜厚が薄い、例えば６ｎｍ
のゲート絶縁膜が形成されるものとする。一方、右側の
素子領域には外部とのインタフェースとなる周辺回路が
形成されるものとし、上記左側の素子領域に比べて膜厚
が厚い、例えば９ｎｍのゲート絶縁膜が形成されるもの
とする。
の半導体装置の製造方法を説明するための断面図であ
る。まず、上記第２の実施の形態と同様に、図１０に示
すように、半導体基板６２上に素子分離領域となるフィ
ールド酸化膜６４を形成する。さらに、上記半導体基板
６２の全面にバッファ酸化膜６６を形成する。上記実施
の形態と同様に、上記素子分離領域の形成では、ＳＴＩ
を用いた例を示しているが、従来からのＬＯＣＯＳ法を
用いて形成してもよい。また、左側の素子領域には内部
回路が形成されるものとし、膜厚が薄い、例えば６ｎｍ
のゲート絶縁膜が形成されるものとする。一方、右側の
素子領域には外部とのインタフェースとなる周辺回路が
形成されるものとし、上記左側の素子領域に比べて膜厚
が厚い、例えば９ｎｍのゲート絶縁膜が形成されるもの
とする。
【００６６】続いて、図１０に示すように、フォトリソ
グラフィ法によりレジスト膜をパターニングし、右側の
素子領域のレジスト膜を除去して、左側の素子領域にの
みレジストパターン６８を形成する。そして、開口され
た右側の素子領域、すなわち周辺回路が形成される領域
に、周辺回路用の素子特性をもたせるためのチャネルイ
オン注入を行う。このチャネルイオン注入では、ボロン
（Ｂ）を１．５×１０13［ｃｍ-2］程度のドーズ量でイ
オン注入する。なお、ｐ形ＭＯＳ−ＦＥＴの場合は、例
えばリン（Ｐ）を１．５×１０13［ｃｍ-2］程度のドー
ズ量でイオン注入する。
グラフィ法によりレジスト膜をパターニングし、右側の
素子領域のレジスト膜を除去して、左側の素子領域にの
みレジストパターン６８を形成する。そして、開口され
た右側の素子領域、すなわち周辺回路が形成される領域
に、周辺回路用の素子特性をもたせるためのチャネルイ
オン注入を行う。このチャネルイオン注入では、ボロン
（Ｂ）を１．５×１０13［ｃｍ-2］程度のドーズ量でイ
オン注入する。なお、ｐ形ＭＯＳ−ＦＥＴの場合は、例
えばリン（Ｐ）を１．５×１０13［ｃｍ-2］程度のドー
ズ量でイオン注入する。
【００６７】さらに、上記右側の素子領域はゲート絶縁
膜、すなわちシリコン酸化膜を厚く形成したい領域であ
るため、上記レジストパターン６８をマスクとして、右
側の素子領域の半導体基板６２の表面近傍に、シリコン
酸化膜の形成速度を速める元素、例えばアルゴン（Ａ
ｒ）、キセノン（Ｘｅ）などのイオンを導入する。
膜、すなわちシリコン酸化膜を厚く形成したい領域であ
るため、上記レジストパターン６８をマスクとして、右
側の素子領域の半導体基板６２の表面近傍に、シリコン
酸化膜の形成速度を速める元素、例えばアルゴン（Ａ
ｒ）、キセノン（Ｘｅ）などのイオンを導入する。
【００６８】次に、図１１（ａ）に示すように、上記レ
ジストパターン６８を剥離した後、再びフォトリソグラ
フィ法によりレジスト膜を塗布してパターニングし、左
側の素子領域のレジスト膜を除去して、右側の素子領域
にのみレジストパターン７０を形成する。そして、開口
された左側の素子領域、すなわち内部回路が形成される
領域に、内部回路用の素子特性をもたせるためのチャネ
ルイオン注入を行う。このチャネルイオン注入では、ボ
ロン（Ｂ）を２．０×１０13［ｃｍ-2］程度のドーズ量
でイオン注入する。なお、同様にｐ形ＭＯＳ−ＦＥＴの
場合は、例えばリン（Ｐ）を２．０×１０13［ｃｍ-2］
程度のドーズ量でイオン注入する。
ジストパターン６８を剥離した後、再びフォトリソグラ
フィ法によりレジスト膜を塗布してパターニングし、左
側の素子領域のレジスト膜を除去して、右側の素子領域
にのみレジストパターン７０を形成する。そして、開口
された左側の素子領域、すなわち内部回路が形成される
領域に、内部回路用の素子特性をもたせるためのチャネ
ルイオン注入を行う。このチャネルイオン注入では、ボ
ロン（Ｂ）を２．０×１０13［ｃｍ-2］程度のドーズ量
でイオン注入する。なお、同様にｐ形ＭＯＳ−ＦＥＴの
場合は、例えばリン（Ｐ）を２．０×１０13［ｃｍ-2］
程度のドーズ量でイオン注入する。
【００６９】さらに、上記左側の素子領域はゲート絶縁
膜、すなわちシリコン酸化膜を薄く形成したい領域であ
るため、上記レジストパターン７０をマスクとして、左
側の素子領域の半導体基板６２の表面近傍に、シリコン
酸化膜の形成速度を遅くする元素、例えばアンチモン
（Ｓｂ）、ガリウム（Ｇａ）などのイオンを導入する。
膜、すなわちシリコン酸化膜を薄く形成したい領域であ
るため、上記レジストパターン７０をマスクとして、左
側の素子領域の半導体基板６２の表面近傍に、シリコン
酸化膜の形成速度を遅くする元素、例えばアンチモン
（Ｓｂ）、ガリウム（Ｇａ）などのイオンを導入する。
【００７０】続いて、図１１（ｂ）に示すように、半導
体基板６２上の上記バッファ酸化膜６６を剥離した後、
陽極酸化を行い、内部回路が形成される左側の素子領域
に、膜厚６ｎｍのシリコン酸化膜を形成してゲート絶縁
膜７２とする。これと同時に、周辺回路が形成される右
側の素子領域に、膜厚９ｎｍのシリコン酸化膜を形成し
てゲート絶縁膜７４とする。この陽極酸化では、上記第
２の実施の形態と同様に、例えば０．１ＭのＨＣｌ溶
液、または１：１０のＮＨ4 ＯＨ：Ｈ2 Ｏ溶液に電極と
共に上記半導体基板６２を含むウェハを浸し、両者間に
所定の電流を流すことによってシリコン酸化膜の形成が
行われる。
体基板６２上の上記バッファ酸化膜６６を剥離した後、
陽極酸化を行い、内部回路が形成される左側の素子領域
に、膜厚６ｎｍのシリコン酸化膜を形成してゲート絶縁
膜７２とする。これと同時に、周辺回路が形成される右
側の素子領域に、膜厚９ｎｍのシリコン酸化膜を形成し
てゲート絶縁膜７４とする。この陽極酸化では、上記第
２の実施の形態と同様に、例えば０．１ＭのＨＣｌ溶
液、または１：１０のＮＨ4 ＯＨ：Ｈ2 Ｏ溶液に電極と
共に上記半導体基板６２を含むウェハを浸し、両者間に
所定の電流を流すことによってシリコン酸化膜の形成が
行われる。
【００７１】このとき、上述したように、内部回路が形
成される左側の素子領域には、シリコン酸化膜の形成速
度を遅くする元素イオンが導入され、一方、周辺回路が
形成される右側の素子領域には、シリコン酸化膜の形成
速度を速める元素イオンが導入されているため、左右の
領域に導入する元素イオンのドーズ量を調整して形成速
度の差を１．５倍にすることにより、左右の領域にそれ
ぞれ膜厚６ｎｍと９ｎｍのゲート絶縁膜７２、７４を同
時に形成することができる。
成される左側の素子領域には、シリコン酸化膜の形成速
度を遅くする元素イオンが導入され、一方、周辺回路が
形成される右側の素子領域には、シリコン酸化膜の形成
速度を速める元素イオンが導入されているため、左右の
領域に導入する元素イオンのドーズ量を調整して形成速
度の差を１．５倍にすることにより、左右の領域にそれ
ぞれ膜厚６ｎｍと９ｎｍのゲート絶縁膜７２、７４を同
時に形成することができる。
【００７２】なお、この例では左右の領域にそれぞれ、
シリコン酸化膜の形成速度を遅くする元素イオンと、形
成速度を速くする元素イオンを導入したが、単に周辺回
路が形成される右側の素子領域に、シリコン酸化膜の形
成速度を速める元素イオンを導入して、形成速度の差を
１．５倍にしてもよい。また、逆に内部回路が形成され
る左側の素子領域に、シリコン酸化膜の形成速度を遅く
する元素イオンを導入することのみで、形成速度の差を
１．５倍にしてもよい。
シリコン酸化膜の形成速度を遅くする元素イオンと、形
成速度を速くする元素イオンを導入したが、単に周辺回
路が形成される右側の素子領域に、シリコン酸化膜の形
成速度を速める元素イオンを導入して、形成速度の差を
１．５倍にしてもよい。また、逆に内部回路が形成され
る左側の素子領域に、シリコン酸化膜の形成速度を遅く
する元素イオンを導入することのみで、形成速度の差を
１．５倍にしてもよい。
【００７３】その後、図１２に示すように、不純物が適
宜ドープされたポリシリコン膜を堆積した後、フォトリ
ソグラフィ法によりこのポリシリコン膜をパターニング
して、両側の素子領域にゲート電極７６を形成する。こ
の後は、通常のＭＯＳ−ＦＥＴの製造工程に従って製造
される。
宜ドープされたポリシリコン膜を堆積した後、フォトリ
ソグラフィ法によりこのポリシリコン膜をパターニング
して、両側の素子領域にゲート電極７６を形成する。こ
の後は、通常のＭＯＳ−ＦＥＴの製造工程に従って製造
される。
【００７４】以上説明したように本第４の実施の形態に
よれば、同じマスクパターンでチャネルイオン注入とシ
リコン酸化膜の形成速度を変化させるためのイオン注入
を連続して行うことができるため、従来の複雑なプロセ
スと比較して、レジストパターン形成のためのフォトリ
ソグラフィ工程を削減しながら、２種類の異なる膜厚の
シリコン酸化膜を形成することができる。
よれば、同じマスクパターンでチャネルイオン注入とシ
リコン酸化膜の形成速度を変化させるためのイオン注入
を連続して行うことができるため、従来の複雑なプロセ
スと比較して、レジストパターン形成のためのフォトリ
ソグラフィ工程を削減しながら、２種類の異なる膜厚の
シリコン酸化膜を形成することができる。
【００７５】なお、上記実施の形態では、２種類の異な
る膜厚のシリコン酸化膜の形成方法について説明した
が、この製造方法は２種類の異なる膜厚のシリコン酸化
膜に限るわけではなく、３種類以上の膜厚のシリコン酸
化膜を形成する場合にも適用することが可能である。ま
た、上記レジストパターンの材料は、注入される元素イ
オンを透過しないものであればよく、レジスト膜以外の
シリコン窒化膜などその他の膜であってもよい。さら
に、チャネル部の不純物はボロン（Ｂ）とリン（Ｐ）に
限定されるものではなく、ｐ形不純物としてはインジウ
ム（Ｉｎ）、ｎ形不純物としてはヒ素（Ａｓ）、アンチ
モン（Ｓｂ）などを用いてもかまわない。
る膜厚のシリコン酸化膜の形成方法について説明した
が、この製造方法は２種類の異なる膜厚のシリコン酸化
膜に限るわけではなく、３種類以上の膜厚のシリコン酸
化膜を形成する場合にも適用することが可能である。ま
た、上記レジストパターンの材料は、注入される元素イ
オンを透過しないものであればよく、レジスト膜以外の
シリコン窒化膜などその他の膜であってもよい。さら
に、チャネル部の不純物はボロン（Ｂ）とリン（Ｐ）に
限定されるものではなく、ｐ形不純物としてはインジウ
ム（Ｉｎ）、ｎ形不純物としてはヒ素（Ａｓ）、アンチ
モン（Ｓｂ）などを用いてもかまわない。
【００７６】
【発明の効果】以上述べたように本発明によれば、同一
の半導体基板上に２種類以上の膜厚のゲート絶縁膜を有
するＭＩＳ−ＦＥＴを用いた半導体装置の製造方法にお
いて、半導体基板上の一部の領域にマスクパターンを用
いてゲート絶縁膜の膜厚差を形成した後に、半導体基板
上全面にゲート絶縁膜を形成して２種類以上の膜厚のゲ
ート絶縁膜を形成するような従来のプロセスと比較し
て、マスクパターン形成のためのフォトリソグラフィ工
程等を削減すると共に、ゲート絶縁膜形成のための熱処
理工程を軽減することにより、製造効率を高め、かつ製
造コストを低減することができる半導体装置の製造方法
を提供することが可能である。
の半導体基板上に２種類以上の膜厚のゲート絶縁膜を有
するＭＩＳ−ＦＥＴを用いた半導体装置の製造方法にお
いて、半導体基板上の一部の領域にマスクパターンを用
いてゲート絶縁膜の膜厚差を形成した後に、半導体基板
上全面にゲート絶縁膜を形成して２種類以上の膜厚のゲ
ート絶縁膜を形成するような従来のプロセスと比較し
て、マスクパターン形成のためのフォトリソグラフィ工
程等を削減すると共に、ゲート絶縁膜形成のための熱処
理工程を軽減することにより、製造効率を高め、かつ製
造コストを低減することができる半導体装置の製造方法
を提供することが可能である。
【図１】第１の実施の形態の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図２】第１の実施の形態の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図３】第１の実施の形態の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図４】第２の実施の形態の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図５】第２の実施の形態の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図６】第２の実施の形態の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図７】第３の実施の形態の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図８】第３の実施の形態の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図９】第３の実施の形態の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図１０】第４の実施の形態の半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１１】第４の実施の形態の半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１２】第４の実施の形態の半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１３】２種類の膜厚のシリコン酸化膜を形成する場
合の従来の製造方法の一例を説明するための断面図であ
る。
合の従来の製造方法の一例を説明するための断面図であ
る。
【図１４】２種類の膜厚のシリコン酸化膜を形成する場
合の従来の製造方法の一例を説明するための断面図であ
る。
合の従来の製造方法の一例を説明するための断面図であ
る。
【図１５】２種類の膜厚のシリコン酸化膜を形成する場
合の従来の製造方法の一例を説明するための断面図であ
る。
合の従来の製造方法の一例を説明するための断面図であ
る。
２、２２、４２、６２…半導体基板 ４、２４、４４、６４…フィールド酸化膜 ６、２６、４６、６６…バッファ酸化膜 ８、１０、２７、４７、６８、７０…レジストパターン １２、１４、３２、３４、５２、５４、７２、７４…ゲ
ート絶縁膜 １６、３８、５８、７６…ゲート電極 ２８、４８…ｎ- 領域 ３０、５０…シリコン酸化膜 ３６、５６…ポリシリコン膜
ート絶縁膜 １６、３８、５８、７６…ゲート電極 ２８、４８…ｎ- 領域 ３０、５０…シリコン酸化膜 ３６、５６…ポリシリコン膜
Claims (17)
- 【請求項１】 同一の半導体基板上に２種類以上の膜厚
のゲート絶縁膜を有するＭＩＳ型電界効果トランジスタ
（以下ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方
法において、 上記ＭＩＳ−ＦＥＴが形成される素子領域に対して、上
記ＭＩＳ−ＦＥＴのチャネル部へのイオン注入を行う際
に、上記ゲート絶縁膜の形成速度を実質的に変化させる
不純物を導入する工程を具備することを特徴とする半導
体装置の製造方法。 - 【請求項２】 同一の半導体基板上に２種類以上の膜厚
のゲート絶縁膜を有するＭＩＳ型電界効果トランジスタ
（以下ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方
法において、 上記ゲート絶縁膜の膜厚を厚くすべき、上記ＭＩＳ−Ｆ
ＥＴが形成される素子領域に対して、選択的に上記ゲー
ト絶縁膜の形成速度を速める不純物を導入する工程を具
備することを特徴とする半導体装置の製造方法。 - 【請求項３】 同一の半導体基板上に２種類以上の膜厚
のゲート絶縁膜を有するＭＩＳ型電界効果トランジスタ
（以下ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方
法において、 上記ゲート絶縁膜の膜厚を薄くすべき、上記ＭＩＳ−Ｆ
ＥＴが形成される素子領域に対して、選択的に上記ゲー
ト絶縁膜の形成速度を遅くする不純物を導入する工程を
具備することを特徴とする半導体装置の製造方法。 - 【請求項４】 同一の半導体基板上に２種類以上の膜厚
のゲート絶縁膜を有するＭＩＳ型電界効果トランジスタ
（以下ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造方
法において、 上記ゲート絶縁膜の膜厚を厚くすべき、上記ＭＩＳ−Ｆ
ＥＴが形成される素子領域に対して、選択的に上記ゲー
ト絶縁膜の形成速度を速める不純物を導入する工程と、 上記ゲート絶縁膜の膜厚を薄くすべき、上記ＭＩＳ−Ｆ
ＥＴが形成される素子領域に対して、選択的に上記ゲー
ト絶縁膜の形成速度を遅くする不純物を導入する工程
と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項５】 同一のシリコン半導体基板上に２種類以
上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有す
るＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法において、 上記シリコン酸化膜の膜厚を厚くすべき、上記ＭＩＳ−
ＦＥＴが形成される素子領域に対して、選択的にアルゴ
ン（Ａｒ）、キセノン（Ｘｅ）、もしくは酸素（Ｏ2 ）
のイオンを導入する工程を具備することを特徴とする半
導体装置の製造方法。 - 【請求項６】 同一のシリコン半導体基板上に２種類以
上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有す
るＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法において、 上記シリコン酸化膜の膜厚を薄くすべき、上記ＭＩＳ−
ＦＥＴが形成される素子領域に対して、選択的に窒素
（Ｎ2 ）イオンを導入する工程を具備することを特徴と
する半導体装置の製造方法。 - 【請求項７】 同一のシリコン半導体基板上に２種類以
上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有す
るＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法において、 上記シリコン酸化膜の膜厚を厚くすべき、上記ＭＩＳ−
ＦＥＴが形成される素子領域に対して、選択的にアルゴ
ン（Ａｒ）、キセノン（Ｘｅ）、もしくは酸素（Ｏ2 ）
のイオンを導入する工程と、 上記シリコン酸化膜の膜厚を薄くすべき、上記ＭＩＳ−
ＦＥＴが形成される素子領域に対して、選択的に窒素
（Ｎ2 ）イオンを導入する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項８】 上記ＭＩＳ−ＦＥＴのチャネル部へのイ
オン注入を行う際に、上記不純物もしくはイオンを導入
することを特徴とする請求項１乃至７のいずれかに記載
の半導体装置の製造方法。 - 【請求項９】 半導体基板上に素子領域を画定する工程
と、 上記素子領域のうち第１の膜厚の絶縁膜を形成しようと
する領域に、上記絶縁膜の形成速度を遅らせる不純物を
導入する工程と、 上記素子領域のうち上記第１の膜厚より厚い第２の膜厚
の絶縁膜を形成しようとする領域に、上記絶縁膜の形成
速度を速める不純物を導入する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１０】 第１の膜厚のゲート絶縁膜を有するＭ
ＩＳ−ＦＥＴと、この第１の膜厚より厚い第２の膜厚の
ゲート絶縁膜を有するＭＩＳ−ＦＥＴとを同一半導体基
板上に搭載する半導体装置の製造方法において、 上記第１の膜厚のゲート絶縁膜を有するＭＩＳ−ＦＥＴ
のチャネル部へのイオン注入と上記第１の膜厚のゲート
絶縁膜の形成速度を遅らせる不純物の導入とを同一のマ
スクパターンを用いて行う工程と、 上記第２の膜厚のゲート絶縁膜を有するＭＩＳ−ＦＥＴ
のチャネル部へのイオン注入と上記第２の膜厚のゲート
絶縁膜の形成速度を速める不純物の導入とを同一のマス
クパターンを用いて行う工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１１】 熱酸化法により上記半導体基板上にゲ
ート絶縁膜を形成することを特徴とする請求項１乃至１
０のいずれかに記載の半導体装置の製造方法。 - 【請求項１２】 同一の半導体基板上に２種類以上の膜
厚のゲート絶縁膜を有するＭＩＳ型電界効果トランジス
タ（以下ＭＩＳ−ＦＥＴ）を搭載する半導体装置の製造
方法において、 上記ゲート絶縁膜の膜厚を厚くすべき、上記ＭＩＳ−Ｆ
ＥＴが形成される素子領域、もしくは上記ゲート絶縁膜
の膜厚を薄くすべき、上記ＭＩＳ−ＦＥＴが形成される
素子領域に選択的に不純物を導入したうえで、上記ゲー
ト絶縁膜を陽極酸化法を用いて形成する工程を具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項１３】 同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法において、 第１の膜厚の上記シリコン酸化膜を形成すべき、上記Ｍ
ＩＳ−ＦＥＴが形成される第１の素子領域に対して、ｎ
形不純物を導入しｎ- 領域を形成する工程と、 上記シリコン半導体基板に光を照射せずに暗黒下で陽極
酸化を行い、上記第１の膜厚より厚い第２の膜厚の上記
シリコン酸化膜を形成すべき、上記ＭＩＳ−ＦＥＴが形
成される第２の素子領域に上記シリコン酸化膜を形成す
る工程と、 上記暗黒下での陽極酸化の後、上記シリコン半導体基板
への光の照射を開始して陽極酸化を行い、上記第１、第
２の素子領域に上記シリコン酸化膜を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１４】 同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法において、 第１の膜厚の上記シリコン酸化膜を形成すべき、上記Ｍ
ＩＳ−ＦＥＴが形成される第１の素子領域に対して、ｎ
形不純物を導入しｎ- 領域を形成する工程と、 上記シリコン半導体基板に光を照射せずに暗黒下で陽極
酸化を行い、上記第１の膜厚より厚い第２の膜厚の上記
シリコン酸化膜を形成すべき、上記ＭＩＳ−ＦＥＴが形
成される第２の素子領域に上記シリコン酸化膜を形成す
る工程と、 上記陽極酸化の後、上記第１、第２の素子領域に熱酸化
法により上記シリコン酸化膜を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１５】 同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法において、 上記シリコン酸化膜の膜厚を厚くすべき、上記ＭＩＳ−
ＦＥＴが形成される素子領域に対して、アルゴン（Ａ
ｒ）もしくはキセノン（Ｘｅ）のイオンを導入する工程
と、 上記シリコン半導体基板上に陽極酸化法により上記シリ
コン酸化膜を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１６】 同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法において、 上記シリコン酸化膜の膜厚を薄くすべき、上記ＭＩＳ−
ＦＥＴが形成される素子領域に対して、アンチモン（Ｓ
ｂ）もしくはガリウム（Ｇａ）のイオンを導入する工程
と、 上記シリコン半導体基板上に陽極酸化法により上記シリ
コン酸化膜を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１７】 同一のシリコン半導体基板上に２種類
以上の膜厚のシリコン酸化膜からなるゲート絶縁膜を有
するＭＩＳ型電界効果トランジスタ（以下ＭＩＳ−ＦＥ
Ｔ）を搭載する半導体装置の製造方法において、 第１の膜厚の上記シリコン酸化膜を形成すべき、上記Ｍ
ＩＳ−ＦＥＴが形成される第１の素子領域に対して、ア
ンチモン（Ｓｂ）もしくはガリウム（Ｇａ）のイオンを
導入する工程と、 上記第１の膜厚より厚い第２の膜厚の上記シリコン酸化
膜を形成すべき、上記ＭＩＳ−ＦＥＴが形成される第２
の素子領域に対して、アルゴン（Ａｒ）もしくはキセノ
ン（Ｘｅ）のイオンを導入する工程と、 上記第１、第２の素子領域に陽極酸化法により上記シリ
コン酸化膜を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145258A JPH10335656A (ja) | 1997-06-03 | 1997-06-03 | 半導体装置の製造方法 |
| US09/089,148 US6300197B1 (en) | 1997-06-03 | 1998-06-02 | Method of fabricating semiconductor device |
| KR1019980020371A KR100306184B1 (ko) | 1997-06-03 | 1998-06-02 | 반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145258A JPH10335656A (ja) | 1997-06-03 | 1997-06-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335656A true JPH10335656A (ja) | 1998-12-18 |
Family
ID=15380983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9145258A Pending JPH10335656A (ja) | 1997-06-03 | 1997-06-03 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6300197B1 (ja) |
| JP (1) | JPH10335656A (ja) |
| KR (1) | KR100306184B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244345A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6475862B1 (en) | 1999-08-13 | 2002-11-05 | Nec Corporation | Semiconductor device having gate insulating layers different in thickness and material and process for fabrication thereof |
| WO2002101823A1 (en) * | 2001-06-11 | 2002-12-19 | International Business Machines Corporation | Method of forming variable oxide thicknesses across semiconductor chips |
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
| US6853037B2 (en) | 2000-06-05 | 2005-02-08 | Nec Electronics Corporation | Fabrication of low power CMOS device with high reliability |
| KR100804146B1 (ko) * | 2001-12-31 | 2008-02-19 | 주식회사 하이닉스반도체 | 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000077536A (ja) * | 1998-09-03 | 2000-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
| US6166441A (en) * | 1998-11-12 | 2000-12-26 | Intel Corporation | Method of forming a via overlap |
| JP3439412B2 (ja) * | 1999-09-17 | 2003-08-25 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置、電子回路機器、回路製造方法 |
| US6573192B1 (en) * | 2000-09-21 | 2003-06-03 | Infineon Technologies Ag | Dual thickness gate oxide fabrication method using plasma surface treatment |
| JP3746669B2 (ja) * | 2000-10-17 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| KR100437462B1 (ko) * | 2001-10-04 | 2004-06-23 | 삼성전자주식회사 | 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를갖는 반도체소자의 제조방법 |
| CN101131961A (zh) * | 2004-06-09 | 2008-02-27 | 雅马哈株式会社 | 栅氧化膜的制造方法 |
| JP2006222151A (ja) * | 2005-02-08 | 2006-08-24 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| KR100933809B1 (ko) * | 2008-03-14 | 2009-12-24 | 주식회사 하이닉스반도체 | 듀얼 게이트 산화막 형성 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| JPS57130463A (en) * | 1981-02-06 | 1982-08-12 | Toshiba Corp | Semiconductor memory |
| US4675982A (en) * | 1985-10-31 | 1987-06-30 | International Business Machines Corporation | Method of making self-aligned recessed oxide isolation regions |
| US5089862A (en) * | 1986-05-12 | 1992-02-18 | Warner Jr Raymond M | Monocrystalline three-dimensional integrated circuit |
| US4957878A (en) * | 1988-05-02 | 1990-09-18 | Micron Technology, Inc. | Reduced mask manufacture of semiconductor memory devices |
| US5057449A (en) * | 1990-03-26 | 1991-10-15 | Micron Technology, Inc. | Process for creating two thicknesses of gate oxide within a dynamic random access memory |
| KR930000581B1 (ko) * | 1990-04-04 | 1993-01-25 | 금성일렉트론 주식회사 | 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 |
| US5254489A (en) * | 1990-10-18 | 1993-10-19 | Nec Corporation | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
| US5384477A (en) * | 1993-03-09 | 1995-01-24 | National Semiconductor Corporation | CMOS latchup suppression by localized minority carrier lifetime reduction |
| US5502009A (en) * | 1995-02-16 | 1996-03-26 | United Microelectronics Corp. | Method for fabricating gate oxide layers of different thicknesses |
| US5942780A (en) * | 1996-08-09 | 1999-08-24 | Advanced Micro Devices, Inc. | Integrated circuit having, and process providing, different oxide layer thicknesses on a substrate |
-
1997
- 1997-06-03 JP JP9145258A patent/JPH10335656A/ja active Pending
-
1998
- 1998-06-02 US US09/089,148 patent/US6300197B1/en not_active Expired - Lifetime
- 1998-06-02 KR KR1019980020371A patent/KR100306184B1/ko not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6475862B1 (en) | 1999-08-13 | 2002-11-05 | Nec Corporation | Semiconductor device having gate insulating layers different in thickness and material and process for fabrication thereof |
| JP2001244345A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6853037B2 (en) | 2000-06-05 | 2005-02-08 | Nec Electronics Corporation | Fabrication of low power CMOS device with high reliability |
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
| WO2002101823A1 (en) * | 2001-06-11 | 2002-12-19 | International Business Machines Corporation | Method of forming variable oxide thicknesses across semiconductor chips |
| KR100804146B1 (ko) * | 2001-12-31 | 2008-02-19 | 주식회사 하이닉스반도체 | 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법 |
Also Published As
| Publication number | Publication date |
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| KR100306184B1 (ko) | 2001-11-02 |
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