JPH10340594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10340594A JPH10340594A JP15206197A JP15206197A JPH10340594A JP H10340594 A JPH10340594 A JP H10340594A JP 15206197 A JP15206197 A JP 15206197A JP 15206197 A JP15206197 A JP 15206197A JP H10340594 A JPH10340594 A JP H10340594A
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- 238000003860 storage Methods 0.000 title claims description 55
- 238000000034 method Methods 0.000 claims description 65
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 高速性と消費電流削減を両立して達成できる
半導体記憶装置を提供する。 【解決手段】 半導体記憶装置２０は、ワード線Ｗn及
びビット線Ｂαｉ，Ｂβｉに接続されたｍ×ｎのＲＯＭ
セルＡ11〜Ａmnからなるメモリセルアレイ２１と、選択
された列のＲＯＭセルＡ11〜Ａmnに書き込まれているデ
ータを転送するｍ本のビット線を、各行に２本ずつ用意
し、第１のビット線Ｂαｉは奇数列目のＲＯＭセルＡ11
〜Ａmnに接続し、第２のビット線Ｂβｉは偶数列目のＲ
ＯＭセルＡ12〜Ａmn-1に接続し、第１のビット線Ｂαｉ
をプリチャージする第１のビット線プリチャージ回路２
６と、第２のビット線Ｂβｉをプリチャージする第２の
ビット線プリチャージ回路２７と、第１のビット線Ｂα
ｉ及び第２のビット線Ｂβｉそれぞれを選択するカラム
スイッチ２４とを備え、シーケンシャルアクセスの特徴
を利用し、ビット線を各行に対して２本ずつ用意し、そ
れを列方向のメモリセルに対して交互に接続する。
半導体記憶装置を提供する。 【解決手段】 半導体記憶装置２０は、ワード線Ｗn及
びビット線Ｂαｉ，Ｂβｉに接続されたｍ×ｎのＲＯＭ
セルＡ11〜Ａmnからなるメモリセルアレイ２１と、選択
された列のＲＯＭセルＡ11〜Ａmnに書き込まれているデ
ータを転送するｍ本のビット線を、各行に２本ずつ用意
し、第１のビット線Ｂαｉは奇数列目のＲＯＭセルＡ11
〜Ａmnに接続し、第２のビット線Ｂβｉは偶数列目のＲ
ＯＭセルＡ12〜Ａmn-1に接続し、第１のビット線Ｂαｉ
をプリチャージする第１のビット線プリチャージ回路２
６と、第２のビット線Ｂβｉをプリチャージする第２の
ビット線プリチャージ回路２７と、第１のビット線Ｂα
ｉ及び第２のビット線Ｂβｉそれぞれを選択するカラム
スイッチ２４とを備え、シーケンシャルアクセスの特徴
を利用し、ビット線を各行に対して２本ずつ用意し、そ
れを列方向のメモリセルに対して交互に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＯＭ等の半導体
記憶装置に係り、詳細には、メモリの動作を制御するこ
とにより低消費電力化を図った半導体記憶装置に関す
る。
記憶装置に係り、詳細には、メモリの動作を制御するこ
とにより低消費電力化を図った半導体記憶装置に関す
る。
【０００２】
【従来の技術】一般に、情報処理装置等の膨大なデータ
量を扱うデータ処理システムでは、膨大なデータを記憶
するために大容量かつ低コストな半導体メモリが用いら
れる。
量を扱うデータ処理システムでは、膨大なデータを記憶
するために大容量かつ低コストな半導体メモリが用いら
れる。
【０００３】ＲＯＭ（read only memory）は、読み出し
専用の半導体メモリであり、マイクロプログラムや定数
など内容が変化しない固定情報を記憶するのに使用され
る。ＲＯＭには、あらかじめ情報を製造工程で書き込ん
でしまうマスクＲＯＭと、ユーザが情報を自由に書き込
むことができるＰＲＯＭ（programmabl ROM）がある。
専用の半導体メモリであり、マイクロプログラムや定数
など内容が変化しない固定情報を記憶するのに使用され
る。ＲＯＭには、あらかじめ情報を製造工程で書き込ん
でしまうマスクＲＯＭと、ユーザが情報を自由に書き込
むことができるＰＲＯＭ（programmabl ROM）がある。
【０００４】図１１は従来のＲＯＭにおける半導体記憶
装置の基本構成を示す図である。
装置の基本構成を示す図である。
【０００５】図１１において、半導体記憶装置１０は、
ＲＯＭセルＡ11〜Ａmn（ｍ，ｎはともに正の整数）から
なるメモリセルアレー１１、アドレス生成回路１２、ワ
ード線アドレスデコーダ１３、ビット線アドレスデコー
ダ１４、カラムスイッチ１５、ビット線プリチャージ回
路１６、データ線プリチャージ回路１７、及びセンスア
ンプ１８を含んで構成される。
ＲＯＭセルＡ11〜Ａmn（ｍ，ｎはともに正の整数）から
なるメモリセルアレー１１、アドレス生成回路１２、ワ
ード線アドレスデコーダ１３、ビット線アドレスデコー
ダ１４、カラムスイッチ１５、ビット線プリチャージ回
路１６、データ線プリチャージ回路１７、及びセンスア
ンプ１８を含んで構成される。
【０００６】また、１９はデータ線、Ｂ1〜Ｂmはビット
線、Ｗ1〜Ｗnはワード線、ＢＰはビット線プリチャージ
信号、ＤＰはデータ線プリチャージ信号、Ｃ1〜Ｃmはカ
ラム選択信号である。
線、Ｗ1〜Ｗnはワード線、ＢＰはビット線プリチャージ
信号、ＤＰはデータ線プリチャージ信号、Ｃ1〜Ｃmはカ
ラム選択信号である。
【０００７】図１２は上記半導体記憶装置１０の一連の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【０００８】図１２において、プリチャージ期間になる
と、ビット線プリチャージ信号ＢＰ及びデータ線プリチ
ャージ信号ＤＰがＯＮ（ハイレベルの時）となり、ビッ
ト線Ｂ1〜Ｂm及びデータ線１９がプリチャージされる。
と、ビット線プリチャージ信号ＢＰ及びデータ線プリチ
ャージ信号ＤＰがＯＮ（ハイレベルの時）となり、ビッ
ト線Ｂ1〜Ｂm及びデータ線１９がプリチャージされる。
【０００９】次にリード期間になると、例えばアドレス
生成回路１２によってアドレス（ｉ，ｊ）が選択された
場合、ワード線アドレスデコーダ１３によってワード線
ＷjがＯＮとなってカラムスイッチ１５が開き、ＲＯＭ
セルＡ11〜Ａmn（ｍ，ｎはともに正の整数）のデータが
ビット線Ｂ1〜Ｂmに出力される。同時に、カラム選択信
号ＣiがＯＮとなり、ＲＯＭセルＡijのデータＤijがデ
ータ線１９、センスアンプ１８を通して出力され、１サ
イクルが終了する構成である。
生成回路１２によってアドレス（ｉ，ｊ）が選択された
場合、ワード線アドレスデコーダ１３によってワード線
ＷjがＯＮとなってカラムスイッチ１５が開き、ＲＯＭ
セルＡ11〜Ａmn（ｍ，ｎはともに正の整数）のデータが
ビット線Ｂ1〜Ｂmに出力される。同時に、カラム選択信
号ＣiがＯＮとなり、ＲＯＭセルＡijのデータＤijがデ
ータ線１９、センスアンプ１８を通して出力され、１サ
イクルが終了する構成である。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置の構成の動作では、１サイク
ルごとにビット線のプリチャージ及びデータの読み出
し、すなわちビット線のディスチャージを行っているた
め、一般に、ビット線には多数のメモリセルが接続され
ているので、負荷が大きい。
うな従来の半導体記憶装置の構成の動作では、１サイク
ルごとにビット線のプリチャージ及びデータの読み出
し、すなわちビット線のディスチャージを行っているた
め、一般に、ビット線には多数のメモリセルが接続され
ているので、負荷が大きい。
【００１１】したがって、ＲＯＭにおいて、ビット線の
プリチャージや、ビット線へのデータの読み出し（ディ
スチャージ）にかかる時間が、動作速度限界に大きく依
存するという問題点があった。
プリチャージや、ビット線へのデータの読み出し（ディ
スチャージ）にかかる時間が、動作速度限界に大きく依
存するという問題点があった。
【００１２】本発明は、１サイクルの間に行う動作を負
荷の小さいデータ線のプリチャージとデータの読み出し
のみとして、大幅な高速動作が達成できる半導体記憶装
置を提供することを目的とする。
荷の小さいデータ線のプリチャージとデータの読み出し
のみとして、大幅な高速動作が達成できる半導体記憶装
置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、列を選択するｎ本のワード線と、ｎ本のワード
線の中の１本を選択するワード線デコーダと、行を選択
するｍ個のカラムスイッチと、選択された列の記憶素子
に書き込まれているデータを転送するｍ本のビット線
と、ワード線及びビット線に接続されたｍ×ｎの記憶素
子と、ビット線をプリチャージするビット線プリチャー
ジ回路とを備えた半導体記憶装置において、各行にビッ
ト線を少なくとも２本ずつ用意し、第１のビット線は奇
数列目の記憶素子に接続するとともに、第２のビット線
は偶数列目の記憶素子に接続し、第１のビット線をプリ
チャージする第１のビット線プリチャージ回路と、第２
のビット線をプリチャージする第２のビット線プリチャ
ージ回路と、第１のビット線及び第２のビット線それぞ
れを選択するカラムスイッチとを備えて構成する。
装置は、列を選択するｎ本のワード線と、ｎ本のワード
線の中の１本を選択するワード線デコーダと、行を選択
するｍ個のカラムスイッチと、選択された列の記憶素子
に書き込まれているデータを転送するｍ本のビット線
と、ワード線及びビット線に接続されたｍ×ｎの記憶素
子と、ビット線をプリチャージするビット線プリチャー
ジ回路とを備えた半導体記憶装置において、各行にビッ
ト線を少なくとも２本ずつ用意し、第１のビット線は奇
数列目の記憶素子に接続するとともに、第２のビット線
は偶数列目の記憶素子に接続し、第１のビット線をプリ
チャージする第１のビット線プリチャージ回路と、第２
のビット線をプリチャージする第２のビット線プリチャ
ージ回路と、第１のビット線及び第２のビット線それぞ
れを選択するカラムスイッチとを備えて構成する。
【００１４】本発明に係る半導体記憶装置は、行方向に
シーケンシャルにアドレス選択する場合、第１のビット
線を用いて、ワード線により選択された列の記憶素子の
データを順次外部に出力する第１の処理と、第１の処理
の間に、第２のビット線プリチャージ回路を用い、第２
のビット線をプリチャージした後、次の列のワード線に
より選択された記憶素子のデータを第２のビット線に読
み出しておく第２の処理とを備え、第１の処理と第２の
処理とを繰り返し動作させるようにしてもよい。
シーケンシャルにアドレス選択する場合、第１のビット
線を用いて、ワード線により選択された列の記憶素子の
データを順次外部に出力する第１の処理と、第１の処理
の間に、第２のビット線プリチャージ回路を用い、第２
のビット線をプリチャージした後、次の列のワード線に
より選択された記憶素子のデータを第２のビット線に読
み出しておく第２の処理とを備え、第１の処理と第２の
処理とを繰り返し動作させるようにしてもよい。
【００１５】本発明に係る半導体記憶装置は、列方向に
シーケンシャルにアドレス選択する場合、ワード線及び
カラムスイッチにより選択された第１のビット線に接続
されている記憶素子のデータを外部に出力する第１の処
理と、第１の処理の間に、第２のビット線プリチャージ
回路を用い、第２のビット線をプリチャージしておく第
２の処理とを備え、第１の処理と第２の処理とを繰り返
し動作させるようにしてもよい。
シーケンシャルにアドレス選択する場合、ワード線及び
カラムスイッチにより選択された第１のビット線に接続
されている記憶素子のデータを外部に出力する第１の処
理と、第１の処理の間に、第２のビット線プリチャージ
回路を用い、第２のビット線をプリチャージしておく第
２の処理とを備え、第１の処理と第２の処理とを繰り返
し動作させるようにしてもよい。
【００１６】本発明に係る半導体記憶装置は、第１のビ
ット線の奇数行目をプリチャージする第１のビット線プ
リチャージ回路と、第１のビット線の偶数行目をプリチ
ャージする第２のビット線プリチャージ回路と、第２の
ビット線の奇数行目をプリチャージする第３のビット線
プリチャージ回路と、第２のビット線の偶数行目をプリ
チャージする第４のビット線プリチャージ回路とを備
え、列方向にシーケンシャルにアドレス選択する場合、
隣接する第１のビット線及び第２のビット線を、異なる
ビット線プリチャージ回路を用いてプリチャージして、
列の最後にアドレス選択された記憶素子に接続されるビ
ット線と、次の列の最初にアドレス選択される記憶素子
に接続されるビット線が、同じ第１のビット線、又は第
２のビット線である場合においても動作可能にしたもの
であってもよい。
ット線の奇数行目をプリチャージする第１のビット線プ
リチャージ回路と、第１のビット線の偶数行目をプリチ
ャージする第２のビット線プリチャージ回路と、第２の
ビット線の奇数行目をプリチャージする第３のビット線
プリチャージ回路と、第２のビット線の偶数行目をプリ
チャージする第４のビット線プリチャージ回路とを備
え、列方向にシーケンシャルにアドレス選択する場合、
隣接する第１のビット線及び第２のビット線を、異なる
ビット線プリチャージ回路を用いてプリチャージして、
列の最後にアドレス選択された記憶素子に接続されるビ
ット線と、次の列の最初にアドレス選択される記憶素子
に接続されるビット線が、同じ第１のビット線、又は第
２のビット線である場合においても動作可能にしたもの
であってもよい。
【００１７】本発明に係る半導体記憶装置は、各行の第
１のビット線、及び第２のビット線をプリチャージする
ためのビット線プリチャージ回路を、それぞれのビット
線ごとに別々に設け、列方向にシーケンシャルにアドレ
ス選択する場合、次に使用されるビット線のみをプリチ
ャージするようにしてもよい。
１のビット線、及び第２のビット線をプリチャージする
ためのビット線プリチャージ回路を、それぞれのビット
線ごとに別々に設け、列方向にシーケンシャルにアドレ
ス選択する場合、次に使用されるビット線のみをプリチ
ャージするようにしてもよい。
【００１８】また、本発明に係る半導体記憶装置は、列
を選択するｎ本のワード線と、ｎ本のワード線の中の１
本を選択するワード線デコーダと、行を選択するｍ個の
カラムスイッチと、選択された列の記憶素子に書き込ま
れているデータを転送するｍ本のビット線と、ワード線
及びビット線に接続されたｍ×ｎの記憶素子と、ビット
線をプリチャージするビット線プリチャージ回路とを備
えた半導体記憶装置において、各列にワード線を少なく
とも２本ずつ用意し、第１のワード線は前半の行のビッ
ト線に接続されている記憶素子に接続するとともに、第
２のワード線は後半の行のビット線に接続されている記
憶素子に接続し、ｎ本の第１のワード線の中の１本を選
択する第１のワード線デコーダと、ｎ本の第２のワード
線の中の１本を選択する第２のワード線デコーダと、前
半の行のビット線をプリチャージする第１のビット線プ
リチャージ回路と、後半の行のビット線をプリチャージ
する第２のビット線プリチャージ回路とを備えて構成す
る。
を選択するｎ本のワード線と、ｎ本のワード線の中の１
本を選択するワード線デコーダと、行を選択するｍ個の
カラムスイッチと、選択された列の記憶素子に書き込ま
れているデータを転送するｍ本のビット線と、ワード線
及びビット線に接続されたｍ×ｎの記憶素子と、ビット
線をプリチャージするビット線プリチャージ回路とを備
えた半導体記憶装置において、各列にワード線を少なく
とも２本ずつ用意し、第１のワード線は前半の行のビッ
ト線に接続されている記憶素子に接続するとともに、第
２のワード線は後半の行のビット線に接続されている記
憶素子に接続し、ｎ本の第１のワード線の中の１本を選
択する第１のワード線デコーダと、ｎ本の第２のワード
線の中の１本を選択する第２のワード線デコーダと、前
半の行のビット線をプリチャージする第１のビット線プ
リチャージ回路と、後半の行のビット線をプリチャージ
する第２のビット線プリチャージ回路とを備えて構成す
る。
【００１９】本発明に係る半導体記憶装置は、行方向に
シーケンシャルにアドレス選択する場合、第１のワード
線により選択された列の前半の行の記憶素子のデータを
順次外部に出力する第１の処理と、第１の処理が行なわ
れている間に、第２のワード線に接続されている後半の
行のビット線をプリチャージした後、第１の処理でアド
レス選択されている列で、第２のワード線に接続されて
いる記憶素子のデータを、後半の行のビット線に出力し
ておく第２の処理と、第２の処理が終了した後、該第２
の処理でビット線に出力しておいたデータを順次外部に
出力する第３の処理と、第３の処理が行われている間
に、第１のワード線に接続されている前半の行のビット
線をプリチャージした後、第２の処理でアドレス選択さ
れている次の列で、第１のワード線に接続されている記
憶素子のデータを、前半の行のビット線に出力しておく
第４の処理とを備え、第１の処理乃至第４の処理を繰り
返し動作させるようにしてもよい。
シーケンシャルにアドレス選択する場合、第１のワード
線により選択された列の前半の行の記憶素子のデータを
順次外部に出力する第１の処理と、第１の処理が行なわ
れている間に、第２のワード線に接続されている後半の
行のビット線をプリチャージした後、第１の処理でアド
レス選択されている列で、第２のワード線に接続されて
いる記憶素子のデータを、後半の行のビット線に出力し
ておく第２の処理と、第２の処理が終了した後、該第２
の処理でビット線に出力しておいたデータを順次外部に
出力する第３の処理と、第３の処理が行われている間
に、第１のワード線に接続されている前半の行のビット
線をプリチャージした後、第２の処理でアドレス選択さ
れている次の列で、第１のワード線に接続されている記
憶素子のデータを、前半の行のビット線に出力しておく
第４の処理とを備え、第１の処理乃至第４の処理を繰り
返し動作させるようにしてもよい。
【００２０】本発明に係る半導体記憶装置は、各行にビ
ット線を２本ずつ用意し、第１のビット線は奇数列目の
記憶素子に接続するとともに、第２のビット線は偶数列
目の記憶素子に接続し、第１のビット線をプリチャージ
する第１のビット線プリチャージ回路と、第２のビット
線をプリチャージする第２のビット線プリチャージ回路
と、第１のビット線及び第２のビット線それぞれを選択
するカラムスイッチとを備え、アドレス選択され、記憶
素子のデータを読み出し、外部へ出力している間に、こ
のときアドレス選択されている記憶素子に接続されてい
ない全てのビット線をプリチャージする第１の処理と、
第１の処理が終了した後、該第１の処理でプリチャージ
されたビット線に接続される何れかの記憶素子をアドレ
ス選択し、選択された記憶素子のデータを読み出し、外
部へ出力する第２の処理とを備え、第１の処理と第２の
処理を繰り返し動作させるようにしてもよい。
ット線を２本ずつ用意し、第１のビット線は奇数列目の
記憶素子に接続するとともに、第２のビット線は偶数列
目の記憶素子に接続し、第１のビット線をプリチャージ
する第１のビット線プリチャージ回路と、第２のビット
線をプリチャージする第２のビット線プリチャージ回路
と、第１のビット線及び第２のビット線それぞれを選択
するカラムスイッチとを備え、アドレス選択され、記憶
素子のデータを読み出し、外部へ出力している間に、こ
のときアドレス選択されている記憶素子に接続されてい
ない全てのビット線をプリチャージする第１の処理と、
第１の処理が終了した後、該第１の処理でプリチャージ
されたビット線に接続される何れかの記憶素子をアドレ
ス選択し、選択された記憶素子のデータを読み出し、外
部へ出力する第２の処理とを備え、第１の処理と第２の
処理を繰り返し動作させるようにしてもよい。
【００２１】本発明に係る半導体記憶装置は、記憶素子
が、ＲＯＭセルであってもよい。
が、ＲＯＭセルであってもよい。
【００２２】
【発明の実施の形態】図１は本発明の第１の実施形態に
係る半導体記憶装置の構成図である。図１に示す半導体
記憶装置は、メモリセルアレーとしてマスクＲＯＭに適
用した例である。本実施形態に係る半導体記憶装置の説
明にあたり図１１に示す半導体記憶装置と同一構成部分
には同一符号を付している。
係る半導体記憶装置の構成図である。図１に示す半導体
記憶装置は、メモリセルアレーとしてマスクＲＯＭに適
用した例である。本実施形態に係る半導体記憶装置の説
明にあたり図１１に示す半導体記憶装置と同一構成部分
には同一符号を付している。
【００２３】図１において、半導体記憶装置２０は、ｍ
本の行とｎ（ｍ，ｎは整数）本の列からなるｍ×ｎのＲ
ＯＭセルＡ11〜Ａmnからなるメモリセルアレー２１、ア
ドレス生成回路２２、ワード線アドレスデコーダ１３、
ビット線アドレスデコーダ２３、カラムスイッチ２４、
ビット線プリチャージ回路２５、データ線プリチャージ
回路１７、及びセンスアンプ１８を含んで構成される。
本の行とｎ（ｍ，ｎは整数）本の列からなるｍ×ｎのＲ
ＯＭセルＡ11〜Ａmnからなるメモリセルアレー２１、ア
ドレス生成回路２２、ワード線アドレスデコーダ１３、
ビット線アドレスデコーダ２３、カラムスイッチ２４、
ビット線プリチャージ回路２５、データ線プリチャージ
回路１７、及びセンスアンプ１８を含んで構成される。
【００２４】また、１９はデータ線、Ｂαｉ（ｉは１〜
ｍの任意の整数）は各行に２本ずつ設けたビット線のう
ちの第１のビット線、Ｂβｉは各行に２本ずつ設けたビ
ット線のうちの第２のビット線、Ｗ1〜Ｗnはワード線、
ＢＰαは第１のビット線Ｂαｉのビット線プリチャージ
信号、ＢＰβは第２のビット線Ｂβｉのビット線プリチ
ャージ信号、ＤＰはデータ線プリチャージ信号、Ｃα1
〜Ｃαmは第１のビット線Ｂαｉのカラム選択信号、Ｃ
β1〜Ｃβmは第２のビット線Ｂβｉのカラム選択信号で
ある。
ｍの任意の整数）は各行に２本ずつ設けたビット線のう
ちの第１のビット線、Ｂβｉは各行に２本ずつ設けたビ
ット線のうちの第２のビット線、Ｗ1〜Ｗnはワード線、
ＢＰαは第１のビット線Ｂαｉのビット線プリチャージ
信号、ＢＰβは第２のビット線Ｂβｉのビット線プリチ
ャージ信号、ＤＰはデータ線プリチャージ信号、Ｃα1
〜Ｃαmは第１のビット線Ｂαｉのカラム選択信号、Ｃ
β1〜Ｃβmは第２のビット線Ｂβｉのカラム選択信号で
ある。
【００２５】上記ビット線プリチャージ回路２５は、図
１破線部に示すように、ＰＭＯＳトランジスタからなり
第１のビット線Ｂαｉをプリチャージする第１のビット
線プリチャージ回路２６と、ＰＭＯＳトランジスタから
なり第２のビット線Ｂβｉをプリチャージする第２のビ
ット線プリチャージ回路２７とから構成される。
１破線部に示すように、ＰＭＯＳトランジスタからなり
第１のビット線Ｂαｉをプリチャージする第１のビット
線プリチャージ回路２６と、ＰＭＯＳトランジスタから
なり第２のビット線Ｂβｉをプリチャージする第２のビ
ット線プリチャージ回路２７とから構成される。
【００２６】すなわち、半導体記憶装置２０は、列（ワ
ード線）を選択するｎ本のワード線Ｗnと、ｎ本のワー
ド線Ｗnの中の１本を選択するワード線アドレスデコー
ダ１３と、ワード線Ｗn及びビット線Ｂαｉ，Ｂβｉに
接続されたｍ×ｎのＲＯＭセルＡ11〜Ａmn（記憶素子）
からなるメモリセルアレー２１と、選択された列の記憶
素子に書き込まれているデータを転送するｍ本のビット
線を、各行に２本ずつ用意し、第１のビット線Ｂαｉは
奇数列目のＲＯＭセルＡix（ｘは１〜ｎのうちの奇数）
で表現されるＲＯＭセルに接続し、第２のビット線Ｂβ
ｉは偶数列目のＲＯＭセルＡiy（ｙは１〜ｎのうちの偶
数）で表現されるＲＯＭセルに接続し、第１のビット線
Ｂαｉをプリチャージする第１のビット線プリチャージ
回路２６と、第２のビット線Ｂβｉをプリチャージする
第２のビット線プリチャージ回路２７と、第１のビット
線Ｂαｉ及び第２のビット線Ｂβｉそれぞれを選択する
カラムスイッチ２４とを備えて構成される。
ード線）を選択するｎ本のワード線Ｗnと、ｎ本のワー
ド線Ｗnの中の１本を選択するワード線アドレスデコー
ダ１３と、ワード線Ｗn及びビット線Ｂαｉ，Ｂβｉに
接続されたｍ×ｎのＲＯＭセルＡ11〜Ａmn（記憶素子）
からなるメモリセルアレー２１と、選択された列の記憶
素子に書き込まれているデータを転送するｍ本のビット
線を、各行に２本ずつ用意し、第１のビット線Ｂαｉは
奇数列目のＲＯＭセルＡix（ｘは１〜ｎのうちの奇数）
で表現されるＲＯＭセルに接続し、第２のビット線Ｂβ
ｉは偶数列目のＲＯＭセルＡiy（ｙは１〜ｎのうちの偶
数）で表現されるＲＯＭセルに接続し、第１のビット線
Ｂαｉをプリチャージする第１のビット線プリチャージ
回路２６と、第２のビット線Ｂβｉをプリチャージする
第２のビット線プリチャージ回路２７と、第１のビット
線Ｂαｉ及び第２のビット線Ｂβｉそれぞれを選択する
カラムスイッチ２４とを備えて構成される。
【００２７】このように、本実施形態に係るＲＯΜは、
ｍ本の行とｎ本の列からなるｍ×ｎのメモリセルＡ11〜
Ａmnを備え、メモリセルＡ11〜Ａmnの各行にビット線が
２本ずつ（Ｂαｉ，Ｂβｉ）存在し、これらは列方向の
セルに対して１つおきに接続されている。すなわち、Ｂ
αｉは１，３，５，…列目のセルに、Ｂβｉは２，４，
６，…列目のセルに接続されている。また、ビット線プ
リチャージ信号ＢＰα，ＢＰβ及びカラム選択信号Ｃα
1〜Ｃαm，Ｃβ1〜Ｃβmは、ビット線Ｂαｉ，Ｂβｉそ
れぞれ別々に設けられている。
ｍ本の行とｎ本の列からなるｍ×ｎのメモリセルＡ11〜
Ａmnを備え、メモリセルＡ11〜Ａmnの各行にビット線が
２本ずつ（Ｂαｉ，Ｂβｉ）存在し、これらは列方向の
セルに対して１つおきに接続されている。すなわち、Ｂ
αｉは１，３，５，…列目のセルに、Ｂβｉは２，４，
６，…列目のセルに接続されている。また、ビット線プ
リチャージ信号ＢＰα，ＢＰβ及びカラム選択信号Ｃα
1〜Ｃαm，Ｃβ1〜Ｃβmは、ビット線Ｂαｉ，Ｂβｉそ
れぞれ別々に設けられている。
【００２８】以下、上述のように構成された半導体記憶
装置２０の動作を説明する。
装置２０の動作を説明する。
【００２９】図２は上記半導体記憶装置２０の動作を示
すタイミングチャートであり、図１に示すＲＯＭが、Ａ
11，Ａ21，…，Ａm1，Ａ12，Ａ22，…，Ａm2，…のよう
に行方向にシーケンシャルにアクセスされる場合の動作
を示すタイミングチャートである。
すタイミングチャートであり、図１に示すＲＯＭが、Ａ
11，Ａ21，…，Ａm1，Ａ12，Ａ22，…，Ａm2，…のよう
に行方向にシーケンシャルにアクセスされる場合の動作
を示すタイミングチャートである。
【００３０】この場合、ワード線はその列のメモリセル
のアクセスが完了するまでｍ回連続してＯＮとなる。し
たがって、各行にビット線を２本ずつ用意し、それぞれ
を列方向のセルに対して１つおきに接続することによっ
て、ｊ−１列目のデータが読み出されている間にあらか
じめｊ列目のビット線をプリチャージし、１〜ｍ行目全
てのビット線にメモリセルのデータを読み出しておくよ
うにする。
のアクセスが完了するまでｍ回連続してＯＮとなる。し
たがって、各行にビット線を２本ずつ用意し、それぞれ
を列方向のセルに対して１つおきに接続することによっ
て、ｊ−１列目のデータが読み出されている間にあらか
じめｊ列目のビット線をプリチャージし、１〜ｍ行目全
てのビット線にメモリセルのデータを読み出しておくよ
うにする。
【００３１】まず、ｊ−１列目のデータ読み出し期間
（図２の１２０の期間）にビット線プリチャージ信号Ｂ
ＰβがＯＮ（ハイレベル）することによってビット線Ｂ
β1〜Ｂβmがプリチャージされる。
（図２の１２０の期間）にビット線プリチャージ信号Ｂ
ＰβがＯＮ（ハイレベル）することによってビット線Ｂ
β1〜Ｂβmがプリチャージされる。
【００３２】次に、ビット線プリチャージ信号ＢＰβが
ＯＦＦ（ローレベル）となった後、ワード線ＷjがＯＮ
となり、ｊ列目の全ての行のデータがビット線Ｂβ1〜
Ｂβmに出力される。ｊ−１列目のデータ読み出しが終
了し、ｊ列目のデータ読み出し期間（図２の１２１の期
間）になると、データ線プリチャージ信号ＤＰがＯＮと
なって、データ線がプリチャージされた後、カラム選択
信号Ｃβ1がＯＮとなってあらかじめビット線Ｂβ1に出
力されていたデータがデータ線１９、センスアンプ１８
を通して外部に出力される。
ＯＦＦ（ローレベル）となった後、ワード線ＷjがＯＮ
となり、ｊ列目の全ての行のデータがビット線Ｂβ1〜
Ｂβmに出力される。ｊ−１列目のデータ読み出しが終
了し、ｊ列目のデータ読み出し期間（図２の１２１の期
間）になると、データ線プリチャージ信号ＤＰがＯＮと
なって、データ線がプリチャージされた後、カラム選択
信号Ｃβ1がＯＮとなってあらかじめビット線Ｂβ1に出
力されていたデータがデータ線１９、センスアンプ１８
を通して外部に出力される。
【００３３】以下、順番に行が選択されていき、データ
が読み出されていく。
が読み出されていく。
【００３４】ｊ列目のデータ読み出し期間には、次のｊ
＋１列目のデータ読み出しに備え、ビット線プリチャー
ジ信号ＢＰαがＯＮとなってＢα1〜Ｂαmのプリチャー
ジが行なわれた後、ｊ＋１列目のワード線Ｗj+1がＯＮ
となり、以下同様の動作を繰り返す。
＋１列目のデータ読み出しに備え、ビット線プリチャー
ジ信号ＢＰαがＯＮとなってＢα1〜Ｂαmのプリチャー
ジが行なわれた後、ｊ＋１列目のワード線Ｗj+1がＯＮ
となり、以下同様の動作を繰り返す。
【００３５】図３は上記半導体記憶装置２０の動作を示
すタイミングチャートであり、図１に示すＲＯＭが、Ａ
11，Ａ12，…，Ａ1n，Ａ21，Ａ22，…，Ａ2m，…，Ａmn
のように列方向にシーケンシャルにアクセスされる場合
の動作を示すタイミングチャートである。
すタイミングチャートであり、図１に示すＲＯＭが、Ａ
11，Ａ12，…，Ａ1n，Ａ21，Ａ22，…，Ａ2m，…，Ａmn
のように列方向にシーケンシャルにアクセスされる場合
の動作を示すタイミングチャートである。
【００３６】例えば、Ａi(j-1)のデータが読み出されて
いる間（図３の１４１参照）にビット線プリチャージ信
号ＢＰβがＯＮとなり、ビット線Ｂβ1〜Ｂβmがあらか
じめプリチャージされる。Ａi(j-1)のデータの読み出し
が終了すると、ＢＰβはＯＦＦとなり、データ線プリチ
ャージ信号ＤＰがＯＮとなってデータ線１９がプリチャ
ージされた後、ワード線Ｗj及びカラム選択信号Ｃβｉ
がＯＮとなって、Ａijのデータが読み出される。
いる間（図３の１４１参照）にビット線プリチャージ信
号ＢＰβがＯＮとなり、ビット線Ｂβ1〜Ｂβmがあらか
じめプリチャージされる。Ａi(j-1)のデータの読み出し
が終了すると、ＢＰβはＯＦＦとなり、データ線プリチ
ャージ信号ＤＰがＯＮとなってデータ線１９がプリチャ
ージされた後、ワード線Ｗj及びカラム選択信号Ｃβｉ
がＯＮとなって、Ａijのデータが読み出される。
【００３７】なお、Ａijの読み出し期間には、次のＡi
(j+1)の読み出しに備え、ＢＰα及びＤＰがＯＮとな
り、ビット線Ｂα1〜Ｂαmがプリチャージされる。
(j+1)の読み出しに備え、ＢＰα及びＤＰがＯＮとな
り、ビット線Ｂα1〜Ｂαmがプリチャージされる。
【００３８】以下、同様の動作を繰り返す。
【００３９】以上説明したように、第１の実施形態に係
る半導体記憶装置２０は、ワード線Ｗn及びビット線Ｂ
αｉ，Ｂβｉに接続されたｍ×ｎのＲＯＭセルＡ11〜Ａ
mnからなるメモリセルアレー２１と、選択された列のＲ
ＯＭセルＡ11〜Ａmnに書き込まれているデータを転送す
るｍ本のビット線を、各行に２本ずつ用意し、第１のビ
ット線Ｂαｉは奇数列目のＲＯＭセルＡ11〜Ａmnに接続
し、第２のビット線Ｂβｉは偶数列目のＲＯＭセルＡ12
〜Ａmn-1に接続し、第１のビット線Ｂαｉをプリチャー
ジする第１のビット線プリチャージ回路２６と、第２の
ビット線Ｂβｉをプリチャージする第２のビット線プリ
チャージ回路２７と、第１のビット線Ｂαｉ及び第２の
ビット線Ｂβｉそれぞれを選択するカラムスイッチ２４
とを備え、シーケンシャルアクセスの特徴を利用し、ビ
ット線を各行に対して２本ずつ用意し、それを列方向の
メモリセルに対して交互に接続することによって、図２
に示すように行方向にシーケンシャルにアクセスする場
合、ｊ−１列目のデータが読み出されている間に、あら
かじめもう一方のビット線をプリチャージし、ｊ列目の
各行のデータをビット線に出力するようにしているの
で、毎回必要であった負荷の大きいビット線のプリチャ
ージ及びデータの読み出し動作が不要となり、１サイク
ルの間に行う動作は、負荷の小さいデータ線のプリチャ
ージとビット線まで出力されていたデータの読み出しの
みとなり、大幅な高速動作が可能になる。
る半導体記憶装置２０は、ワード線Ｗn及びビット線Ｂ
αｉ，Ｂβｉに接続されたｍ×ｎのＲＯＭセルＡ11〜Ａ
mnからなるメモリセルアレー２１と、選択された列のＲ
ＯＭセルＡ11〜Ａmnに書き込まれているデータを転送す
るｍ本のビット線を、各行に２本ずつ用意し、第１のビ
ット線Ｂαｉは奇数列目のＲＯＭセルＡ11〜Ａmnに接続
し、第２のビット線Ｂβｉは偶数列目のＲＯＭセルＡ12
〜Ａmn-1に接続し、第１のビット線Ｂαｉをプリチャー
ジする第１のビット線プリチャージ回路２６と、第２の
ビット線Ｂβｉをプリチャージする第２のビット線プリ
チャージ回路２７と、第１のビット線Ｂαｉ及び第２の
ビット線Ｂβｉそれぞれを選択するカラムスイッチ２４
とを備え、シーケンシャルアクセスの特徴を利用し、ビ
ット線を各行に対して２本ずつ用意し、それを列方向の
メモリセルに対して交互に接続することによって、図２
に示すように行方向にシーケンシャルにアクセスする場
合、ｊ−１列目のデータが読み出されている間に、あら
かじめもう一方のビット線をプリチャージし、ｊ列目の
各行のデータをビット線に出力するようにしているの
で、毎回必要であった負荷の大きいビット線のプリチャ
ージ及びデータの読み出し動作が不要となり、１サイク
ルの間に行う動作は、負荷の小さいデータ線のプリチャ
ージとビット線まで出力されていたデータの読み出しの
みとなり、大幅な高速動作が可能になる。
【００４０】また、図３に示すように列方向にシーケン
シャルにアクセスされる場合、ビット線Ｂαｉを用いて
Ａi(j-1)のデータが読み出されている間に、あらかじめ
ｊ列目に接続されているビット線Ｂβｉをプリチャージ
しておくことによって、毎回必要であったビット線のプ
リチャージが不要となり、１サイクルの間に必要な動作
は、データ線のプリチャージとメモリセルからのデータ
の読み出しのみとなるので、大幅な高速動作が可能にな
る。
シャルにアクセスされる場合、ビット線Ｂαｉを用いて
Ａi(j-1)のデータが読み出されている間に、あらかじめ
ｊ列目に接続されているビット線Ｂβｉをプリチャージ
しておくことによって、毎回必要であったビット線のプ
リチャージが不要となり、１サイクルの間に必要な動作
は、データ線のプリチャージとメモリセルからのデータ
の読み出しのみとなるので、大幅な高速動作が可能にな
る。
【００４１】したがって、高速なメモリアクセスができ
ることとなり、データ処理装置等高速性を要求される情
報処理装置に適用して好適である。
ることとなり、データ処理装置等高速性を要求される情
報処理装置に適用して好適である。
【００４２】図４は本発明の第２の実施形態に係る半導
体記憶装置の構成図である。本実施形態に係る半導体記
憶装置の説明にあたり図１に示す半導体記憶装置と同一
構成部分には同一符号を付している。
体記憶装置の構成図である。本実施形態に係る半導体記
憶装置の説明にあたり図１に示す半導体記憶装置と同一
構成部分には同一符号を付している。
【００４３】図４において、半導体記憶装置３０は、ｍ
本の行とｎ本の列からなるｍ×ｎのＲＯＭセルＡ11〜Ａ
mnからなるメモリセルアレー２１、アドレス生成回路３
１、ワード線アドレスデコーダ１３、ビット線アドレス
デコーダ２３、カラムスイッチ２４、ビット線プリチャ
ージ回路３２、データ線プリチャージ回路１７、及びセ
ンスアンプ１８を含んで構成される。
本の行とｎ本の列からなるｍ×ｎのＲＯＭセルＡ11〜Ａ
mnからなるメモリセルアレー２１、アドレス生成回路３
１、ワード線アドレスデコーダ１３、ビット線アドレス
デコーダ２３、カラムスイッチ２４、ビット線プリチャ
ージ回路３２、データ線プリチャージ回路１７、及びセ
ンスアンプ１８を含んで構成される。
【００４４】また、１９はデータ線、Ｂαｉは各行に２
本ずつ設けたビット線のうちの第１のビット線、Ｂβｉ
は各行に２本ずつ設けたビット線のうちの第２のビット
線、Ｗ1〜Ｗnはワード線、ＢＰαAは第１のビット線Ｂ
αｉの奇数行目のビット線プリチャージ信号、ＢＰαＢ
は第１のビット線Ｂαｉの偶数行目のビット線プリチャ
ージ信号、ＢＰβＡは第２のビット線Ｂβｉの奇数行目
のビット線プリチャージ信号、ＢＰβＢは第２のビット
線Ｂβｉの偶数行目のビット線プリチャージ信号、ＤＰ
はデータ線プリチャージ信号、Ｃα1〜Ｃαmは第１のビ
ット線Ｂαｉのカラム選択信号、Ｃβ1〜Ｃβmは第２の
ビット線Ｂβｉのカラム選択信号である。
本ずつ設けたビット線のうちの第１のビット線、Ｂβｉ
は各行に２本ずつ設けたビット線のうちの第２のビット
線、Ｗ1〜Ｗnはワード線、ＢＰαAは第１のビット線Ｂ
αｉの奇数行目のビット線プリチャージ信号、ＢＰαＢ
は第１のビット線Ｂαｉの偶数行目のビット線プリチャ
ージ信号、ＢＰβＡは第２のビット線Ｂβｉの奇数行目
のビット線プリチャージ信号、ＢＰβＢは第２のビット
線Ｂβｉの偶数行目のビット線プリチャージ信号、ＤＰ
はデータ線プリチャージ信号、Ｃα1〜Ｃαmは第１のビ
ット線Ｂαｉのカラム選択信号、Ｃβ1〜Ｃβmは第２の
ビット線Ｂβｉのカラム選択信号である。
【００４５】上記ビット線プリチャージ回路３２は、図
４破線部に示すように、第１のビット線Ｂαｉの奇数行
目をプリチャージする第１のビット線プリチャージ回路
３３と、第１のビット線Ｂαｉの偶数行目をプリチャー
ジする第１のビット線プリチャージ回路３４と、第２の
ビット線Ｂβｉの奇数行目をプリチャージする第２のビ
ット線プリチャージ回路３５と、第２のビット線Ｂβｉ
の偶数行目をプリチャージする第２のビット線プリチャ
ージ回路３６とから構成される。
４破線部に示すように、第１のビット線Ｂαｉの奇数行
目をプリチャージする第１のビット線プリチャージ回路
３３と、第１のビット線Ｂαｉの偶数行目をプリチャー
ジする第１のビット線プリチャージ回路３４と、第２の
ビット線Ｂβｉの奇数行目をプリチャージする第２のビ
ット線プリチャージ回路３５と、第２のビット線Ｂβｉ
の偶数行目をプリチャージする第２のビット線プリチャ
ージ回路３６とから構成される。
【００４６】このように、本実施形態に係るＲＯΜは、
ｍ本の行とｎ本の列からなるｍ×ｎのメモリセルＡ11〜
Ａmnを備え、ビット線プリチャージ信号がα側、β側そ
れぞれ２本ずつ、計４本存在し、ＢＰαAは１，３，
５，７，…行目のα側のビット線、例えばＢα1，Ｂα3
を、ＢＰαBは２，４，６，８，…行目のα側のビット
線、例えばＢα2，Ｂα4をプリチャージする。同様に、
ＢＰβAは１，３，５，７，…行目のβ側のビット線、
例えばＢβ1，Ｂβ3を、ＢＰβBは２，４，６，８，…
行目のβ側のビット線、例えばＢβ2，Ｂβ4をプリチャ
ージする構成となっている。
ｍ本の行とｎ本の列からなるｍ×ｎのメモリセルＡ11〜
Ａmnを備え、ビット線プリチャージ信号がα側、β側そ
れぞれ２本ずつ、計４本存在し、ＢＰαAは１，３，
５，７，…行目のα側のビット線、例えばＢα1，Ｂα3
を、ＢＰαBは２，４，６，８，…行目のα側のビット
線、例えばＢα2，Ｂα4をプリチャージする。同様に、
ＢＰβAは１，３，５，７，…行目のβ側のビット線、
例えばＢβ1，Ｂβ3を、ＢＰβBは２，４，６，８，…
行目のβ側のビット線、例えばＢβ2，Ｂβ4をプリチャ
ージする構成となっている。
【００４７】以下、上述のように構成された半導体記憶
装置３０の動作を説明する。
装置３０の動作を説明する。
【００４８】図５は上記半導体記憶装置３０の動作を示
すタイミングチャートであり、図４に示すＲＯＭが、Ａ
11，Ａ12，…，Ａ1n，Ａ21，Ａ22，…，Ａ2m，…，Ａmn
のように列方向にシーケンシャルにアクセスされる場合
の動作を示すタイミングチャートである。
すタイミングチャートであり、図４に示すＲＯＭが、Ａ
11，Ａ12，…，Ａ1n，Ａ21，Ａ22，…，Ａ2m，…，Ａmn
のように列方向にシーケンシャルにアクセスされる場合
の動作を示すタイミングチャートである。
【００４９】前記第１の実施形態に係る半導体記憶装置
２０のプリチャージ動作は、α側のプリチャージ信号
（前記図２のＢＰα）がＯＮになると、α側全てのビッ
ト線がプリチャージされ、またβ側のプリチャージ信号
（前記図２のＢＰβ）がＯＮになると、β側全てのビッ
ト線がプリチャージされるのに対し、本実施形態では、
図４のＢＰαAがＯＮになると、Ｂα1，Ｂα3，Ｂα5，
…が、ＢＰαBがＯＮになると、Ｂα2，Ｂα4，Ｂα6，
…がそれぞれプリチャージされる。また、ＢＰβAがＯ
Ｎになると、Ｂβ1，Ｂβ3，Ｂβ5，…が、ＢＰβBがＯ
Ｎになると、Ｂβ2，Ｂβ4，Ｂβ6，…が、それぞれプ
リチャージされる。その他の動作は前記第１の実施形態
と同様である。
２０のプリチャージ動作は、α側のプリチャージ信号
（前記図２のＢＰα）がＯＮになると、α側全てのビッ
ト線がプリチャージされ、またβ側のプリチャージ信号
（前記図２のＢＰβ）がＯＮになると、β側全てのビッ
ト線がプリチャージされるのに対し、本実施形態では、
図４のＢＰαAがＯＮになると、Ｂα1，Ｂα3，Ｂα5，
…が、ＢＰαBがＯＮになると、Ｂα2，Ｂα4，Ｂα6，
…がそれぞれプリチャージされる。また、ＢＰβAがＯ
Ｎになると、Ｂβ1，Ｂβ3，Ｂβ5，…が、ＢＰβBがＯ
Ｎになると、Ｂβ2，Ｂβ4，Ｂβ6，…が、それぞれプ
リチャージされる。その他の動作は前記第１の実施形態
と同様である。
【００５０】以上説明したように、第２の実施形態に係
る半導体記憶装置３０は、ビット線プリチャージ回路３
２が、第１のビット線Ｂαｉの奇数行目をプリチャージ
する第１のビット線プリチャージ回路３３と、第１のビ
ット線Ｂαｉの偶数行目をプリチャージする第１のビッ
ト線プリチャージ回路３４と、第２のビット線Ｂβｉの
奇数行目をプリチャージする第２のビット線プリチャー
ジ回路３５と、第２のビット線Ｂβｉの偶数行目をプリ
チャージする第２のビット線プリチャージ回路３６とか
ら構成され、列方向にシーケンシャルにアドレス選択し
ていく場合、隣接する第１のビット線及び第２のビット
線を、異なるビット線プリチャージ回路を用いてプリチ
ャージするようにしているので、第１の実施形態の効果
に加え、隣接するビット線同士が必ず異なるプリチャー
ジ信号でプリチャージされるため、１列目とｎ列目が同
じ側のビット線に接続されている場合でも、動作可能と
なる。
る半導体記憶装置３０は、ビット線プリチャージ回路３
２が、第１のビット線Ｂαｉの奇数行目をプリチャージ
する第１のビット線プリチャージ回路３３と、第１のビ
ット線Ｂαｉの偶数行目をプリチャージする第１のビッ
ト線プリチャージ回路３４と、第２のビット線Ｂβｉの
奇数行目をプリチャージする第２のビット線プリチャー
ジ回路３５と、第２のビット線Ｂβｉの偶数行目をプリ
チャージする第２のビット線プリチャージ回路３６とか
ら構成され、列方向にシーケンシャルにアドレス選択し
ていく場合、隣接する第１のビット線及び第２のビット
線を、異なるビット線プリチャージ回路を用いてプリチ
ャージするようにしているので、第１の実施形態の効果
に加え、隣接するビット線同士が必ず異なるプリチャー
ジ信号でプリチャージされるため、１列目とｎ列目が同
じ側のビット線に接続されている場合でも、動作可能と
なる。
【００５１】例えば、図４の場合、α側のビット線は１
列目とｎ列目が同じ側のビット線に接続されているが、
本実施形態ではビット線プリチャージ信号ＢＰαAがＯ
Ｎとなるとα側の奇数のビット線がプリチャージされ、
その隣の偶数のビット線はα側であってもＢＰαBがＯ
Ｎになるまでプリチャージされない。したがって、この
ように列が同じ側のビット線に接続されている場合で
も、動作可能となる。
列目とｎ列目が同じ側のビット線に接続されているが、
本実施形態ではビット線プリチャージ信号ＢＰαAがＯ
Ｎとなるとα側の奇数のビット線がプリチャージされ、
その隣の偶数のビット線はα側であってもＢＰαBがＯ
Ｎになるまでプリチャージされない。したがって、この
ように列が同じ側のビット線に接続されている場合で
も、動作可能となる。
【００５２】図６は本発明の第３の実施形態に係る半導
体記憶装置の構成図である。本実施形態に係る半導体記
憶装置の説明にあたり図４に示す半導体記憶装置と同一
構成部分には同一符号を付している。
体記憶装置の構成図である。本実施形態に係る半導体記
憶装置の説明にあたり図４に示す半導体記憶装置と同一
構成部分には同一符号を付している。
【００５３】図６において、半導体記憶装置４０は、ｍ
本の行とｎ本の列からなるｍ×ｎのＲＯＭセルＡ11〜Ａ
mnアレーからなるメモリセルアレー２１、アドレス生成
回路４１、ワード線アドレスデコーダ１３、ビット線ア
ドレスデコーダ２３、カラムスイッチ２４、ビット線プ
リチャージ回路４２、データ線プリチャージ回路１７、
及びセンスアンプ１８を含んで構成される。
本の行とｎ本の列からなるｍ×ｎのＲＯＭセルＡ11〜Ａ
mnアレーからなるメモリセルアレー２１、アドレス生成
回路４１、ワード線アドレスデコーダ１３、ビット線ア
ドレスデコーダ２３、カラムスイッチ２４、ビット線プ
リチャージ回路４２、データ線プリチャージ回路１７、
及びセンスアンプ１８を含んで構成される。
【００５４】上記ビット線プリチャージ回路４２は、各
行の第１のビット線Ｂαｉ、及び第２のビット線Ｂβｉ
をプリチャージするためのもので、それぞれのビット線
ごとに別々に設けて構成される。
行の第１のビット線Ｂαｉ、及び第２のビット線Ｂβｉ
をプリチャージするためのもので、それぞれのビット線
ごとに別々に設けて構成される。
【００５５】すなわち、本実施形態に係るＲＯΜは、前
記第１、第２の実施形態と同様にｍ×ｎのメモリセルを
備え、アドレス生成回路４１の出力ＢＰ1〜ＢＰ2mに示
すように、ビット線プリチャージ信号がそれぞれのビッ
ト線に一本ずつ、２ｍ本存在する。
記第１、第２の実施形態と同様にｍ×ｎのメモリセルを
備え、アドレス生成回路４１の出力ＢＰ1〜ＢＰ2mに示
すように、ビット線プリチャージ信号がそれぞれのビッ
ト線に一本ずつ、２ｍ本存在する。
【００５６】以下、上述のように構成された半導体記憶
装置４０の動作を説明する。
装置４０の動作を説明する。
【００５７】図７は上記半導体記憶装置４０の動作を示
すタイミングチャートであり、図６に示すＲＯＭが、Ａ
11，Ａ12，…，Ａ1n，Ａ21，Ａ22，…，Ａ2m，…，Ａmn
のように列方向にシーケンシャルにアクセスされる場合
の動作を示すタイミングチャートである。ビット線プリ
チャージ信号ＢＰはＢＰ4までを示している。
すタイミングチャートであり、図６に示すＲＯＭが、Ａ
11，Ａ12，…，Ａ1n，Ａ21，Ａ22，…，Ａ2m，…，Ａmn
のように列方向にシーケンシャルにアクセスされる場合
の動作を示すタイミングチャートである。ビット線プリ
チャージ信号ＢＰはＢＰ4までを示している。
【００５８】本実施形態では、次に使用されるビット線
のプリチャージ信号のみがＯＮとなり、その他のビット
線はプリチャージされない。例えば、図７に示すよう
に、第１のビット線をプリチャージする場合、ビット線
プリチャージ信号ＢＰ1，ＢＰ2のみがＯＮし、その他の
ビット線のビット線プリチャージ信号（図７ではＢＰ
1，ＢＰ2）プリチャージされない。すなわち、前記第２
の実施形態の動作と同じである。
のプリチャージ信号のみがＯＮとなり、その他のビット
線はプリチャージされない。例えば、図７に示すよう
に、第１のビット線をプリチャージする場合、ビット線
プリチャージ信号ＢＰ1，ＢＰ2のみがＯＮし、その他の
ビット線のビット線プリチャージ信号（図７ではＢＰ
1，ＢＰ2）プリチャージされない。すなわち、前記第２
の実施形態の動作と同じである。
【００５９】このように、第３の実施形態に係る半導体
記憶装置４０は、第１、第２のビット線を備えるＲＯＭ
において、各行の第１のビット線、及び第２のビット線
をプリチャージするためのプリチャージ回路４２を、そ
れぞれのビット線ごとに別々に設けているので、前記第
２の実施形態で説明した効果に加え、次に使用されるビ
ット線のみをプリチャージするため、余分なビット線の
プリチャージ動作がなくなり、より低消費電力となる。
記憶装置４０は、第１、第２のビット線を備えるＲＯＭ
において、各行の第１のビット線、及び第２のビット線
をプリチャージするためのプリチャージ回路４２を、そ
れぞれのビット線ごとに別々に設けているので、前記第
２の実施形態で説明した効果に加え、次に使用されるビ
ット線のみをプリチャージするため、余分なビット線の
プリチャージ動作がなくなり、より低消費電力となる。
【００６０】図８は本発明の第４の実施形態に係る半導
体記憶装置の構成図である。本実施形態に係る半導体記
憶装置の説明にあたり図１に示す半導体記憶装置と同一
構成部分には同一符号を付している。
体記憶装置の構成図である。本実施形態に係る半導体記
憶装置の説明にあたり図１に示す半導体記憶装置と同一
構成部分には同一符号を付している。
【００６１】図８において、半導体記憶装置５０は、ｍ
本の行とｎ本の列からなるｍ×ｎのＲＯＭセルＡ11〜Ａ
mnからなるメモリセルアレー２１、アドレス生成回路５
１、ワード線アドレスデコーダＡ５２、ワード線アドレ
スデコーダＢ５３、ビット線アドレスデコーダ５４、カ
ラムスイッチ５５、ビット線プリチャージ回路５６、デ
ータ線プリチャージ回路１７、及びセンスアンプ１８を
含んで構成される。
本の行とｎ本の列からなるｍ×ｎのＲＯＭセルＡ11〜Ａ
mnからなるメモリセルアレー２１、アドレス生成回路５
１、ワード線アドレスデコーダＡ５２、ワード線アドレ
スデコーダＢ５３、ビット線アドレスデコーダ５４、カ
ラムスイッチ５５、ビット線プリチャージ回路５６、デ
ータ線プリチャージ回路１７、及びセンスアンプ１８を
含んで構成される。
【００６２】上記ビット線プリチャージ回路５６は、図
８破線部に示すように、ＰＭＯＳトランジスタからなり
前半の行のビット線をプリチャージする第１のビット線
プリチャージ回路５７と、後半の行のビット線をプリチ
ャージする第２のビット線プリチャージ回路５８とから
構成される。
８破線部に示すように、ＰＭＯＳトランジスタからなり
前半の行のビット線をプリチャージする第１のビット線
プリチャージ回路５７と、後半の行のビット線をプリチ
ャージする第２のビット線プリチャージ回路５８とから
構成される。
【００６３】すなわち、半導体記憶装置５０は、各列に
ワード線を２本ずつ用意し、第１のワード線ＷＡｊは前
半の行のビット線に接続されているＲＯＭセルＡ11〜Ａ
mn（記憶素子）からなるメモリセルアレー２１に接続
し、第２のワード線ＷＢｊは後半の行のビット線に接続
されているＲＯＭセルＡ11〜Ａmnに接続し、ｎ本の第１
のワード線ＷＡｊの中の１本を選択するワード線アドレ
スデコーダＡ５２（第１のワード線デコーダ）と、ｎ本
の第２のワード線ＷＢｊの中の１本を選択するワード線
アドレスデコーダＢ５３（第２のワード線デコーダ）
と、前半の行のビット線をプリチャージする第１のビッ
ト線プリチャージ回路５７と、後半の行のビット線をプ
リチャージする第２のビット線プリチャージ回路５８か
ら構成される。
ワード線を２本ずつ用意し、第１のワード線ＷＡｊは前
半の行のビット線に接続されているＲＯＭセルＡ11〜Ａ
mn（記憶素子）からなるメモリセルアレー２１に接続
し、第２のワード線ＷＢｊは後半の行のビット線に接続
されているＲＯＭセルＡ11〜Ａmnに接続し、ｎ本の第１
のワード線ＷＡｊの中の１本を選択するワード線アドレ
スデコーダＡ５２（第１のワード線デコーダ）と、ｎ本
の第２のワード線ＷＢｊの中の１本を選択するワード線
アドレスデコーダＢ５３（第２のワード線デコーダ）
と、前半の行のビット線をプリチャージする第１のビッ
ト線プリチャージ回路５７と、後半の行のビット線をプ
リチャージする第２のビット線プリチャージ回路５８か
ら構成される。
【００６４】このように、本実施形態に係るＲＯΜは、
前記第１、第２、第３の実施形態と同様にｍ×ｎのメモ
リセルを備え、各列にワード線が２本ずつ（ＷＡｊ，Ｗ
Ｂｊ）存在し、ＷΑｊは１〜ｉ行目のセルに、ＷＢｊは
ｉ＋１〜ｍ行目のセルにそれぞれ接続されていて、それ
ぞれにワード線アドレスデコーダＡ５２，Ｂ５３が設け
られている。ビット線プリチャージ信号は２本（ＢＰ
A，ＢＰB）存在し、ビット線プリチャージ信号ＢＰAは
Ｂ1〜Ｂiを、ビット線プリチャージ信号ＢＰBはＢi＋１
〜Ｂmをプリチャージする構成となっている。
前記第１、第２、第３の実施形態と同様にｍ×ｎのメモ
リセルを備え、各列にワード線が２本ずつ（ＷＡｊ，Ｗ
Ｂｊ）存在し、ＷΑｊは１〜ｉ行目のセルに、ＷＢｊは
ｉ＋１〜ｍ行目のセルにそれぞれ接続されていて、それ
ぞれにワード線アドレスデコーダＡ５２，Ｂ５３が設け
られている。ビット線プリチャージ信号は２本（ＢＰ
A，ＢＰB）存在し、ビット線プリチャージ信号ＢＰAは
Ｂ1〜Ｂiを、ビット線プリチャージ信号ＢＰBはＢi＋１
〜Ｂmをプリチャージする構成となっている。
【００６５】以下、上述のように構成された半導体記憶
装置５０の動作を説明する。
装置５０の動作を説明する。
【００６６】図９は上記半導体記憶装置５０の動作を示
すタイミングチャートである。
すタイミングチャートである。
【００６７】行方向にシーケンシャルにアクセスされる
場合において、１〜ｉ行目のデータが読み出されている
間にｉ＋１〜ｍ行目のプリチャージ・ビット線へのデー
タの読み出しを行い、ｉ＋１〜ｍ行目のデータが読み出
されている間に、次の列の１〜ｉ行目のプリチャージ・
ビット線ヘのデータの読み出しを行う。
場合において、１〜ｉ行目のデータが読み出されている
間にｉ＋１〜ｍ行目のプリチャージ・ビット線へのデー
タの読み出しを行い、ｉ＋１〜ｍ行目のデータが読み出
されている間に、次の列の１〜ｉ行目のプリチャージ・
ビット線ヘのデータの読み出しを行う。
【００６８】まず、Ａ(i+1)(j-1)〜Ａm(j-1)の読み出し
期間（図９に示す４２０の期間）に、ビット線プリチャ
ージ信号ＢＰAがＯＮ（ハイレベル）となり、ビット線
Ｂ1〜Ｂiがプリチャージされる。
期間（図９に示す４２０の期間）に、ビット線プリチャ
ージ信号ＢＰAがＯＮ（ハイレベル）となり、ビット線
Ｂ1〜Ｂiがプリチャージされる。
【００６９】次に、ワード線アドレスデコーダＡ５２に
よってＷΑｊがＯＮ（ハイレベル）となり、ＲＯΜセル
Ａ1j〜Ａijのデータがビット線Ｂ1〜Ｂiに出力される。
よってＷΑｊがＯＮ（ハイレベル）となり、ＲＯΜセル
Ａ1j〜Ａijのデータがビット線Ｂ1〜Ｂiに出力される。
【００７０】上記Ａ(i+1)(j-1)〜Ａm(j-1)の読み出し期
間が終了し、Ａ1j〜Ａijの読み出し期間（図９に示す４
２１の期間）になると、データ線プリチャージ信号ＤＰ
がＯＮ（ハイレベル）となってデータ線１９がプリチャ
ージされた後、カラム選択信号Ｃ1がＯＮ（ハイレベ
ル）となってあらかじめビット線Ｂ1に出力されていた
データがデータ線１９、センスアンプ１８を通して外部
に出力される。
間が終了し、Ａ1j〜Ａijの読み出し期間（図９に示す４
２１の期間）になると、データ線プリチャージ信号ＤＰ
がＯＮ（ハイレベル）となってデータ線１９がプリチャ
ージされた後、カラム選択信号Ｃ1がＯＮ（ハイレベ
ル）となってあらかじめビット線Ｂ1に出力されていた
データがデータ線１９、センスアンプ１８を通して外部
に出力される。
【００７１】以下、順番に行が選択されていき、データ
が読み出されていく。Ａ1j〜Ａijの読み出し期間には、
ビット線プリチャージ信号ＢＰBがＯＮ（ハイレベル）
となって、ビット線Ｂi+1〜Ｂmがプリチャージされ、以
下同様の動作を繰り返す。
が読み出されていく。Ａ1j〜Ａijの読み出し期間には、
ビット線プリチャージ信号ＢＰBがＯＮ（ハイレベル）
となって、ビット線Ｂi+1〜Ｂmがプリチャージされ、以
下同様の動作を繰り返す。
【００７２】以上説明したように、第４の実施形態に係
る半導体記憶装置５０は、各列にワード線を２本ずつ用
意し、第１のワード線ＷＡｊは前半の行のビット線に接
続されているＲＯＭセルＡ11〜Ａmnからなるメモリセル
アレー２１に接続し、第２のワード線ＷＢｊは後半の行
のビット線に接続されているＲＯＭセルＡ11〜Ａmnに接
続し、ｎ本の第１のワード線ＷＡｊの中の１本を選択す
るワード線アドレスデコーダＡ５２と、ｎ本の第２のワ
ード線ＷＢｊの中の１本を選択するワード線アドレスデ
コーダＢ５３と、前半の行のビット線をプリチャージす
る第１のビット線プリチャージ回路５７と、後半の行の
ビット線をプリチャージする第２のビット線プリチャー
ジ回路５８とを備え、行方向にシーケンシャルにアドレ
ス選択されていく場合、第１のワード線ＷＡｊにより選
択された列の前半の行のＲＯＭセルＡ11〜Ａmnのデータ
を順次外部に出力する第１の処理と、第１の処理が行な
われている間に、第２のワード線ＷＢｊに接続されてい
る後半の行のビット線をプリチャージした後、第１の処
理でアドレス選択されている列で、第２のワード線ＷＢ
ｊに接続されているＲＯＭセルＡ11〜Ａmnのデータを、
後半の行のビット線に出力しておく第２の処理と、第２
の処理が終了した後、第２の処理でビット線に出力して
おいたデータを順次外部に出力する第３の処理と、第３
の処理が行われている間に、第１のワード線ＷＡｊに接
続されている前半の行のビット線をプリチャージした
後、第２の処理でアドレス選択されている次の列で、第
１のワード線ＷＡｊに接続されているＲＯＭセルＡ11〜
Ａmnのデータを、前半の行のビット線に出力しておく第
４の処理を備え、第１の処理から第４の処理を繰り返し
行うようにしているので、シーケンシャルアクセスの特
徴を利用し、ワード線を１〜ｉ行目、ｉ＋１〜ｍ行目で
分割することによって、１〜ｉ行目のデータが読み出さ
れている間にあらかじめｉ＋１〜ｍ行目のビット線をプ
リチャージし、各行のデータをビット線に読み出してお
くことによって、大幅な高速動作が可能になる。
る半導体記憶装置５０は、各列にワード線を２本ずつ用
意し、第１のワード線ＷＡｊは前半の行のビット線に接
続されているＲＯＭセルＡ11〜Ａmnからなるメモリセル
アレー２１に接続し、第２のワード線ＷＢｊは後半の行
のビット線に接続されているＲＯＭセルＡ11〜Ａmnに接
続し、ｎ本の第１のワード線ＷＡｊの中の１本を選択す
るワード線アドレスデコーダＡ５２と、ｎ本の第２のワ
ード線ＷＢｊの中の１本を選択するワード線アドレスデ
コーダＢ５３と、前半の行のビット線をプリチャージす
る第１のビット線プリチャージ回路５７と、後半の行の
ビット線をプリチャージする第２のビット線プリチャー
ジ回路５８とを備え、行方向にシーケンシャルにアドレ
ス選択されていく場合、第１のワード線ＷＡｊにより選
択された列の前半の行のＲＯＭセルＡ11〜Ａmnのデータ
を順次外部に出力する第１の処理と、第１の処理が行な
われている間に、第２のワード線ＷＢｊに接続されてい
る後半の行のビット線をプリチャージした後、第１の処
理でアドレス選択されている列で、第２のワード線ＷＢ
ｊに接続されているＲＯＭセルＡ11〜Ａmnのデータを、
後半の行のビット線に出力しておく第２の処理と、第２
の処理が終了した後、第２の処理でビット線に出力して
おいたデータを順次外部に出力する第３の処理と、第３
の処理が行われている間に、第１のワード線ＷＡｊに接
続されている前半の行のビット線をプリチャージした
後、第２の処理でアドレス選択されている次の列で、第
１のワード線ＷＡｊに接続されているＲＯＭセルＡ11〜
Ａmnのデータを、前半の行のビット線に出力しておく第
４の処理を備え、第１の処理から第４の処理を繰り返し
行うようにしているので、シーケンシャルアクセスの特
徴を利用し、ワード線を１〜ｉ行目、ｉ＋１〜ｍ行目で
分割することによって、１〜ｉ行目のデータが読み出さ
れている間にあらかじめｉ＋１〜ｍ行目のビット線をプ
リチャージし、各行のデータをビット線に読み出してお
くことによって、大幅な高速動作が可能になる。
【００７３】図１０は本発明の第５の実施形態に係る半
導体記憶装置の構成図である。本実施形態に係る半導体
記憶装置の説明にあたり図１に示す半導体記憶装置と同
一構成部分には同一符号を付している。
導体記憶装置の構成図である。本実施形態に係る半導体
記憶装置の説明にあたり図１に示す半導体記憶装置と同
一構成部分には同一符号を付している。
【００７４】図１０において、半導体記憶装置６０は、
ｍ本の行とｎ本の列からなるｍ×ｎのＲＯＭセルＡ11〜
Ａmnからなるメモリセルアレー２１、アドレス生成回路
６１、ワード線アドレスデコーダＡ６２、ワード線アド
レスデコーダＢ６３、ビット線アドレスデコーダ２３、
カラムスイッチ２４、ビット線プリチャージ回路６４、
データ線プリチャージ回路１７、及びセンスアンプ１８
を含んで構成される。
ｍ本の行とｎ本の列からなるｍ×ｎのＲＯＭセルＡ11〜
Ａmnからなるメモリセルアレー２１、アドレス生成回路
６１、ワード線アドレスデコーダＡ６２、ワード線アド
レスデコーダＢ６３、ビット線アドレスデコーダ２３、
カラムスイッチ２４、ビット線プリチャージ回路６４、
データ線プリチャージ回路１７、及びセンスアンプ１８
を含んで構成される。
【００７５】上記ビット線プリチャージ回路６４は、図
１０破線部に示すように、第１のビット線Ｂαｉの奇数
行目をプリチャージする第１のビット線プリチャージ回
路６５と、第１のビット線Ｂαｉの偶数行目をプリチャ
ージする第１のビット線プリチャージ回路６６と、第２
のビット線Ｂβｉの奇数行目をプリチャージする第２の
ビット線プリチャージ回路６７と、第２のビット線Ｂβ
ｉの偶数行目をプリチャージする第２のビット線プリチ
ャージ回路６８とから構成される。
１０破線部に示すように、第１のビット線Ｂαｉの奇数
行目をプリチャージする第１のビット線プリチャージ回
路６５と、第１のビット線Ｂαｉの偶数行目をプリチャ
ージする第１のビット線プリチャージ回路６６と、第２
のビット線Ｂβｉの奇数行目をプリチャージする第２の
ビット線プリチャージ回路６７と、第２のビット線Ｂβ
ｉの偶数行目をプリチャージする第２のビット線プリチ
ャージ回路６８とから構成される。
【００７６】このように、本実施形態に係るＲＯΜは、
各列にワード線が２本ずつ（ＷΑｊ，ＷＢｊ）存在し、
ＷΑｊは１〜ｉ行目のセルに、ＷＢｊはｉ＋１〜ｍ行目
のセルにそれぞれ接続されていて、それぞれにワード線
アドレスデコーダＡ６２，Ｂ６３が設けられている。ビ
ット線プリチャージ信号は４本（ＢＰαA，ＢＰαB，Ｂ
ＰβA，ＢＰβB）存在し、ＢＰαAはＢα１〜Ｂαｉ
を、ＢＰαBはＢβ1〜Ｂβｉを、ＢＰβAはＢαi+1〜Ｂ
αmを、ＢＰβBはＢβi+1〜Ｂβmをそれぞれプリチャー
ジする構成となっている。
各列にワード線が２本ずつ（ＷΑｊ，ＷＢｊ）存在し、
ＷΑｊは１〜ｉ行目のセルに、ＷＢｊはｉ＋１〜ｍ行目
のセルにそれぞれ接続されていて、それぞれにワード線
アドレスデコーダＡ６２，Ｂ６３が設けられている。ビ
ット線プリチャージ信号は４本（ＢＰαA，ＢＰαB，Ｂ
ＰβA，ＢＰβB）存在し、ＢＰαAはＢα１〜Ｂαｉ
を、ＢＰαBはＢβ1〜Ｂβｉを、ＢＰβAはＢαi+1〜Ｂ
αmを、ＢＰβBはＢβi+1〜Ｂβmをそれぞれプリチャー
ジする構成となっている。
【００７７】以下、上述のように構成された半導体記憶
装置６０の動作を説明する。
装置６０の動作を説明する。
【００７８】基本的な動作は前記第１の実施形態に記載
した内容と同じであるが、本実施形態では、例えばＡij
を読み出している期間に、プリチャージ信号ＢＰαA，
ＢＰβA，ＢＰβBがＯＮ（ハイレベル）となり、ＢＰα
Bによってプリチャージされるビット線以外の全てのビ
ット線（この場合、Ｂα1〜Ｂαm，Ｂβi+1〜Ｂβm）を
あらかじめプリチャージしておく。すなわち、Ａijが読
み出されている期間に、Ｂα1〜Ｂαm，Ｂβi+1〜Ｂβm
をあらかじめプリチャージしておくようにする。
した内容と同じであるが、本実施形態では、例えばＡij
を読み出している期間に、プリチャージ信号ＢＰαA，
ＢＰβA，ＢＰβBがＯＮ（ハイレベル）となり、ＢＰα
Bによってプリチャージされるビット線以外の全てのビ
ット線（この場合、Ｂα1〜Ｂαm，Ｂβi+1〜Ｂβm）を
あらかじめプリチャージしておく。すなわち、Ａijが読
み出されている期間に、Ｂα1〜Ｂαm，Ｂβi+1〜Ｂβm
をあらかじめプリチャージしておくようにする。
【００７９】以上説明したように、第５の実施形態に係
る半導体記憶装置６０は、各列にワード線を２本ずつ用
意し、第１のワード線ＷＡｊは前半の行のビット線に接
続されているＲＯＭセルＡ11〜Ａmnからなるメモリセル
アレー２１に接続し、第２のワード線ＷＢｊは後半の行
のビット線に接続されているＲＯＭセルＡ11〜Ａmnに接
続し、ｎ本の第１のワード線ＷＡｊの中の１本を選択す
るワード線アドレスデコーダＡ５２と、ｎ本の第２のワ
ード線ＷＢｊの中の１本を選択するワード線アドレスデ
コーダＢ５３とを備えるとともに、各行にビット線を２
本ずつ用意し、第１のビット線は奇数列目のＲＯＭセル
Ａ11〜Ａmnに接続し、第２のビット線は偶数列目のＲＯ
ＭセルＡ11〜Ａmnに接続し、第１のビット線をプリチャ
ージする第１のビット線プリチャージ回路６５，６６
と、第２のビット線をプリチャージする第２のビット線
プリチャージ回路６７，６８と、第１のビット線、第２
のビット線それぞれを選択するカラムスイッチ２４とを
備え、アドレス選択され、ＲＯＭセルＡ11〜Ａmnのデー
タを読み出し、外部へ出力している間に、このときアド
レス選択されているＲＯＭセルＡ11〜Ａmnに接続されて
いない全てのビット線をプリチャージする第１の処理
と、第１の処理が終了した後、第１の処理でプリチャー
ジされたビット線に接続される何れかのＲＯＭセルＡ11
〜Ａmnをアドレス選択し、選択されたＲＯＭセルＡ11〜
Ａmnのデータを読み出し、外部へ出力する第２の処理と
を備え、第１の処理と第２の処理を繰り返し行うように
しているので、前記第１の実施形態の効果に加え、上記
のようにＡijが読み出されている時に、Ｂα1〜Ｂαm，
Ｂβi+1〜Ｂβmをあらかじめプリチャージしておくた
め、次に選択されるＲＯＭセルがビット線Ｂα1〜Ｂα
m，Ｂβi+1〜Ｂβmに接続されているのであればシーケ
ンシャルにアドレス選択される場合以外のアクセス方法
でも高速動作が可能になる。
る半導体記憶装置６０は、各列にワード線を２本ずつ用
意し、第１のワード線ＷＡｊは前半の行のビット線に接
続されているＲＯＭセルＡ11〜Ａmnからなるメモリセル
アレー２１に接続し、第２のワード線ＷＢｊは後半の行
のビット線に接続されているＲＯＭセルＡ11〜Ａmnに接
続し、ｎ本の第１のワード線ＷＡｊの中の１本を選択す
るワード線アドレスデコーダＡ５２と、ｎ本の第２のワ
ード線ＷＢｊの中の１本を選択するワード線アドレスデ
コーダＢ５３とを備えるとともに、各行にビット線を２
本ずつ用意し、第１のビット線は奇数列目のＲＯＭセル
Ａ11〜Ａmnに接続し、第２のビット線は偶数列目のＲＯ
ＭセルＡ11〜Ａmnに接続し、第１のビット線をプリチャ
ージする第１のビット線プリチャージ回路６５，６６
と、第２のビット線をプリチャージする第２のビット線
プリチャージ回路６７，６８と、第１のビット線、第２
のビット線それぞれを選択するカラムスイッチ２４とを
備え、アドレス選択され、ＲＯＭセルＡ11〜Ａmnのデー
タを読み出し、外部へ出力している間に、このときアド
レス選択されているＲＯＭセルＡ11〜Ａmnに接続されて
いない全てのビット線をプリチャージする第１の処理
と、第１の処理が終了した後、第１の処理でプリチャー
ジされたビット線に接続される何れかのＲＯＭセルＡ11
〜Ａmnをアドレス選択し、選択されたＲＯＭセルＡ11〜
Ａmnのデータを読み出し、外部へ出力する第２の処理と
を備え、第１の処理と第２の処理を繰り返し行うように
しているので、前記第１の実施形態の効果に加え、上記
のようにＡijが読み出されている時に、Ｂα1〜Ｂαm，
Ｂβi+1〜Ｂβmをあらかじめプリチャージしておくた
め、次に選択されるＲＯＭセルがビット線Ｂα1〜Ｂα
m，Ｂβi+1〜Ｂβmに接続されているのであればシーケ
ンシャルにアドレス選択される場合以外のアクセス方法
でも高速動作が可能になる。
【００８０】なお、上記各実施形態に係る半導体記憶装
置では、メモリセルアレーとしてＲＯＭセルアレーを用
いているが、記憶素子であれば何でもよく、例えばＥＰ
ＲＯＭセルに適用してもよい。
置では、メモリセルアレーとしてＲＯＭセルアレーを用
いているが、記憶素子であれば何でもよく、例えばＥＰ
ＲＯＭセルに適用してもよい。
【００８１】また、上記各実施形態では、半導体記憶装
置を、ＲＯＭの制御装置に適用に適用した例であるが、
どのような半導体記憶装置にも適用できることは言うま
でもない。
置を、ＲＯＭの制御装置に適用に適用した例であるが、
どのような半導体記憶装置にも適用できることは言うま
でもない。
【００８２】さらに、上記各実施形態に係る半導体記憶
装置が、各行にビット線を少なくとも２本ずつ備える
か、若しくは各列にワード線を少なくとも２本ずつ備え
て構成されるものであれば、どのような構成でもよく、
ビット線、ワード線、各種周辺回路等の個数、接続状態
等は上記各実施形態に限定されない。
装置が、各行にビット線を少なくとも２本ずつ備える
か、若しくは各列にワード線を少なくとも２本ずつ備え
て構成されるものであれば、どのような構成でもよく、
ビット線、ワード線、各種周辺回路等の個数、接続状態
等は上記各実施形態に限定されない。
【００８３】
【発明の効果】本発明に係る半導体記憶装置では、各行
にビット線を少なくとも２本ずつ用意し、第１のビット
線は奇数列目の記憶素子に接続するとともに、第２のビ
ット線は偶数列目の記憶素子に接続し、第１のビット線
をプリチャージする第１のビット線プリチャージ回路
と、第２のビット線をプリチャージする第２のビット線
プリチャージ回路と、第１のビット線及び第２のビット
線それぞれを選択するカラムスイッチとを備えて構成し
たので、毎回必要であった負荷の大きいビット線のプリ
チャージ及びデータの読み出し動作を不要にすることが
でき、１サイクルの間に行う動作は、負荷の小さいデー
タ線のプリチャージとビット線まで出力されていたデー
タの読み出しのみとなり、大幅な高速動作が実現でき
る。
にビット線を少なくとも２本ずつ用意し、第１のビット
線は奇数列目の記憶素子に接続するとともに、第２のビ
ット線は偶数列目の記憶素子に接続し、第１のビット線
をプリチャージする第１のビット線プリチャージ回路
と、第２のビット線をプリチャージする第２のビット線
プリチャージ回路と、第１のビット線及び第２のビット
線それぞれを選択するカラムスイッチとを備えて構成し
たので、毎回必要であった負荷の大きいビット線のプリ
チャージ及びデータの読み出し動作を不要にすることが
でき、１サイクルの間に行う動作は、負荷の小さいデー
タ線のプリチャージとビット線まで出力されていたデー
タの読み出しのみとなり、大幅な高速動作が実現でき
る。
【００８４】また、本発明に係る半導体記憶装置では、
第１のビット線の奇数行目をプリチャージする第１のビ
ット線プリチャージ回路と、第１のビット線の偶数行目
をプリチャージする第２のビット線プリチャージ回路
と、第２のビット線の奇数行目をプリチャージする第３
のビット線プリチャージ回路と、第２のビット線の偶数
行目をプリチャージする第４のビット線プリチャージ回
路とを備え、列方向にシーケンシャルにアドレス選択す
る場合、隣接する第１のビット線及び第２のビット線
を、異なるビット線プリチャージ回路を用いてプリチャ
ージするように構成したので、隣接するビット線同士が
必ず異なるプリチャージ信号でプリチャージされるた
め、１列目とｎ列目が同じ側のビット線に接続されてい
る場合でも、動作可能となる。
第１のビット線の奇数行目をプリチャージする第１のビ
ット線プリチャージ回路と、第１のビット線の偶数行目
をプリチャージする第２のビット線プリチャージ回路
と、第２のビット線の奇数行目をプリチャージする第３
のビット線プリチャージ回路と、第２のビット線の偶数
行目をプリチャージする第４のビット線プリチャージ回
路とを備え、列方向にシーケンシャルにアドレス選択す
る場合、隣接する第１のビット線及び第２のビット線
を、異なるビット線プリチャージ回路を用いてプリチャ
ージするように構成したので、隣接するビット線同士が
必ず異なるプリチャージ信号でプリチャージされるた
め、１列目とｎ列目が同じ側のビット線に接続されてい
る場合でも、動作可能となる。
【００８５】また、本発明に係る半導体記憶装置では、
各行の第１のビット線、及び第２のビット線をプリチャ
ージするためのビット線プリチャージ回路を、それぞれ
のビット線ごとに別々に設け、列方向にシーケンシャル
にアドレス選択する場合、次に使用されるビット線のみ
をプリチャージするように構成したので、次に使用され
るビット線のみのプリチャージとなるため、余分なビッ
ト線のプリチャージ動作がなくなり、より低消費電力を
図ることができる。
各行の第１のビット線、及び第２のビット線をプリチャ
ージするためのビット線プリチャージ回路を、それぞれ
のビット線ごとに別々に設け、列方向にシーケンシャル
にアドレス選択する場合、次に使用されるビット線のみ
をプリチャージするように構成したので、次に使用され
るビット線のみのプリチャージとなるため、余分なビッ
ト線のプリチャージ動作がなくなり、より低消費電力を
図ることができる。
【００８６】また、本発明に係る半導体記憶装置では、
各列にワード線を少なくとも２本ずつ用意し、第１のワ
ード線は前半の行のビット線に接続されている記憶素子
に接続するとともに、第２のワード線は後半の行のビッ
ト線に接続されている記憶素子に接続し、ｎ本の第１の
ワード線の中の１本を選択する第１のワード線デコーダ
と、ｎ本の第２のワード線の中の１本を選択する第２の
ワード線デコーダと、前半の行のビット線をプリチャー
ジする第１のビット線プリチャージ回路と、後半の行の
ビット線をプリチャージする第２のビット線プリチャー
ジ回路とを備えて構成したので、ワード線を１〜ｉ行
目、ｉ＋１〜ｍ行目で分割した場合、１〜ｉ行目のデー
タが読み出されている間にあらかじめｉ＋１〜ｍ行目の
ビット線をプリチャージし、各行のデータをビット線に
読み出しておくことができ、大幅な高速動作が可能にな
る。
各列にワード線を少なくとも２本ずつ用意し、第１のワ
ード線は前半の行のビット線に接続されている記憶素子
に接続するとともに、第２のワード線は後半の行のビッ
ト線に接続されている記憶素子に接続し、ｎ本の第１の
ワード線の中の１本を選択する第１のワード線デコーダ
と、ｎ本の第２のワード線の中の１本を選択する第２の
ワード線デコーダと、前半の行のビット線をプリチャー
ジする第１のビット線プリチャージ回路と、後半の行の
ビット線をプリチャージする第２のビット線プリチャー
ジ回路とを備えて構成したので、ワード線を１〜ｉ行
目、ｉ＋１〜ｍ行目で分割した場合、１〜ｉ行目のデー
タが読み出されている間にあらかじめｉ＋１〜ｍ行目の
ビット線をプリチャージし、各行のデータをビット線に
読み出しておくことができ、大幅な高速動作が可能にな
る。
【００８７】また、本発明に係る半導体記憶装置では、
各行にビット線を２本ずつ用意し、第１のビット線は奇
数列目の記憶素子に接続するとともに、第２のビット線
は偶数列目の記憶素子に接続し、第１のビット線をプリ
チャージする第１のビット線プリチャージ回路と、第２
のビット線をプリチャージする第２のビット線プリチャ
ージ回路と、第１のビット線及び第２のビット線それぞ
れを選択するカラムスイッチとを備え、アドレス選択さ
れ、記憶素子のデータを読み出し、外部へ出力している
間に、このときアドレス選択されている記憶素子に接続
されていない全てのビット線をプリチャージする第１の
処理と、第１の処理が終了した後、該第１の処理でプリ
チャージされたビット線に接続される何れかの記憶素子
をアドレス選択し、選択された記憶素子のデータを読み
出し、外部へ出力する第２の処理とを備え、第１の処理
と第２の処理を繰り返し動作させるように構成したの
で、シーケンシャルにアドレス選択される場合以外のア
クセス方法でも高速動作が可能になる。
各行にビット線を２本ずつ用意し、第１のビット線は奇
数列目の記憶素子に接続するとともに、第２のビット線
は偶数列目の記憶素子に接続し、第１のビット線をプリ
チャージする第１のビット線プリチャージ回路と、第２
のビット線をプリチャージする第２のビット線プリチャ
ージ回路と、第１のビット線及び第２のビット線それぞ
れを選択するカラムスイッチとを備え、アドレス選択さ
れ、記憶素子のデータを読み出し、外部へ出力している
間に、このときアドレス選択されている記憶素子に接続
されていない全てのビット線をプリチャージする第１の
処理と、第１の処理が終了した後、該第１の処理でプリ
チャージされたビット線に接続される何れかの記憶素子
をアドレス選択し、選択された記憶素子のデータを読み
出し、外部へ出力する第２の処理とを備え、第１の処理
と第２の処理を繰り返し動作させるように構成したの
で、シーケンシャルにアドレス選択される場合以外のア
クセス方法でも高速動作が可能になる。
【図１】本発明を適用した第１の実施形態に係る半導体
記憶装置の構成図である。
記憶装置の構成図である。
【図２】上記半導体記憶装置の行方向にシーケンシャル
にアドレス選択される場合の動作を示すタイミングチャ
ートである。
にアドレス選択される場合の動作を示すタイミングチャ
ートである。
【図３】上記半導体記憶装置の列方向にシーケンシャル
にアドレス選択される場合の動作を示すタイミングチャ
ートである。
にアドレス選択される場合の動作を示すタイミングチャ
ートである。
【図４】本発明を適用した第２の実施形態に係る半導体
記憶装置の構成図である。
記憶装置の構成図である。
【図５】上記半導体記憶装置の列方向にシーケンシャル
にアドレス選択される場合の動作を示すタイミングチャ
ートである。
にアドレス選択される場合の動作を示すタイミングチャ
ートである。
【図６】本発明を適用した第３の実施形態に係る半導体
記憶装置の構成図である。
記憶装置の構成図である。
【図７】上記半導体記憶装置の列方向にシーケンシャル
にアドレス選択される場合の動作を示すタイミングチャ
ートである。
にアドレス選択される場合の動作を示すタイミングチャ
ートである。
【図８】本発明を適用した第４の実施形態に係る半導体
記憶装置の構成図である。
記憶装置の構成図である。
【図９】上記半導体記憶装置の行方向にシーケンシャル
にアドレス選択される場合の動作を示すタイミングチャ
ートである。
にアドレス選択される場合の動作を示すタイミングチャ
ートである。
【図１０】本発明を適用した第５の実施形態に係る半導
体記憶装置の構成図である。
体記憶装置の構成図である。
【図１１】従来のＲＯＭの構成を示す図である。
【図１２】従来のＲＯＭの動作を示すタイミングチャー
トである。
トである。
１３ ワード線アドレスデコーダ、１７ データ線プリ
チャージ回路、１８センスアンプ、１９ データ線、２
０，３０，４０，５０，６０ 半導体記憶装置、２１
メモリセルアレー、２２，３１，４１，５１，６１ ア
ドレス生成回路、２３，３２，５４ ビット線アドレス
デコーダ、２４，５５ カラムスイッチ、２５，４２，
５６，６４ ビット線プリチャージ回路、２６ 第１の
ビット線プリチャージ回路、２７ 第２のビット線プリ
チャージ回路、３３，３４，６５，６６ 第１のビット
線プリチャージ回路、３５，３６，６７，６８ 第２の
ビット線プリチャージ回路、５２，６２ ワード線アド
レスデコーダＡ、５３，６３ ワード線アドレスデコー
ダＢ、５７ 第１のビット線プリチャージ回路、５８
第２のビット線プリチャージ回路、Ｂαｉ 第１のビッ
ト線、Ｂβｉ 第２のビット線、Ｗ1〜Ｗn ワード線、
ＢＰα 第１のビット線Ｂαｉのビット線プリチャージ
信号、ＢＰβ 第２のビット線Ｂβｉのビット線プリチ
ャージ信号、ＤＰ データ線プリチャージ信号、Ｃα1
〜Ｃαm 第１のビット線Ｂαｉのカラム選択信号、Ｃ
β1〜Ｃβm 第２のビット線Ｂβｉのカラム選択信号
チャージ回路、１８センスアンプ、１９ データ線、２
０，３０，４０，５０，６０ 半導体記憶装置、２１
メモリセルアレー、２２，３１，４１，５１，６１ ア
ドレス生成回路、２３，３２，５４ ビット線アドレス
デコーダ、２４，５５ カラムスイッチ、２５，４２，
５６，６４ ビット線プリチャージ回路、２６ 第１の
ビット線プリチャージ回路、２７ 第２のビット線プリ
チャージ回路、３３，３４，６５，６６ 第１のビット
線プリチャージ回路、３５，３６，６７，６８ 第２の
ビット線プリチャージ回路、５２，６２ ワード線アド
レスデコーダＡ、５３，６３ ワード線アドレスデコー
ダＢ、５７ 第１のビット線プリチャージ回路、５８
第２のビット線プリチャージ回路、Ｂαｉ 第１のビッ
ト線、Ｂβｉ 第２のビット線、Ｗ1〜Ｗn ワード線、
ＢＰα 第１のビット線Ｂαｉのビット線プリチャージ
信号、ＢＰβ 第２のビット線Ｂβｉのビット線プリチ
ャージ信号、ＤＰ データ線プリチャージ信号、Ｃα1
〜Ｃαm 第１のビット線Ｂαｉのカラム選択信号、Ｃ
β1〜Ｃβm 第２のビット線Ｂβｉのカラム選択信号
Claims (9)
- 【請求項１】 列を選択するｎ本（ｎは任意の整数）の
ワード線と、 ｎ本のワード線の中の１本を選択するワード線デコーダ
と、 行を選択するｍ個（ｍは任意の整数）のカラムスイッチ
と、 選択された列の記憶素子に書き込まれているデータを転
送するｍ本のビット線と、 ワード線及びビット線に接続されたｍ×ｎの記憶素子
と、 ビット線をプリチャージするビット線プリチャージ回路
とを備えた半導体記憶装置において、 各行にビット線を少なくとも２本ずつ用意し、第１のビ
ット線は奇数列目の記憶素子に接続するとともに、第２
のビット線は偶数列目の記憶素子に接続し、 前記第１のビット線をプリチャージする第１のビット線
プリチャージ回路と、 前記第２のビット線をプリチャージする第２のビット線
プリチャージ回路と、 前記第１のビット線及び前記第２のビット線それぞれを
選択するカラムスイッチとを備えたことを特徴とする半
導体記憶装置。 - 【請求項２】 上記請求項１記載の半導体記憶装置にお
いて、 行方向にシーケンシャルにアドレス選択する場合、前記
第１のビット線を用いて、ワード線により選択された列
の記憶素子のデータを順次外部に出力する第１の処理
と、 前記第１の処理の間に、前記第２のビット線プリチャー
ジ回路を用い、前記第２のビット線をプリチャージした
後、次の列のワード線により選択された記憶素子のデー
タを第２のビット線に読み出しておく第２の処理とを備
え、 前記第１の処理と前記第２の処理とを繰り返し動作させ
ることを特徴とする半導体記憶装置。 - 【請求項３】 上記請求項１又は２の何れかに記載の半
導体記憶装置において、 列方向にシーケンシャルにアドレス選択する場合、前記
ワード線及びカラムスイッチにより選択された第１のビ
ット線に接続されている記憶素子のデータを外部に出力
する第１の処理と、 前記第１の処理の間に、前記第２のビット線プリチャー
ジ回路を用い、前記第２のビット線をプリチャージして
おく第２の処理とを備え、 前記第１の処理と前記第２の処理とを繰り返し動作させ
ることを特徴とする半導体記憶装置。 - 【請求項４】 上記請求項１、２又は３の何れかに記載
の半導体記憶装置において、 前記第１のビット線の奇数行目をプリチャージする第１
のビット線プリチャージ回路と、 前記第１のビット線の偶数行目をプリチャージする第２
のビット線プリチャージ回路と、 前記第２のビット線の奇数行目をプリチャージする第３
のビット線プリチャージ回路と、 前記第２のビット線の偶数行目をプリチャージする第４
のビット線プリチャージ回路とを備え、 列方向にシーケンシャルにアドレス選択する場合、隣接
する第１のビット線及び第２のビット線を、異なるビッ
ト線プリチャージ回路を用いてプリチャージして、 列の最後にアドレス選択された記憶素子に接続されるビ
ット線と、次の列の最初にアドレス選択される記憶素子
に接続されるビット線が、同じ第１のビット線、又は第
２のビット線である場合においても動作可能にしたこと
を特徴とする半導体記憶装置。 - 【請求項５】 上記請求項１、２又は３の何れかに記載
の半導体記憶装置において、 各行の第１のビット線、及び第２のビット線をプリチャ
ージするためのビット線プリチャージ回路を、それぞれ
のビット線ごとに別々に設け、 列方向にシーケンシャルにアドレス選択する場合、次に
使用されるビット線のみをプリチャージするようにした
ことを特徴とする半導体記憶装置。 - 【請求項６】 列を選択するｎ本（ｎは任意の整数）の
ワード線と、 ｎ本のワード線の中の１本を選択するワード線デコーダ
と、 行を選択するｍ個（ｍは任意の整数）のカラムスイッチ
と、 選択された列の記憶素子に書き込まれているデータを転
送するｍ本のビット線と、 ワード線及びビット線に接続されたｍ×ｎの記憶素子
と、 ビット線をプリチャージするビット線プリチャージ回路
とを備えた半導体記憶装置において、 各列にワード線を少なくとも２本ずつ用意し、第１のワ
ード線は前半の行のビット線に接続されている記憶素子
に接続するとともに、第２のワード線は後半の行のビッ
ト線に接続されている記憶素子に接続し、 ｎ本の第１のワード線の中の１本を選択する第１のワー
ド線デコーダと、 ｎ本の第２のワード線の中の１本を選択する第２のワー
ド線デコーダと、 前半の行のビット線をプリチャージする第１のビット線
プリチャージ回路と、 後半の行のビット線をプリチャージする第２のビット線
プリチャージ回路とを備えたことを特徴とする半導体記
憶装置。 - 【請求項７】 上記請求項６記載の半導体記憶装置にお
いて、 行方向にシーケンシャルにアドレス選択する場合、前記
第１のワード線により選択された列の前半の行の記憶素
子のデータを順次外部に出力する第１の処理と、 前記第１の処理が行なわれている間に、前記第２のワー
ド線に接続されている後半の行のビット線をプリチャー
ジした後、前記第１の処理でアドレス選択されている列
で、第２のワード線に接続されている記憶素子のデータ
を、後半の行のビット線に出力しておく第２の処理と、 前記第２の処理が終了した後、該第２の処理でビット線
に出力しておいたデータを順次外部に出力する第３の処
理と、 前記第３の処理が行われている間に、前記第１のワード
線に接続されている前半の行のビット線をプリチャージ
した後、前記第２の処理でアドレス選択されている次の
列で、前記第１のワード線に接続されている記憶素子の
データを、前半の行のビット線に出力しておく第４の処
理とを備え、 前記第１の処理乃至前記第４の処理を繰り返し動作させ
ることを特徴とする半導体記憶装置。 - 【請求項８】 上記請求項６又は７の何れかに記載の半
導体記憶装置において、 各行にビット線を２本ずつ用意し、前記第１のビット線
は奇数列目の記憶素子に接続するとともに、前記第２の
ビット線は偶数列目の記憶素子に接続し、 前記第１のビット線をプリチャージする第１のビット線
プリチャージ回路と、 前記第２のビット線をプリチャージする第２のビット線
プリチャージ回路と、 前記第１のビット線及び前記第２のビット線それぞれを
選択するカラムスイッチとを備え、 アドレス選択され、記憶素子のデータを読み出し、外部
へ出力している間に、このときアドレス選択されている
記憶素子に接続されていない全てのビット線をプリチャ
ージする第１の処理と、 前記第１の処理が終了した後、該第１の処理でプリチャ
ージされたビット線に接続される何れかの記憶素子をア
ドレス選択し、選択された記憶素子のデータを読み出
し、外部へ出力する第２の処理とを備え、 前記第１の処理と前記第２の処理を繰り返し動作させる
ことを特徴とする半導体記憶装置。 - 【請求項９】 前記記憶素子は、ＲＯＭセルであること
を特徴とする請求項１、２、３、４、６、７又は８の何
れかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15206197A JPH10340594A (ja) | 1997-06-10 | 1997-06-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15206197A JPH10340594A (ja) | 1997-06-10 | 1997-06-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340594A true JPH10340594A (ja) | 1998-12-22 |
Family
ID=15532209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15206197A Withdrawn JPH10340594A (ja) | 1997-06-10 | 1997-06-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630673B1 (ko) * | 2001-01-11 | 2006-10-02 | 삼성전자주식회사 | 무부하 비트 라인 특성을 갖는 선택적 프리챠지 회로 |
-
1997
- 1997-06-10 JP JP15206197A patent/JPH10340594A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630673B1 (ko) * | 2001-01-11 | 2006-10-02 | 삼성전자주식회사 | 무부하 비트 라인 특성을 갖는 선택적 프리챠지 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |