JPH103487A - 論理シミュレーション方式 - Google Patents
論理シミュレーション方式Info
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- JPH103487A JPH103487A JP8156636A JP15663696A JPH103487A JP H103487 A JPH103487 A JP H103487A JP 8156636 A JP8156636 A JP 8156636A JP 15663696 A JP15663696 A JP 15663696A JP H103487 A JPH103487 A JP H103487A
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Abstract
(57)【要約】
【課題】シミュレーションを高速に行うことができるよ
うに、また、コストが掛からないようにする。 【解決手段】入力手段１は、シミュレーション用ロード
モジュールと論理回路１２に入力する入力信号の論理パ
タン１４の組を示す入力パタン１３とを入力する。分割
入力パタン作成手段２は、入力パタン１３を時間軸に沿
って分割して複数の分割入力パタン１５を作成する。第
１の実行手段３は、複数の分割入力パタン１５のそれぞ
れに対してシミュレーション用ロードモジュールにより
並列にそれぞれシミュレーションする。統合出力手段７
は、第１の実行手段３のそれぞれのシミュレーションの
結果を統合してシミュレーション結果として出力する。
このとき、これらの各手段をワークステーション等の汎
用の処理装置内に設けてこの処理装置によりシミュレー
ションを行う。
うに、また、コストが掛からないようにする。 【解決手段】入力手段１は、シミュレーション用ロード
モジュールと論理回路１２に入力する入力信号の論理パ
タン１４の組を示す入力パタン１３とを入力する。分割
入力パタン作成手段２は、入力パタン１３を時間軸に沿
って分割して複数の分割入力パタン１５を作成する。第
１の実行手段３は、複数の分割入力パタン１５のそれぞ
れに対してシミュレーション用ロードモジュールにより
並列にそれぞれシミュレーションする。統合出力手段７
は、第１の実行手段３のそれぞれのシミュレーションの
結果を統合してシミュレーション結果として出力する。
このとき、これらの各手段をワークステーション等の汎
用の処理装置内に設けてこの処理装置によりシミュレー
ションを行う。
Description
【０００１】
【発明の属する技術分野】本発明は論理シミュレーショ
ン方式に関し、特に高速に論理回路のシミュレーション
を行う論理シミュレーション方式に関する。
ン方式に関し、特に高速に論理回路のシミュレーション
を行う論理シミュレーション方式に関する。
【０００２】
【従来の技術】従来、この種の論理シミュレーション方
式は、論理回路の論理シミュレーションを高速に行うた
めに用いられ、たとえば、シミュレーションの対象の論
理回路を複数の論理回路に分割してシミュレーションを
行う回路分割方式がある。
式は、論理回路の論理シミュレーションを高速に行うた
めに用いられ、たとえば、シミュレーションの対象の論
理回路を複数の論理回路に分割してシミュレーションを
行う回路分割方式がある。
【０００３】この回路分割方式は、分割後のそれぞれの
論理回路間の信号のやりとりが少なくなるようにインタ
フェースを決めてシミュレーションの対象の論理回路を
複数の論理回路に分割し、これらの分割した各論理回路
を専用のハードウエアで作成している。そして、これら
の専用ハードウエアを動作させ、この動作した各専用ハ
ードウエアのインタフェースの変化を他の専用ハードウ
エアにこれらの専用ハードウエア間で同期をとりながら
伝達することによりシミュレーションを行っている。
論理回路間の信号のやりとりが少なくなるようにインタ
フェースを決めてシミュレーションの対象の論理回路を
複数の論理回路に分割し、これらの分割した各論理回路
を専用のハードウエアで作成している。そして、これら
の専用ハードウエアを動作させ、この動作した各専用ハ
ードウエアのインタフェースの変化を他の専用ハードウ
エアにこれらの専用ハードウエア間で同期をとりながら
伝達することによりシミュレーションを行っている。
【０００４】
【発明が解決しようとする課題】上述した従来の論理シ
ミュレーション方式は、各専用ハードウエアのインタフ
ェースの変化を他の専用ハードウエアにこれらの専用ハ
ードウエア間で同期をとりながら伝達するため、同期が
とれるまでの間の待ち時間とインタフェースの変化を伝
達するための伝達時間とが必要になり、シミュレーショ
ン対象の論理回路の分割方法によってはこれらの待ち時
間と伝達時間とが増大し、高速にシミュレーションを行
うことができなくなる恐れがあるという問題がある。ま
た、シミュレーション対象の論理回路を複数の論理回路
に分割しこれらの分割した各論理回路をシミュレーショ
ン用の専用のハードウエア上で動作させるので、分割し
た回路数の数の専用ハードウエアが必要となり、コスト
が掛かるという問題がある。
ミュレーション方式は、各専用ハードウエアのインタフ
ェースの変化を他の専用ハードウエアにこれらの専用ハ
ードウエア間で同期をとりながら伝達するため、同期が
とれるまでの間の待ち時間とインタフェースの変化を伝
達するための伝達時間とが必要になり、シミュレーショ
ン対象の論理回路の分割方法によってはこれらの待ち時
間と伝達時間とが増大し、高速にシミュレーションを行
うことができなくなる恐れがあるという問題がある。ま
た、シミュレーション対象の論理回路を複数の論理回路
に分割しこれらの分割した各論理回路をシミュレーショ
ン用の専用のハードウエア上で動作させるので、分割し
た回路数の数の専用ハードウエアが必要となり、コスト
が掛かるという問題がある。
【０００５】本発明の目的はこのような従来の欠点を除
去するため、高速にシミュレーションを行うことがで
き、コストが掛からない論理シミュレーション方式を提
供することにある。
去するため、高速にシミュレーションを行うことがで
き、コストが掛からない論理シミュレーション方式を提
供することにある。
【０００６】
【課題を解決するための手段】本発明の論理シミュレー
ション方式は、論理回路の動作をシミュレーションする
シミュレーションプログラムと前記論理回路の論理情報
とを有するシミュレーション用ロードモジュールと前記
論理回路に入力する入力信号の論理パターンの組を示す
入力パタンとを入力する入力手段と；前記入力した入力
パタンに含まれる前記論理パターンに対応する前記入力
信号のうちから基準となる信号を指定しこの指定した信
号に対応する前記論理パターンの論理値が変化する時刻
を基準にして前記入力パタンを時間軸に沿って分割し前
記複数の分割入力パタンを作成する分割入力パタン作成
手段と；前記複数の分割入力パタンを入力しこれら入力
したそれぞれの前記分割入力パタンの時間幅内で、前記
基準となる信号に対応する前記論理パターンと前記入力
信号に含まれる前記基準となる信号以外の信号に対応す
る前記論理パターンとの論理値のみではその初期値が一
意に決まらない前記論理回路内の論理素子を探し出しこ
れらの探し出した論理素子の初期値を前記分割入力パタ
ン毎に設定し初期値設定ファイルとして出力する初期値
設定手段と、前記複数の分割入力パタンのそれぞれを、
前記シミュレーション用ロードモジュールと前記初期値
設定ファイルと共に前記複数の第２の実行手段にそれぞ
れ転送する転送手段と、それぞれが前記シミュレーショ
ン用ロードモジュールと前記初期値設定ファイルと前記
分割入力パタンとを受け、この受けた分割入力パタンに
対して前記シミュレーション用ロードモジュールと前記
初期値設定ファイルとによりシミュレーションする前記
複数の第２の実行手段と、を具備する前記第１の実行手
段と；前記複数の第２の実行手段のそれぞれのシミュレ
ーション結果を統合して出力する統合出力手段と；を備
えて構成されている。
ション方式は、論理回路の動作をシミュレーションする
シミュレーションプログラムと前記論理回路の論理情報
とを有するシミュレーション用ロードモジュールと前記
論理回路に入力する入力信号の論理パターンの組を示す
入力パタンとを入力する入力手段と；前記入力した入力
パタンに含まれる前記論理パターンに対応する前記入力
信号のうちから基準となる信号を指定しこの指定した信
号に対応する前記論理パターンの論理値が変化する時刻
を基準にして前記入力パタンを時間軸に沿って分割し前
記複数の分割入力パタンを作成する分割入力パタン作成
手段と；前記複数の分割入力パタンを入力しこれら入力
したそれぞれの前記分割入力パタンの時間幅内で、前記
基準となる信号に対応する前記論理パターンと前記入力
信号に含まれる前記基準となる信号以外の信号に対応す
る前記論理パターンとの論理値のみではその初期値が一
意に決まらない前記論理回路内の論理素子を探し出しこ
れらの探し出した論理素子の初期値を前記分割入力パタ
ン毎に設定し初期値設定ファイルとして出力する初期値
設定手段と、前記複数の分割入力パタンのそれぞれを、
前記シミュレーション用ロードモジュールと前記初期値
設定ファイルと共に前記複数の第２の実行手段にそれぞ
れ転送する転送手段と、それぞれが前記シミュレーショ
ン用ロードモジュールと前記初期値設定ファイルと前記
分割入力パタンとを受け、この受けた分割入力パタンに
対して前記シミュレーション用ロードモジュールと前記
初期値設定ファイルとによりシミュレーションする前記
複数の第２の実行手段と、を具備する前記第１の実行手
段と；前記複数の第２の実行手段のそれぞれのシミュレ
ーション結果を統合して出力する統合出力手段と；を備
えて構成されている。
【０００７】また、本発明の論理シミュレーション方式
は、それぞれが前記シミュレーション用ロードモジュー
ルと前記初期値設定ファイルと前記分割入力パタンとを
受け、この受けた分割入力パタンに対して前記シミュレ
ーション用ロードモジュールと前記初期値設定ファイル
とによりシミュレーションする前記第２の実行手段を有
する複数の第２の処理装置と；前記論理回路の動作をシ
ミュレーションする前記シミュレーションプログラムと
前記論理回路の論理情報とを有する前記シミュレーショ
ン用ロードモジュールと前記論理回路に入力する前記入
力信号の論理パターンの組を示す前記入力パタンとを入
力する入力手段と、前記入力した入力パタンに含まれる
前記論理パターンに対応する前記入力信号のうちから基
準となる信号を指定しこの指定した信号に対応する前記
論理パターンの論理値が変化する時刻を基準にして前記
入力パタンを時間軸に沿って分割し前記複数の分割入力
パタンを作成する分割入力パタン作成手段と、前記複数
の分割入力パタンを入力しこれら入力したそれぞれの前
記分割入力パタンの時間幅内で、前記基準となる信号に
対応する前記論理パターンと前記入力信号に含まれる前
記基準となる信号以外の信号に対応する前記論理パター
ンとの論理値のみではその初期値が一意に決まらない前
記論理回路内の論理素子を探し出しこれらの探し出した
論理素子の初期値を前記分割入力パタン毎に設定し初期
値設定ファイルとして出力する初期値設定手段と、前記
複数の分割入力パタンのそれぞれを、前記シミュレーシ
ョン用ロードモジュールと前記初期値設定ファイルと共
に前記複数の第２の実行手段にそれぞれ転送する転送手
段と、前記複数の第２の処理装置のそれぞれのシミュレ
ーション結果を統合して出力する統合出力手段と、を具
備する第１の処理装置と；を備えて構成されている。
は、それぞれが前記シミュレーション用ロードモジュー
ルと前記初期値設定ファイルと前記分割入力パタンとを
受け、この受けた分割入力パタンに対して前記シミュレ
ーション用ロードモジュールと前記初期値設定ファイル
とによりシミュレーションする前記第２の実行手段を有
する複数の第２の処理装置と；前記論理回路の動作をシ
ミュレーションする前記シミュレーションプログラムと
前記論理回路の論理情報とを有する前記シミュレーショ
ン用ロードモジュールと前記論理回路に入力する前記入
力信号の論理パターンの組を示す前記入力パタンとを入
力する入力手段と、前記入力した入力パタンに含まれる
前記論理パターンに対応する前記入力信号のうちから基
準となる信号を指定しこの指定した信号に対応する前記
論理パターンの論理値が変化する時刻を基準にして前記
入力パタンを時間軸に沿って分割し前記複数の分割入力
パタンを作成する分割入力パタン作成手段と、前記複数
の分割入力パタンを入力しこれら入力したそれぞれの前
記分割入力パタンの時間幅内で、前記基準となる信号に
対応する前記論理パターンと前記入力信号に含まれる前
記基準となる信号以外の信号に対応する前記論理パター
ンとの論理値のみではその初期値が一意に決まらない前
記論理回路内の論理素子を探し出しこれらの探し出した
論理素子の初期値を前記分割入力パタン毎に設定し初期
値設定ファイルとして出力する初期値設定手段と、前記
複数の分割入力パタンのそれぞれを、前記シミュレーシ
ョン用ロードモジュールと前記初期値設定ファイルと共
に前記複数の第２の実行手段にそれぞれ転送する転送手
段と、前記複数の第２の処理装置のそれぞれのシミュレ
ーション結果を統合して出力する統合出力手段と、を具
備する第１の処理装置と；を備えて構成されている。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【０００９】図１は、本発明の論理シミュレーション方
式の一つの実施の形態を示すブロック図である。
式の一つの実施の形態を示すブロック図である。
【００１０】図１に示す本実施の形態は、論理回路１２
の動作をシミュレーションするシミュレーションプログ
ラムと論理回路１２の論理情報とを有するシミュレーシ
ョン用ロードモジュールと論理回路１２に入力する入力
信号の論理パタン１４の組を示す入力パタン１３とを入
力する入力手段１と、この入力した入力パタン１３に含
まれる論理パタン１４に対応する入力信号のうちから基
準となる信号を指定しこの指定した信号に対応する論理
パタン１４の論理値が変化する時刻を基準にして入力パ
タン１３を時間軸に沿って分割し複数の分割入力パタン
１５を作成する分割入力パタン作成手段２と、この複数
の分割入力パタン１５のそれぞれに対してシミュレーシ
ョン用ロードモジュールにより並列にそれぞれシミュレ
ーションする第１の実行手段３と、この第１の実行手段
３でシミュレーションしたそれぞれの結果を統合して出
力する統合出力手段７とにより構成されている。
の動作をシミュレーションするシミュレーションプログ
ラムと論理回路１２の論理情報とを有するシミュレーシ
ョン用ロードモジュールと論理回路１２に入力する入力
信号の論理パタン１４の組を示す入力パタン１３とを入
力する入力手段１と、この入力した入力パタン１３に含
まれる論理パタン１４に対応する入力信号のうちから基
準となる信号を指定しこの指定した信号に対応する論理
パタン１４の論理値が変化する時刻を基準にして入力パ
タン１３を時間軸に沿って分割し複数の分割入力パタン
１５を作成する分割入力パタン作成手段２と、この複数
の分割入力パタン１５のそれぞれに対してシミュレーシ
ョン用ロードモジュールにより並列にそれぞれシミュレ
ーションする第１の実行手段３と、この第１の実行手段
３でシミュレーションしたそれぞれの結果を統合して出
力する統合出力手段７とにより構成されている。
【００１１】第１の実行手段３は、複数の分割入力パタ
ン１５を入力しこれら入力したそれぞれの前記分割入力
パタン１５の時間幅内で、基準となる信号に対応する論
理パタン１４の論理値と入力信号に含まれるこの基準と
なる信号以外の信号に対応する論理パタン１４の論理値
とのみではその初期値が一意に決まらない論理回路１２
内の論理素子を探し出しこれらの探し出した論理素子の
初期値を分割入力パタン１５毎に設定し初期値設定ファ
イルとして出力する初期値設定手段４と、複数の分割入
力パタン１５のそれぞれを、シミュレーション用ロード
モジュールと初期値設定ファイルと共にそれぞれ転送す
る転送手段５と、それぞれがこの転送手段５よりシミュ
レーション用ロードモジュールと初期値設定ファイルと
分割入力パタン１５とを受け、この受けた分割入力パタ
ン１５に対してシミュレーション用ロードモジュールと
初期値設定ファイルとによりシミュレーションする複数
の第２の実行手段６とにより構成されている。
ン１５を入力しこれら入力したそれぞれの前記分割入力
パタン１５の時間幅内で、基準となる信号に対応する論
理パタン１４の論理値と入力信号に含まれるこの基準と
なる信号以外の信号に対応する論理パタン１４の論理値
とのみではその初期値が一意に決まらない論理回路１２
内の論理素子を探し出しこれらの探し出した論理素子の
初期値を分割入力パタン１５毎に設定し初期値設定ファ
イルとして出力する初期値設定手段４と、複数の分割入
力パタン１５のそれぞれを、シミュレーション用ロード
モジュールと初期値設定ファイルと共にそれぞれ転送す
る転送手段５と、それぞれがこの転送手段５よりシミュ
レーション用ロードモジュールと初期値設定ファイルと
分割入力パタン１５とを受け、この受けた分割入力パタ
ン１５に対してシミュレーション用ロードモジュールと
初期値設定ファイルとによりシミュレーションする複数
の第２の実行手段６とにより構成されている。
【００１２】次に、本実施の形態の論理シミュレーショ
ン方式の動作を図２、図３、図４および図５を参照して
詳細に説明する。
ン方式の動作を図２、図３、図４および図５を参照して
詳細に説明する。
【００１３】図２は、シミュレーションの対象の論理回
路の一例を示す図であり、複数の論理素子ａ〜論理素子
ｂを有する論理回路１２に入力した複数の入力信号ＩＮ
ａ〜ＩＮｐを、これらの論理素子ａ〜論理素子ｂにより
変換して複数の出力信号ＯＵＴａ〜ＯＵＴｑとして出力
する様子を示している。
路の一例を示す図であり、複数の論理素子ａ〜論理素子
ｂを有する論理回路１２に入力した複数の入力信号ＩＮ
ａ〜ＩＮｐを、これらの論理素子ａ〜論理素子ｂにより
変換して複数の出力信号ＯＵＴａ〜ＯＵＴｑとして出力
する様子を示している。
【００１４】図３は、入力パタンと分割入力パタンとの
関係の一例を示す図であり、入力パタン１３は、シミュ
レーションの対象の論理回路１２に入力する入力信号Ｉ
Ｎａ〜ＩＮｐのそれぞれを時間軸に対してパタン化した
論理パタンａ１４ａ〜論理パタンｐ１４ｐにより構成さ
れ、この入力パタン１３を、たとえば信号ＩＮａを基準
にしこの基準となる信号ＩＮａに対応する論理パタンａ
１４ａの立ち上がり時点毎に区切り、複数の分割入力パ
タンａ１５ａ〜分割入力パタンｓ１５ｓに分割している
ことを示している。また、これらの分割入力パタン１５
は、一般的には、それぞれ異なる時間幅を有している
が、ここでは、基準となる信号ＩＮａを一定周期の信号
とし、分割入力パタン１５の時間幅Ｔをすべて同一とし
て説明する。
関係の一例を示す図であり、入力パタン１３は、シミュ
レーションの対象の論理回路１２に入力する入力信号Ｉ
Ｎａ〜ＩＮｐのそれぞれを時間軸に対してパタン化した
論理パタンａ１４ａ〜論理パタンｐ１４ｐにより構成さ
れ、この入力パタン１３を、たとえば信号ＩＮａを基準
にしこの基準となる信号ＩＮａに対応する論理パタンａ
１４ａの立ち上がり時点毎に区切り、複数の分割入力パ
タンａ１５ａ〜分割入力パタンｓ１５ｓに分割している
ことを示している。また、これらの分割入力パタン１５
は、一般的には、それぞれ異なる時間幅を有している
が、ここでは、基準となる信号ＩＮａを一定周期の信号
とし、分割入力パタン１５の時間幅Ｔをすべて同一とし
て説明する。
【００１５】図４は、シミュレーションを行う対象の最
小単位である部分パタンの一例を示す図であり、単位時
間ｔ毎に分割入力パタン１５を区切り、複数の部分パタ
ン１６（部分パタンの数は５００〜５０００であるが、
ここでは、たとえば、部分パタンｔ１〜部分パタンｔ１
０として説明する。）とし、それぞれの部分パタン１６
内の論理パタンａ１４ａ〜論理パタンｐ１４ｐのそれぞ
れの値を使用して部分パタンｔ１〜部分パタンｔ１０の
順にシミュレーションすることを示している。
小単位である部分パタンの一例を示す図であり、単位時
間ｔ毎に分割入力パタン１５を区切り、複数の部分パタ
ン１６（部分パタンの数は５００〜５０００であるが、
ここでは、たとえば、部分パタンｔ１〜部分パタンｔ１
０として説明する。）とし、それぞれの部分パタン１６
内の論理パタンａ１４ａ〜論理パタンｐ１４ｐのそれぞ
れの値を使用して部分パタンｔ１〜部分パタンｔ１０の
順にシミュレーションすることを示している。
【００１６】図５は、シミュレーション結果を統合する
ときの一例を示す図であり、入力パタン１３が分割入力
パタンａ１５ａ〜分割入力パタンｓ１５ｓの複数の分割
入力パタン１５に分割されたときのシミュレーションの
結果を統合するようすを示している。図５の（１）は、
分割入力パタンａ１５ａのシミュレーション結果を示
し、図４に示すシミュレーションを行う対象の最小単位
である部分パタンｔ１〜部分パタンｔ１０のそれぞれの
部分パタン１６に対応して入力信号ＩＮａ〜ＩＮｐと出
力信号ＯＵＴａ〜ＯＵＴｑとの値をそれぞれ示してい
る。図５の（２）は、図５の（１）と同様に、分割入力
パタンｓ１５ｓのシミュレーション結果を示している。
図５の（３）は、図５の（１）〜図５の（２）で示した
分割入力パタンａ１５ａ〜分割入力パタンｓ１５ｓのそ
れぞれのシミュレーション結果を並べてこれらを統合し
ていることを示している。
ときの一例を示す図であり、入力パタン１３が分割入力
パタンａ１５ａ〜分割入力パタンｓ１５ｓの複数の分割
入力パタン１５に分割されたときのシミュレーションの
結果を統合するようすを示している。図５の（１）は、
分割入力パタンａ１５ａのシミュレーション結果を示
し、図４に示すシミュレーションを行う対象の最小単位
である部分パタンｔ１〜部分パタンｔ１０のそれぞれの
部分パタン１６に対応して入力信号ＩＮａ〜ＩＮｐと出
力信号ＯＵＴａ〜ＯＵＴｑとの値をそれぞれ示してい
る。図５の（２）は、図５の（１）と同様に、分割入力
パタンｓ１５ｓのシミュレーション結果を示している。
図５の（３）は、図５の（１）〜図５の（２）で示した
分割入力パタンａ１５ａ〜分割入力パタンｓ１５ｓのそ
れぞれのシミュレーション結果を並べてこれらを統合し
ていることを示している。
【００１７】図１において、入力手段１により、シミュ
レーションの対象の図２に示した論理回路１２の動作を
シミュレーションするシミュレーションプログラムとこ
の論理回路１２の論理情報とを有するシミュレーション
用ロードモジュールと、この論理回路１２に入力する入
力信号に対応する図３に示す入力パタン１３とを入力す
る。ここで、論理回路１２の論理情報とは、この論理回
路１２で使用する論理素子の種類の指定，その動作の指
定，論理回路１２で使用する論理素子間の接続に関する
情報等を示している。
レーションの対象の図２に示した論理回路１２の動作を
シミュレーションするシミュレーションプログラムとこ
の論理回路１２の論理情報とを有するシミュレーション
用ロードモジュールと、この論理回路１２に入力する入
力信号に対応する図３に示す入力パタン１３とを入力す
る。ここで、論理回路１２の論理情報とは、この論理回
路１２で使用する論理素子の種類の指定，その動作の指
定，論理回路１２で使用する論理素子間の接続に関する
情報等を示している。
【００１８】分割入力パタン作成手段２は、入力手段１
により入力した入力パタン１３に含まれるそれぞれの論
理パタン１４に対応するそれぞれの入力信号のうちから
基準となる信号を、予め基準にする信号名が格納されて
いる基準信号ファイル８から読み込むことにより、また
は基準にする信号名を直接キーボード等の入力デバイス
１０から入力することにより指定し（ここでは、たとえ
ばＩＮａを指定する。）、この指定した信号ＩＮａに対
応する論理パタンａ１４ａの論理値がたとえば”０”か
ら”１”に変化する時刻を基準にして、図３に示すよう
に入力パタン１３を時間軸に沿って分割し複数の分割入
力パタン１５を作成する。
により入力した入力パタン１３に含まれるそれぞれの論
理パタン１４に対応するそれぞれの入力信号のうちから
基準となる信号を、予め基準にする信号名が格納されて
いる基準信号ファイル８から読み込むことにより、また
は基準にする信号名を直接キーボード等の入力デバイス
１０から入力することにより指定し（ここでは、たとえ
ばＩＮａを指定する。）、この指定した信号ＩＮａに対
応する論理パタンａ１４ａの論理値がたとえば”０”か
ら”１”に変化する時刻を基準にして、図３に示すよう
に入力パタン１３を時間軸に沿って分割し複数の分割入
力パタン１５を作成する。
【００１９】初期値設定手段４は、分割入力パタン作成
手段２により作成された複数の分割入力パタン１５のそ
れぞれについて、図４に示す最初の部分パタンｔ１の部
分で、基準となる信号ＩＮａに対応する論理パタンａ１
４ａの論理値と入力信号に含まれるこのＩＮａ以外の信
号に対応する論理パタン１４の論理値とのみではその初
期値が一意に決まらないたとえばフリップフロップ等の
論理回路１２内の論理素子を、この部分パタンｔ１の部
分に関してシミュレーション用ロードモジュール内のシ
ミュレーションプログラムを実行させることにより探し
出し、これら探し出した論理素子に対応する初期値を、
予め論理素子の初期値が格納されている初期値ファイル
９より読み込み、または論理素子の初期値を直接キーボ
ード等の入力デバイス１１から入力し、分割入力パタン
１５毎にこれらの論理素子に対応する初期値を設定しこ
れを初期値設定ファイルとして出力する。
手段２により作成された複数の分割入力パタン１５のそ
れぞれについて、図４に示す最初の部分パタンｔ１の部
分で、基準となる信号ＩＮａに対応する論理パタンａ１
４ａの論理値と入力信号に含まれるこのＩＮａ以外の信
号に対応する論理パタン１４の論理値とのみではその初
期値が一意に決まらないたとえばフリップフロップ等の
論理回路１２内の論理素子を、この部分パタンｔ１の部
分に関してシミュレーション用ロードモジュール内のシ
ミュレーションプログラムを実行させることにより探し
出し、これら探し出した論理素子に対応する初期値を、
予め論理素子の初期値が格納されている初期値ファイル
９より読み込み、または論理素子の初期値を直接キーボ
ード等の入力デバイス１１から入力し、分割入力パタン
１５毎にこれらの論理素子に対応する初期値を設定しこ
れを初期値設定ファイルとして出力する。
【００２０】転送手段５は、分割入力パタン作成手段２
により作成された複数の分割入力パタン１５のそれぞれ
を、入力手段１より入力したシミュレーション用ロード
モジュールと初期値設定手段４から出力された初期値設
定ファイルと共に複数の第２の実行手段６にそれぞれ転
送する。
により作成された複数の分割入力パタン１５のそれぞれ
を、入力手段１より入力したシミュレーション用ロード
モジュールと初期値設定手段４から出力された初期値設
定ファイルと共に複数の第２の実行手段６にそれぞれ転
送する。
【００２１】複数の第２の実行手段６のそれぞれは、転
送手段５から転送されたシミュレーション用ロードモジ
ュールと初期値設定ファイルと分割入力パタン１５とを
それぞれ受け、この受けた分割入力パタン１５に対し、
図４に示す最初の部分パタンｔ１の部分で初期値が一意
に決まらない論理素子に対して初期値設定ファイルより
この論理素子に対応する初期値を読み出し設定する。そ
して、シミュレーション用ロードモジュール内のシミュ
レーションプログラムを実行させて、この分割入力パタ
ン１５に対して、図４に示す部分パタンｔ１〜部分パタ
ンｔ１０の順にシミュレーションを行う。
送手段５から転送されたシミュレーション用ロードモジ
ュールと初期値設定ファイルと分割入力パタン１５とを
それぞれ受け、この受けた分割入力パタン１５に対し、
図４に示す最初の部分パタンｔ１の部分で初期値が一意
に決まらない論理素子に対して初期値設定ファイルより
この論理素子に対応する初期値を読み出し設定する。そ
して、シミュレーション用ロードモジュール内のシミュ
レーションプログラムを実行させて、この分割入力パタ
ン１５に対して、図４に示す部分パタンｔ１〜部分パタ
ンｔ１０の順にシミュレーションを行う。
【００２２】統合出力手段７は、複数の第２の実行手段
６のそれぞれが実行したシミュレーションの結果を図５
に示すように統合して出力する。
６のそれぞれが実行したシミュレーションの結果を図５
に示すように統合して出力する。
【００２３】以上の説明では、本発明の論理シミュレー
ション方式の一例を構成するそれぞれの手段を特定の処
理装置に割り付けなかったが、図６に示すように、ワー
クステーション等の汎用の第１の処理装置２０に、入力
手段１，分割入力パタン作成手段２，初期値設定手段
４，転送手段５および統合出力手段７のそれぞれの手段
を備えさせ、複数のワークステーション等の汎用の第２
の処理装置２１のそれぞれに第２の実行手段６を備えさ
せても良い。また、図７に示すように、図６に示した構
成の第１の処理装置２０に第２の実行手段６を付け加え
ても良い。
ション方式の一例を構成するそれぞれの手段を特定の処
理装置に割り付けなかったが、図６に示すように、ワー
クステーション等の汎用の第１の処理装置２０に、入力
手段１，分割入力パタン作成手段２，初期値設定手段
４，転送手段５および統合出力手段７のそれぞれの手段
を備えさせ、複数のワークステーション等の汎用の第２
の処理装置２１のそれぞれに第２の実行手段６を備えさ
せても良い。また、図７に示すように、図６に示した構
成の第１の処理装置２０に第２の実行手段６を付け加え
ても良い。
【００２４】
【発明の効果】以上説明したように、本発明の論理シミ
ュレーション方式によれば、入力信号の論理パターンの
組を示す入力パタンを時間軸に沿って分割して複数の分
割入力パタンを作成し、これらの分割入力パタンのそれ
ぞれに対して並列にそれぞれシミュレーションし、これ
らの結果を統合してシミュレーション結果として出力す
るので、高速にシミュレーションを行うことができる。
また、このシミュレーションをワークステーション等の
汎用の処理装置により行うことができるので、専用のハ
ードウエアを作成する必要がなくコストが掛からない。
ュレーション方式によれば、入力信号の論理パターンの
組を示す入力パタンを時間軸に沿って分割して複数の分
割入力パタンを作成し、これらの分割入力パタンのそれ
ぞれに対して並列にそれぞれシミュレーションし、これ
らの結果を統合してシミュレーション結果として出力す
るので、高速にシミュレーションを行うことができる。
また、このシミュレーションをワークステーション等の
汎用の処理装置により行うことができるので、専用のハ
ードウエアを作成する必要がなくコストが掛からない。
【図１】本発明の論理シミュレーション方式の一つの実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
【図２】シミュレーションの対象の論理回路の一例を示
す図である。
す図である。
【図３】入力パタンと分割入力パタンとの関係の一例を
示す図である。
示す図である。
【図４】シミュレーションを行う対象の最小単位である
部分パタンの一例を示す図である。
部分パタンの一例を示す図である。
【図５】シミュレーション結果を統合するときの一例を
示す図である。
示す図である。
【図６】汎用の処理装置による構成の一例を示す図であ
る。
る。
【図７】汎用の処理装置による構成の他の一例を示す図
である。
である。
１ 入力手段 ２ 分割入力パタン作成手段 ３ 第１の実行手段 ４ 初期値設定手段 ５ 転送手段 ６ 第２の実行手段 ７ 統合出力手段 ８ 基準信号ファイル ９ 初期値ファイル １０，１１ 入力デバイス １２ 論理回路 １３ 入力パタン １４ 論理パタン １４ａ〜１４ｐ 論理パタンａ〜論理パタンｐ １５ 分割入力パタン １５ａ〜１５ｓ 分割入力パタンａ〜分割入力パタン
ｓ １６ 部分パタン ２０ 第１の処理装置 ２１ 第２の処理装置
ｓ １６ 部分パタン ２０ 第１の処理装置 ２１ 第２の処理装置
Claims (5)
- 【請求項１】 論理回路の動作をシミュレーションする
シミュレーションプログラムと前記論理回路の論理情報
とを有するシミュレーション用ロードモジュールと前記
論理回路に入力する入力信号の論理パターンの組を示す
入力パタンとを入力する入力手段と、 前記入力した入力パタンを時間軸に沿って分割し複数の
分割入力パタンを作成する分割入力パタン作成手段と、 前記複数の分割入力パタンのそれぞれに対して前記シミ
ュレーション用ロードモジュールにより並列にそれぞれ
シミュレーションする第１の実行手段と、 前記第１の実行手段の前記それぞれのシミュレーション
の結果を統合して前記入力パタンに対するシミュレーシ
ョン結果として出力する統合出力手段と、 を備えたことを特徴とする論理シミュレーション方式。 - 【請求項２】 前記第１の実行手段は、それぞれが前記
シミュレーション用ロードモジュールと前記分割入力パ
タンとを受けこの受けた分割入力パタンに対して前記シ
ミュレーション用ロードモジュールによりそれぞれシミ
ュレーションする複数の第２の実行手段を備えたことを
特徴とする請求項１記載の論理シミュレーション方式。 - 【請求項３】 前記論理回路の動作をシミュレーション
する前記シミュレーションプログラムと前記論理回路の
論理情報とを有する前記シミュレーション用ロードモジ
ュールと前記論理回路に入力する前記入力信号の論理パ
ターンの組を示す前記入力パタンとを入力する入力手段
と；前記入力した入力パタンに含まれる前記論理パター
ンに対応する前記入力信号のうちから基準となる信号を
指定しこの指定した信号に対応する前記論理パターンの
論理値が変化する時刻を基準にして前記入力パタンを時
間軸に沿って分割し前記複数の分割入力パタンを作成す
る分割入力パタン作成手段と；前記複数の分割入力パタ
ンを入力しこれら入力したそれぞれの前記分割入力パタ
ンの時間幅内で、前記基準となる信号に対応する前記論
理パターンの論理値と前記入力信号に含まれる前記基準
となる信号以外の信号に対応する前記論理パターンの論
理値とのみではその初期値が一意に決まらない前記論理
回路内の論理素子を探し出しこれらの探し出した論理素
子の初期値を前記分割入力パタン毎に設定し初期値設定
ファイルとして出力する初期値設定手段と、 前記複数の分割入力パタンのそれぞれを、前記シミュレ
ーション用ロードモジュールと前記初期値設定ファイル
と共に前記複数の第２の実行手段にそれぞれ転送する転
送手段と、 それぞれが前記シミュレーション用ロードモジュールと
前記初期値設定ファイルと前記分割入力パタンとを受
け、この受けた分割入力パタンに対して前記シミュレー
ション用ロードモジュールと前記初期値設定ファイルと
によりシミュレーションする前記複数の第２の実行手段
と、 を具備する前記第１の実行手段と；前記複数の第２の実
行手段のそれぞれのシミュレーション結果を統合して出
力する統合出力手段と；を備えたことを特徴とする請求
項１又は２記載の論理シミュレーション方式。 - 【請求項４】 それぞれが前記シミュレーション用ロー
ドモジュールと前記初期値設定ファイルと前記分割入力
パタンとを受け、この受けた分割入力パタンに対して前
記シミュレーション用ロードモジュールと前記初期値設
定ファイルとによりシミュレーションする前記第２の実
行手段を有する複数の第２の処理装置と；前記論理回路
の動作をシミュレーションする前記シミュレーションプ
ログラムと前記論理回路の論理情報とを有する前記シミ
ュレーション用ロードモジュールと前記論理回路に入力
する前記入力信号の論理パターンの組を示す前記入力パ
タンとを入力する入力手段と、 前記入力した入力パタンに含まれる前記論理パターンに
対応する前記入力信号のうちから基準となる信号を指定
しこの指定した信号に対応する前記論理パターンの論理
値が変化する時刻を基準にして前記入力パタンを時間軸
に沿って分割し前記複数の分割入力パタンを作成する分
割入力パタン作成手段と、 前記複数の分割入力パタンを入力しこれら入力したそれ
ぞれの前記分割入力パタンの時間幅内で、前記基準とな
る信号に対応する前記論理パターンと前記入力信号に含
まれる前記基準となる信号以外の信号に対応する前記論
理パターンとの論理値のみではその初期値が一意に決ま
らない前記論理回路内の論理素子を探し出しこれらの探
し出した論理素子の初期値を前記分割入力パタン毎に設
定し初期値設定ファイルとして出力する初期値設定手段
と、 前記複数の分割入力パタンのそれぞれを、前記シミュレ
ーション用ロードモジュールと前記初期値設定ファイル
と共に前記複数の第２の実行手段にそれぞれ転送する転
送手段と、 前記複数の第２の処理装置のそれぞれのシミュレーショ
ン結果を統合して出力する統合出力手段と、 を具備する第１の処理装置と；を備えたことを特徴とす
る請求項１又は２記載の論理シミュレーション方式。 - 【請求項５】 それぞれが前記シミュレーション用ロー
ドモジュールと前記初期値設定ファイルと前記分割入力
パタンとを受け、この受けた分割入力パタンに対して前
記シミュレーション用ロードモジュールと前記初期値設
定ファイルとによりシミュレーションする前記第２の実
行手段を有する複数の第２の処理装置と；前記論理回路
の動作をシミュレーションする前記シミュレーションプ
ログラムと前記論理回路の論理情報とを有する前記シミ
ュレーション用ロードモジュールと前記論理回路に入力
する前記入力信号の論理パターンの組を示す前記入力パ
タンとを入力する入力手段と、 前記入力した入力パタンに含まれる前記論理パターンに
対応する前記入力信号のうちから基準となる信号を指定
しこの指定した信号に対応する前記論理パターンの論理
値が変化する時刻を基準にして前記入力パタンを時間軸
に沿って分割し前記複数の分割入力パタンを作成する分
割入力パタン作成手段と、 前記複数の分割入力パタンを入力しこれら入力したそれ
ぞれの前記分割入力パタンの時間幅内で、前記基準とな
る信号に対応する前記論理パターンと前記入力信号に含
まれる前記基準となる信号以外の信号に対応する前記論
理パターンとの論理値のみではその初期値が一意に決ま
らない前記論理回路内の論理素子を探し出しこれらの探
し出した論理素子の初期値を前記分割入力パタン毎に設
定し初期値設定ファイルとして出力する初期値設定手段
と、 前記複数の分割入力パタンのそれぞれを、前記シミュレ
ーション用ロードモジュールと前記初期値設定ファイル
と共に前記複数の第２の実行手段にそれぞれ転送する転
送手段と、 前記シミュレーション用ロードモジュールと前記初期値
設定ファイルと前記分割入力パタンとを受け、この受け
た分割入力パタンに対して前記シミュレーション用ロー
ドモジュールと前記初期値設定ファイルとによりシミュ
レーションする前記第２の実行手段と、 前記複数の第２の処理装置と前記第２の実行手段とのそ
れぞれのシミュレーション結果を統合して出力する統合
出力手段と、 を具備する第１の処理装置と；を備えたことを特徴とす
る請求項１又は２記載の論理シミュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156636A JP2954019B2 (ja) | 1996-06-18 | 1996-06-18 | 論理シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156636A JP2954019B2 (ja) | 1996-06-18 | 1996-06-18 | 論理シミュレーション方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH103487A true JPH103487A (ja) | 1998-01-06 |
| JP2954019B2 JP2954019B2 (ja) | 1999-09-27 |
Family
ID=15632009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8156636A Expired - Fee Related JP2954019B2 (ja) | 1996-06-18 | 1996-06-18 | 論理シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2954019B2 (ja) |
-
1996
- 1996-06-18 JP JP8156636A patent/JP2954019B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2954019B2 (ja) | 1999-09-27 |
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