JPH1038548A - 変位測定装置 - Google Patents
変位測定装置Info
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- JPH1038548A JPH1038548A JP18776296A JP18776296A JPH1038548A JP H1038548 A JPH1038548 A JP H1038548A JP 18776296 A JP18776296 A JP 18776296A JP 18776296 A JP18776296 A JP 18776296A JP H1038548 A JPH1038548 A JP H1038548A
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Landscapes
- Length Measuring Devices With Unspecified Measuring Means (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】
【課題】 内部的には高速計数が可能であって、低速の
外部カウンタによる計数を可能とした計数パルスを出力
する変位測定装置を提供する。 【解決手段】 高速クロックＣＫ０により動作して変位
検出器１により検出される変位量に対応する幅の源計数
パルスＰＵＥＮとアップ／ダウンパルスＵ／Ｄを出力す
る源計数パルス発生回路２、ＰＵＥＮをクロックＣＫ０
でアップ／ダウン計数するバッファカウンタ３、ＣＫ０
を分周して低速クロックＣＫ１を発生する出力周期カウ
ンタ５、ＣＫ１で動作してバッファカウンタ３の計数値
と同じ数の計数パルスを発生させるパルス出力回路８、
バッファカウンタ３の計数値がゼロでないときにＣＫ１
を出力イネーブル信号ＯＵＴＥＮとして取り出すクロッ
クゲート６、及びパルス出力回路８での計数パルス出力
に応じてバッファカウンタ３の計数値をリアルタイムで
増減する制御を行うカウンタ制御ゲート７を備えた。
外部カウンタによる計数を可能とした計数パルスを出力
する変位測定装置を提供する。 【解決手段】 高速クロックＣＫ０により動作して変位
検出器１により検出される変位量に対応する幅の源計数
パルスＰＵＥＮとアップ／ダウンパルスＵ／Ｄを出力す
る源計数パルス発生回路２、ＰＵＥＮをクロックＣＫ０
でアップ／ダウン計数するバッファカウンタ３、ＣＫ０
を分周して低速クロックＣＫ１を発生する出力周期カウ
ンタ５、ＣＫ１で動作してバッファカウンタ３の計数値
と同じ数の計数パルスを発生させるパルス出力回路８、
バッファカウンタ３の計数値がゼロでないときにＣＫ１
を出力イネーブル信号ＯＵＴＥＮとして取り出すクロッ
クゲート６、及びパルス出力回路８での計数パルス出力
に応じてバッファカウンタ３の計数値をリアルタイムで
増減する制御を行うカウンタ制御ゲート７を備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、変位量に対応す
る計数パルスを外部カウンタで計数する方式の変位測定
装置に関する。
る計数パルスを外部カウンタで計数する方式の変位測定
装置に関する。
【０００２】
【従来の技術】リニアゲージ、リニアスケール等の変位
測定装置において、ヘッドやスピンドルの移動量を計数
パルスとして出力し、これを外部カウンタで計数表示す
ることが多い。この方式では、計数パルスの出力周波数
ｆOUT と外部カウンタの計数周波数ｆCNT との間に、ｆ
OUT ≦ｆCNT の関係が成立していなければ、正常な動作
が保証されない。従って、変位測定装置の高速化が進
み、計数パルスが高速になると、旧来のｆCNT の低い外
部カウンタを用いることができないという問題がある。
測定装置において、ヘッドやスピンドルの移動量を計数
パルスとして出力し、これを外部カウンタで計数表示す
ることが多い。この方式では、計数パルスの出力周波数
ｆOUT と外部カウンタの計数周波数ｆCNT との間に、ｆ
OUT ≦ｆCNT の関係が成立していなければ、正常な動作
が保証されない。従って、変位測定装置の高速化が進
み、計数パルスが高速になると、旧来のｆCNT の低い外
部カウンタを用いることができないという問題がある。
【０００３】また、変位検出器の移動速度に応じて出力
計数パルス周波数が変化するものでは、低速の外部カウ
ンタを用い場合に、変位検出器の移動速度が外部カウン
タにより制限されて、高速計数ができない。更に、静電
容量式の変位検出器等のサーボ回路を用いたものでは、
検出器の移動速度とは無関係に、バースト状の高速の計
数パルスを出力するものがある。この様な測定装置に低
速の外部カウンタを接続すると、検出器の移動速度が低
速であっても誤計数やオーバースピード等のエラーが発
生する可能性がある。
計数パルス周波数が変化するものでは、低速の外部カウ
ンタを用い場合に、変位検出器の移動速度が外部カウン
タにより制限されて、高速計数ができない。更に、静電
容量式の変位検出器等のサーボ回路を用いたものでは、
検出器の移動速度とは無関係に、バースト状の高速の計
数パルスを出力するものがある。この様な測定装置に低
速の外部カウンタを接続すると、検出器の移動速度が低
速であっても誤計数やオーバースピード等のエラーが発
生する可能性がある。
【０００４】
【発明が解決しようとする課題】この発明は、上記事情
を考慮してなされたもので、内部的には高速計数が可能
であって、低速の外部カウンタによる計数をも可能とし
た計数パルスを出力する変位測定装置を提供することを
目的としている。
を考慮してなされたもので、内部的には高速計数が可能
であって、低速の外部カウンタによる計数をも可能とし
た計数パルスを出力する変位測定装置を提供することを
目的としている。
【０００５】
【課題を解決するための手段】この発明は、変位検出器
の出力に基づいて外部カウンタで計数すべき変位量に対
応する数の計数パルスを出力する変位測定装置であっ
て、第１のクロックに同期して動作して前記変位検出器
により検出される変位量に対応する幅の源計数パルスと
変位方向に応じてアップ／ダウンを指示するアップ／ダ
ウンパルスとを出力する源計数パルス発生回路と、前記
源計数パルスを前記第１のクロックでアップ／ダウン計
数するバッファカウンタと、前記第１のクロックと同じ
かそれより低周波の第２のクロックで動作して前記バッ
ファカウンタの計数値と同じ数の計数パルスを発生させ
るパルス出力回路とを備えたことを特徴としている。
の出力に基づいて外部カウンタで計数すべき変位量に対
応する数の計数パルスを出力する変位測定装置であっ
て、第１のクロックに同期して動作して前記変位検出器
により検出される変位量に対応する幅の源計数パルスと
変位方向に応じてアップ／ダウンを指示するアップ／ダ
ウンパルスとを出力する源計数パルス発生回路と、前記
源計数パルスを前記第１のクロックでアップ／ダウン計
数するバッファカウンタと、前記第１のクロックと同じ
かそれより低周波の第２のクロックで動作して前記バッ
ファカウンタの計数値と同じ数の計数パルスを発生させ
るパルス出力回路とを備えたことを特徴としている。
【０００６】この発明はまた、上記構成に加えて、前記
第１のクロックを分周して出力すべき計数パルスの周波
数を決定する前記第２のクロックを発生する出力周期カ
ウンタと、前記バッファカウンタの計数値がゼロでない
ときに前記第２のクロックを出力イネーブル信号として
取り出して前記パルス出力回路に与えるクロックゲート
と、前記源計数パルス，アップ／ダウンパルスおよび出
力イネーブル信号の組み合わせにより、前記パルス出力
回路での計数パルス出力に応じて前記バッファカウンタ
の計数値をリアルタイムで増減する制御を行うカウンタ
制御ゲートとを更に備えたことを特徴としている。この
発明において好ましくは、前記出力周期カウンタは、外
部端子からの制御により分周比を切替えて前記第２のク
ロックの周波数を前記第１のクロックの周波数と同じか
それより低く設定できるように構成される。この発明に
おいて更に好ましくは、前記バッファカウンタのオーバ
ーフロー端子はオーバースピード端子として外部に導出
されているものとする。
第１のクロックを分周して出力すべき計数パルスの周波
数を決定する前記第２のクロックを発生する出力周期カ
ウンタと、前記バッファカウンタの計数値がゼロでない
ときに前記第２のクロックを出力イネーブル信号として
取り出して前記パルス出力回路に与えるクロックゲート
と、前記源計数パルス，アップ／ダウンパルスおよび出
力イネーブル信号の組み合わせにより、前記パルス出力
回路での計数パルス出力に応じて前記バッファカウンタ
の計数値をリアルタイムで増減する制御を行うカウンタ
制御ゲートとを更に備えたことを特徴としている。この
発明において好ましくは、前記出力周期カウンタは、外
部端子からの制御により分周比を切替えて前記第２のク
ロックの周波数を前記第１のクロックの周波数と同じか
それより低く設定できるように構成される。この発明に
おいて更に好ましくは、前記バッファカウンタのオーバ
ーフロー端子はオーバースピード端子として外部に導出
されているものとする。
【０００７】この発明によると、高速クロックで動作す
るバッファカウンタにおいて、源計数パルスをカウント
しながら同時に、その計数値相当分の計数パルスを低速
クロックで出力するようにしている。従って、低速の外
部カウンタによる計数が可能である。バッファカウンタ
の桁数を変位検出器の移動範囲をカバーできるものとす
れば、出力計数パルスの周波数を如何に低くしたとして
も、変位検出器の移動速度が制限されることはない。ま
た、バッファカウンタの計数値を、計数パルス出力と同
時にリアルタイムで増減制御することにより、バッファ
カウンタの桁数を変位検出器の移動範囲より少なくする
事ができ、これにより回路規模を小さいものとしてしか
も、外部カウンタの計数周波数には制限されることなく
変位検出器の移動速度を確保することができる。また、
出力計数パルスの周波数を決定する第２のクロックを生
成する出力周期カウンタを外部から分周比可変とすれ
ば、外部カウンタに応じて計数パルス周波数を切替える
ことができる。例えば外部カウンタが高速計数できる場
合には、分周比１、即ち第２のクロック周波数を第１の
クロック周波数と同じとすることができ、従ってシステ
ム適応能力の高いものとすることができる。
るバッファカウンタにおいて、源計数パルスをカウント
しながら同時に、その計数値相当分の計数パルスを低速
クロックで出力するようにしている。従って、低速の外
部カウンタによる計数が可能である。バッファカウンタ
の桁数を変位検出器の移動範囲をカバーできるものとす
れば、出力計数パルスの周波数を如何に低くしたとして
も、変位検出器の移動速度が制限されることはない。ま
た、バッファカウンタの計数値を、計数パルス出力と同
時にリアルタイムで増減制御することにより、バッファ
カウンタの桁数を変位検出器の移動範囲より少なくする
事ができ、これにより回路規模を小さいものとしてしか
も、外部カウンタの計数周波数には制限されることなく
変位検出器の移動速度を確保することができる。また、
出力計数パルスの周波数を決定する第２のクロックを生
成する出力周期カウンタを外部から分周比可変とすれ
ば、外部カウンタに応じて計数パルス周波数を切替える
ことができる。例えば外部カウンタが高速計数できる場
合には、分周比１、即ち第２のクロック周波数を第１の
クロック周波数と同じとすることができ、従ってシステ
ム適応能力の高いものとすることができる。
【０００８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
る変位測定装置の構成である。変位検出器１は、静電容
量式，光電式その他、如何なる形式のものでもよい。源
計数パルス発生回路２は、第１のクロックＣＫ０に同期
して動作し、変位検出器１により検出される変位量に対
応する幅の源計数パルスＰＵＥＮと、変位方向に応じて
アップ／ダウンを指示するアップ／ダウンパルスＵ／Ｄ
とを出力する。源計数パルスＰＥＵＮは、変位検出器２
の方式により異なるが、クロックＣＫ０を内部に含むバ
ースト状パルスであってもよいし、あるいはこれを包絡
線検波した形のパルスであってもよい、従来はこの源計
数パルスＰＵＥＮはアップ／ダウンパルスＵ／Ｄと共に
直接、同じクロックで動作する計数パルス出力回路に転
送されて、所定のフォーマット（例えば、計数パルスと
Ｕ／Ｄ信号、あるいは２相方形波信号等）の計数パルス
出力が作られていた。
の実施例を説明する。図１は、この発明の一実施例によ
る変位測定装置の構成である。変位検出器１は、静電容
量式，光電式その他、如何なる形式のものでもよい。源
計数パルス発生回路２は、第１のクロックＣＫ０に同期
して動作し、変位検出器１により検出される変位量に対
応する幅の源計数パルスＰＵＥＮと、変位方向に応じて
アップ／ダウンを指示するアップ／ダウンパルスＵ／Ｄ
とを出力する。源計数パルスＰＥＵＮは、変位検出器２
の方式により異なるが、クロックＣＫ０を内部に含むバ
ースト状パルスであってもよいし、あるいはこれを包絡
線検波した形のパルスであってもよい、従来はこの源計
数パルスＰＵＥＮはアップ／ダウンパルスＵ／Ｄと共に
直接、同じクロックで動作する計数パルス出力回路に転
送されて、所定のフォーマット（例えば、計数パルスと
Ｕ／Ｄ信号、あるいは２相方形波信号等）の計数パルス
出力が作られていた。
【０００９】この実施例においては、源計数パルス発生
回路２から得られる源計数パルスＰＵＥＮとアップ／ダ
ウンパルスＵ／Ｄは、バッファカウンタ３に送られて、
ここで源計数パルスＰＥＵＮの幅が第１のクロックＣＫ
０により計数される。このバッファカウンタ３の計数値
が求める変位量に対応する。このバッファカウンタ３の
計数値に等しい数の計数パルス出力を出すのが、計数パ
ルス出力回路８であり、この実施例では後に説明するよ
うに、バッファカウンタ３において計数値をリアルタイ
ムで増減しながら、計数パルス出力回路８が計数出力パ
ルスを出すようにされている。バッファカウンタ３のオ
ーバーフロー端子ＯＦは、オーバースピード端子ＯＳと
して外部に導出されている。
回路２から得られる源計数パルスＰＵＥＮとアップ／ダ
ウンパルスＵ／Ｄは、バッファカウンタ３に送られて、
ここで源計数パルスＰＥＵＮの幅が第１のクロックＣＫ
０により計数される。このバッファカウンタ３の計数値
が求める変位量に対応する。このバッファカウンタ３の
計数値に等しい数の計数パルス出力を出すのが、計数パ
ルス出力回路８であり、この実施例では後に説明するよ
うに、バッファカウンタ３において計数値をリアルタイ
ムで増減しながら、計数パルス出力回路８が計数出力パ
ルスを出すようにされている。バッファカウンタ３のオ
ーバーフロー端子ＯＦは、オーバースピード端子ＯＳと
して外部に導出されている。
【００１０】計数パルス出力回路８による計数パルス出
力の周波数を決定するために、出力周期カウンタ５が設
けられている。出力周期カウンタ５は、第１のクロック
ＣＫ０を所定の分周比で分周した第２のクロックＣＫ１
を出すものであり、この実施例の場合、分周比切り替え
のための外部端子が設けられて、図３に例示するよう
に、第２のクロックＣＫ１の周波数を第１のクロックＣ
Ｋ０と同じかそれより低い範囲で可変設定できるように
なっている。そしてこの出力周期カウンタ５から得られ
る第２のクロックＣＫ１が、計数パルス出力回路８の同
期クロックとして用いられる。
力の周波数を決定するために、出力周期カウンタ５が設
けられている。出力周期カウンタ５は、第１のクロック
ＣＫ０を所定の分周比で分周した第２のクロックＣＫ１
を出すものであり、この実施例の場合、分周比切り替え
のための外部端子が設けられて、図３に例示するよう
に、第２のクロックＣＫ１の周波数を第１のクロックＣ
Ｋ０と同じかそれより低い範囲で可変設定できるように
なっている。そしてこの出力周期カウンタ５から得られ
る第２のクロックＣＫ１が、計数パルス出力回路８の同
期クロックとして用いられる。
【００１１】バッファカウンタ３において、源計数パル
スＰＵＥＮの計数と同時に、計数パルス出力回路８から
の出力に応じた計数値の増減制御をリアルタイムで行う
ために、バッファカウンタ３の全桁出力のオールゼロ状
態を検出するオールゼロ検出回路４、この検出回路４の
出力ＡＺにより制御されて出力周期カウンタ５からの第
２のクロックＣＫ１を出力イネーブル信号ＯＵＴＥＮと
して取り出すクロックゲート６が設けられ、またバッフ
ァカウンタ３での計数動作を制御するカウンタ制御ゲー
ト７が設けられている。カウンタ制御ゲート７は、源計
数パルスＰＵＥＮ，アップ／ダウンパルスＵ／Ｄ，出力
イネーブル信号ＯＵＴＥＮ，およびバッファカウンタ３
の符号ビット出力ＭＩＮＵＳの組み合わせ論理によりバ
ッファカウンタ３に制御信号を送って、バッファカウン
タ３では±１カウント，±２カウントまたはカウント停
止の制御が行われる。
スＰＵＥＮの計数と同時に、計数パルス出力回路８から
の出力に応じた計数値の増減制御をリアルタイムで行う
ために、バッファカウンタ３の全桁出力のオールゼロ状
態を検出するオールゼロ検出回路４、この検出回路４の
出力ＡＺにより制御されて出力周期カウンタ５からの第
２のクロックＣＫ１を出力イネーブル信号ＯＵＴＥＮと
して取り出すクロックゲート６が設けられ、またバッフ
ァカウンタ３での計数動作を制御するカウンタ制御ゲー
ト７が設けられている。カウンタ制御ゲート７は、源計
数パルスＰＵＥＮ，アップ／ダウンパルスＵ／Ｄ，出力
イネーブル信号ＯＵＴＥＮ，およびバッファカウンタ３
の符号ビット出力ＭＩＮＵＳの組み合わせ論理によりバ
ッファカウンタ３に制御信号を送って、バッファカウン
タ３では±１カウント，±２カウントまたはカウント停
止の制御が行われる。
【００１２】各部の詳細回路を説明する前に、バッファ
カウンタ３でのカウント動作を真理値表にまとめると、
下表１のようになる。なお、バッファカウンタ３の符号
ＭＩＮＵＳは、源計数パルスがアップ／ダウンいずれの
方向に多く出力されたかを表しており、これにより計数
パルス出力の方向を決定する。
カウンタ３でのカウント動作を真理値表にまとめると、
下表１のようになる。なお、バッファカウンタ３の符号
ＭＩＮＵＳは、源計数パルスがアップ／ダウンいずれの
方向に多く出力されたかを表しており、これにより計数
パルス出力の方向を決定する。
【００１３】
【表１】
【００１４】表１において、×は“０”，“１”を問わ
ないことを意味する。表１の論理による動作を説明すれ
ば、源計数パルスＰＵＥＮ＝０でかつ、出力イネーブル
信号ＯＵＴＥＮ＝０の場合、バッファカウンタ３を動か
す必要がないから、ＳＴＯＰとする。源計数パルスＰＵ
ＥＮのダウンカウント指示（ＰＵＥＮ＝１，Ｕ／Ｄ＝
０）と、計数値が負の状態での計数パルス出力によるア
ップカウント指示（ＯＵＴＥＮ＝１，ＭＩＮＵＳ＝０）
とが重なった場合、バッファカウンタに入力されるパル
スと出力するパルスが同数であることを意味するから、
バッファカウンタ３はＳＴＯＰとする。同様に、源計数
パルスＰＵＥＮのアップカウント指示（ＰＵＥＮ＝１，
Ｕ／Ｄ＝１）と、計数値が正の状態での計数パルス出力
によるダウンカウントの指示（ＯＵＴＥＮ＝１，ＭＩＮ
ＵＳ＝１）が重なった場合も、ＳＴＯＰとする。
ないことを意味する。表１の論理による動作を説明すれ
ば、源計数パルスＰＵＥＮ＝０でかつ、出力イネーブル
信号ＯＵＴＥＮ＝０の場合、バッファカウンタ３を動か
す必要がないから、ＳＴＯＰとする。源計数パルスＰＵ
ＥＮのダウンカウント指示（ＰＵＥＮ＝１，Ｕ／Ｄ＝
０）と、計数値が負の状態での計数パルス出力によるア
ップカウント指示（ＯＵＴＥＮ＝１，ＭＩＮＵＳ＝０）
とが重なった場合、バッファカウンタに入力されるパル
スと出力するパルスが同数であることを意味するから、
バッファカウンタ３はＳＴＯＰとする。同様に、源計数
パルスＰＵＥＮのアップカウント指示（ＰＵＥＮ＝１，
Ｕ／Ｄ＝１）と、計数値が正の状態での計数パルス出力
によるダウンカウントの指示（ＯＵＴＥＮ＝１，ＭＩＮ
ＵＳ＝１）が重なった場合も、ＳＴＯＰとする。
【００１５】また、源計数パルスの入力がなく（ＰＵＥ
Ｎ＝０）、計数パルス出力がある場合（ＯＵＴＥＮ＝
１）には、計数パルス出力によりバッファしておく値が
増減することを意味するため、計数値の正，負に応じ
て、−１，＋１カウントする。逆に、ＰＵＥＮ＝１，Ｏ
ＵＴＥＮ＝０の場合は、アップ／ダウンの指示に応じ
て、＋１，−１カウントする。更に、源計数パルスによ
るアップカウント指示（ＰＵＥＮ＝１，Ｕ／Ｄ＝１）
と、計数値が負の状態での計数パルス出力によるアップ
カウント指示（ＯＵＴＥＮ＝１，ＭＩＮＵＳ＝０）が重
なった場合には、計数パルス出力と源計数パルスの方向
が逆であり、バッファカウンタ増減値を倍にする必要が
あるため、＋２カウントする。逆に、源計数パルスによ
るダウンカウント指示（ＰＵＥＮ＝１，Ｕ／Ｄ＝０）
と、計数値が正の状態での計数パルス出力によるダウン
カウントの指示（ＯＵＴＥＮ＝１，ＭＩＮＵＳ＝１）が
重なった場合は、−２カウントする。
Ｎ＝０）、計数パルス出力がある場合（ＯＵＴＥＮ＝
１）には、計数パルス出力によりバッファしておく値が
増減することを意味するため、計数値の正，負に応じ
て、−１，＋１カウントする。逆に、ＰＵＥＮ＝１，Ｏ
ＵＴＥＮ＝０の場合は、アップ／ダウンの指示に応じ
て、＋１，−１カウントする。更に、源計数パルスによ
るアップカウント指示（ＰＵＥＮ＝１，Ｕ／Ｄ＝１）
と、計数値が負の状態での計数パルス出力によるアップ
カウント指示（ＯＵＴＥＮ＝１，ＭＩＮＵＳ＝０）が重
なった場合には、計数パルス出力と源計数パルスの方向
が逆であり、バッファカウンタ増減値を倍にする必要が
あるため、＋２カウントする。逆に、源計数パルスによ
るダウンカウント指示（ＰＵＥＮ＝１，Ｕ／Ｄ＝０）
と、計数値が正の状態での計数パルス出力によるダウン
カウントの指示（ＯＵＴＥＮ＝１，ＭＩＮＵＳ＝１）が
重なった場合は、−２カウントする。
【００１６】以上のようなバッファカウンタ３でのカウ
ント制御により、第１のクロックＣＫ０で動作するバッ
ファカウンタ３の計数値をリアルタイムで増減しなが
ら、第２のクロックＣＫ１で動作するパルス出力回路８
から計数パルス出力を出力することができる。なおパル
ス出力回路８では、通常行われているフォーマット加工
が行われて、例えば計数パルス信号とＵ／Ｄ信号、また
は２相方形波信号である出力パルスφＡ，φＢが得られ
ることになる。
ント制御により、第１のクロックＣＫ０で動作するバッ
ファカウンタ３の計数値をリアルタイムで増減しなが
ら、第２のクロックＣＫ１で動作するパルス出力回路８
から計数パルス出力を出力することができる。なおパル
ス出力回路８では、通常行われているフォーマット加工
が行われて、例えば計数パルス信号とＵ／Ｄ信号、また
は２相方形波信号である出力パルスφＡ，φＢが得られ
ることになる。
【００１７】バッファカウンタ３およびその周囲の具体
的な回路構成を図２に示す。図２においては、バッファ
カウンタ３を３個の１６ビット（符号ビットとしての１
ビットを含む）のアップダウンカウンタ３１ａ〜３１ｂ
の縦続接続により構成した例を示している。２段目およ
び３段目はそれぞれ前段のオーバーフロー出力である出
力イネーブルＥＮＯＵＴが入力イネーブルＥＮＩＮとし
て入って、全体として、±２０４７カウント可能なアッ
プダウンカウンタとなっている。カウンタ３１ａ，３１
ｂ，３１ｃ間の桁上げを確実にするため、第１のクロッ
クＣＫ０は、バッファ遅延回路３２，３３を介して少し
ずつ遅延させて各段クロック端子ＣＫＢに入力してい
る。
的な回路構成を図２に示す。図２においては、バッファ
カウンタ３を３個の１６ビット（符号ビットとしての１
ビットを含む）のアップダウンカウンタ３１ａ〜３１ｂ
の縦続接続により構成した例を示している。２段目およ
び３段目はそれぞれ前段のオーバーフロー出力である出
力イネーブルＥＮＯＵＴが入力イネーブルＥＮＩＮとし
て入って、全体として、±２０４７カウント可能なアッ
プダウンカウンタとなっている。カウンタ３１ａ，３１
ｂ，３１ｃ間の桁上げを確実にするため、第１のクロッ
クＣＫ０は、バッファ遅延回路３２，３３を介して少し
ずつ遅延させて各段クロック端子ＣＫＢに入力してい
る。
【００１８】３段目のカウンタ３１ｃの最上位桁Ｑ３が
符号ビットＭＩＮＵＳとして用いられている。オールゼ
ロ検出回路４は、各段カウンタ３１ａ〜３１ｃの各桁出
力がオールゼロであることを検出するＮＯＲゲートＧ４
１，Ｇ４２，Ｇ４３と、これらの出力の一致を検出する
ＮＡＮＤゲートＧ４４とから構成されている。これによ
り、オールゼロ検出回路４は、バッファカウンタ３での
計数値がゼロの場合に、ＡＺ＝０を出力し、それ以外は
ＡＺ＝１を出力する。
符号ビットＭＩＮＵＳとして用いられている。オールゼ
ロ検出回路４は、各段カウンタ３１ａ〜３１ｃの各桁出
力がオールゼロであることを検出するＮＯＲゲートＧ４
１，Ｇ４２，Ｇ４３と、これらの出力の一致を検出する
ＮＡＮＤゲートＧ４４とから構成されている。これによ
り、オールゼロ検出回路４は、バッファカウンタ３での
計数値がゼロの場合に、ＡＺ＝０を出力し、それ以外は
ＡＺ＝１を出力する。
【００１９】クロックゲート６は、第２のクロックＣＫ
１とオールゼロ検出回路４の出力ＡＺの一致を検出する
ＮＡＮＤゲートＧ６１とインバータゲートＧ６２とから
なる。これにより、ＡＺ＝０の場合に、クロックゲート
６はオフになり、バッファカウンタ３に計数値がある間
（ＡＺ＝１）、第２のクロックＣＫ１がクロックゲート
６を通って、出力イネーブル信号ＯＵＴＥＮとして取り
出される。
１とオールゼロ検出回路４の出力ＡＺの一致を検出する
ＮＡＮＤゲートＧ６１とインバータゲートＧ６２とから
なる。これにより、ＡＺ＝０の場合に、クロックゲート
６はオフになり、バッファカウンタ３に計数値がある間
（ＡＺ＝１）、第２のクロックＣＫ１がクロックゲート
６を通って、出力イネーブル信号ＯＵＴＥＮとして取り
出される。
【００２０】初段カウンタ３１ａには、３つのモード制
御端子、即ち、１カウントするか、２カウントするかを
選択する選択信号ＳＥＬ１，ＳＥＬ２の端子と、アップ
／ダウン選択信号ＵＰの端子が設けられている。これら
の３つの制御端子の入力の組み合わせと、カウントモー
ドをまとめると、下表２のようになる。
御端子、即ち、１カウントするか、２カウントするかを
選択する選択信号ＳＥＬ１，ＳＥＬ２の端子と、アップ
／ダウン選択信号ＵＰの端子が設けられている。これら
の３つの制御端子の入力の組み合わせと、カウントモー
ドをまとめると、下表２のようになる。
【００２１】
【表２】
【００２２】カウンタ制御ゲート７は、源計数パルスＰ
ＵＥＮ，アップ／ダウンパルスＵ／Ｄ，出力イネーブル
信号ＯＵＴＥＮおよび符号ビットＭＩＮＵＳの組み合わ
せにより、表２の制御信号を発生するように、図２のよ
うに構成される。ＥＸ・ＮＯＲゲートＧ７１は、ＰＵＥ
ＮとＵ／Ｄの一致を検出して選択信号ＳＥＬ１を発生す
る。ＥＸ・ＮＯＲゲートＧ７１２とＮＡＮＤゲートＧ７
３は、ＭＩＮＵＳとＵ／Ｄの一致検出を行い、その検出
結果とＰＵＥＮ，ＯＵＴＥＮとの一致検出を行って、選
択信号ＳＥＬ２を発生する。また、ＡＮＤゲートＧ７
４，Ｇ７５，ＮＯＲゲートＧ７６，インバータＧ７７，
Ｇ７８の部分は、ＭＩＮＵＳ，ＰＵＥＮ，Ｕ／Ｄの組み
合わせにより、アップ／ダウン信号ＵＰを発生させる。
ＵＥＮ，アップ／ダウンパルスＵ／Ｄ，出力イネーブル
信号ＯＵＴＥＮおよび符号ビットＭＩＮＵＳの組み合わ
せにより、表２の制御信号を発生するように、図２のよ
うに構成される。ＥＸ・ＮＯＲゲートＧ７１は、ＰＵＥ
ＮとＵ／Ｄの一致を検出して選択信号ＳＥＬ１を発生す
る。ＥＸ・ＮＯＲゲートＧ７１２とＮＡＮＤゲートＧ７
３は、ＭＩＮＵＳとＵ／Ｄの一致検出を行い、その検出
結果とＰＵＥＮ，ＯＵＴＥＮとの一致検出を行って、選
択信号ＳＥＬ２を発生する。また、ＡＮＤゲートＧ７
４，Ｇ７５，ＮＯＲゲートＧ７６，インバータＧ７７，
Ｇ７８の部分は、ＭＩＮＵＳ，ＰＵＥＮ，Ｕ／Ｄの組み
合わせにより、アップ／ダウン信号ＵＰを発生させる。
【００２３】以上のようにこの実施例によると、高速の
第１のクロックＣＫ０により動作するバッファカウンタ
３により源計数パルスをカウントしながら、同時に、低
速の第２のクロックＣＫ１で計数パルスが出力され、計
数パルス出力によりリアルタイムでバッファカウンタ３
の計数値が増減制御され、変位量に相当するバッファカ
ウンタ３での計数値分の計数パルスが得られることにな
る。従って、外部カウンタが低周波であっても、これに
制限されることなく変位検出器の高速の移動速度を確保
することができる。また、出力計数パルスの周波数を決
定する第２のクロックＣＫ１を生成する出力周期カウン
タ５を外部から分周比可変とすることにより、例えば外
部カウンタが高速計数できる場合には第２のクロックＣ
Ｋ１の周波数を第１のクロックＣＫ０と同じとして、外
部カウンタに接続することができる。
第１のクロックＣＫ０により動作するバッファカウンタ
３により源計数パルスをカウントしながら、同時に、低
速の第２のクロックＣＫ１で計数パルスが出力され、計
数パルス出力によりリアルタイムでバッファカウンタ３
の計数値が増減制御され、変位量に相当するバッファカ
ウンタ３での計数値分の計数パルスが得られることにな
る。従って、外部カウンタが低周波であっても、これに
制限されることなく変位検出器の高速の移動速度を確保
することができる。また、出力計数パルスの周波数を決
定する第２のクロックＣＫ１を生成する出力周期カウン
タ５を外部から分周比可変とすることにより、例えば外
部カウンタが高速計数できる場合には第２のクロックＣ
Ｋ１の周波数を第１のクロックＣＫ０と同じとして、外
部カウンタに接続することができる。
【００２４】この実施例において、バッファカウンタ３
の桁数は、変位検出器１の移動範囲と出力計数パルスの
周波数との兼ね合いで決定される。例えば、桁数を移動
範囲より多くすれば、出力周波数を如何に低くしても差
し支えなく、しかも内部的な計数は高速クロックで動作
するバッファカウンタ３で行われるから、出力周波数を
低くしたことにより検出器移動速度が低い範囲に制限さ
れることはない。また、桁数を変位検出器移動範囲より
少なくしても、バッファカウンタ３の計数値はリアルタ
イムで計数パルス出力毎に加減算されるから、外部カウ
ンタの計数可能な周波数の範囲で出力周波数を高く設定
すれば、問題はない。これにより、回路規模を小さくす
ることができる。
の桁数は、変位検出器１の移動範囲と出力計数パルスの
周波数との兼ね合いで決定される。例えば、桁数を移動
範囲より多くすれば、出力周波数を如何に低くしても差
し支えなく、しかも内部的な計数は高速クロックで動作
するバッファカウンタ３で行われるから、出力周波数を
低くしたことにより検出器移動速度が低い範囲に制限さ
れることはない。また、桁数を変位検出器移動範囲より
少なくしても、バッファカウンタ３の計数値はリアルタ
イムで計数パルス出力毎に加減算されるから、外部カウ
ンタの計数可能な周波数の範囲で出力周波数を高く設定
すれば、問題はない。これにより、回路規模を小さくす
ることができる。
【００２５】計数パルス出力回路８の構成例を図４に示
し、その動作タイミング図を図５に示す。詳細な説明は
省くが、二つのＤタイプフリップフロップＦＦ１，ＦＦ
２と、これらの出力とＯＵＴＥＮ信号及びＭＩＮＵＳ信
号によりフリップフロップＦＦ１，ＦＦ２への入力を決
定するためのゲートＧ81，Ｇ82を用いて、２相方形波出
力φＡ，φＢを出力するようになっている。
し、その動作タイミング図を図５に示す。詳細な説明は
省くが、二つのＤタイプフリップフロップＦＦ１，ＦＦ
２と、これらの出力とＯＵＴＥＮ信号及びＭＩＮＵＳ信
号によりフリップフロップＦＦ１，ＦＦ２への入力を決
定するためのゲートＧ81，Ｇ82を用いて、２相方形波出
力φＡ，φＢを出力するようになっている。
【００２６】
【発明の効果】以上述べたようにこの発明によれば、第
１のクロックで動作するバッファカウンタを用いて、源
計数パルスをカウントしながら同時に、その計数値相当
分の計数パルスを第２のクロックで出力するようにし
て、低周波の外部カウンタによる計数を可能とした変位
測定装置を提供することができる。
１のクロックで動作するバッファカウンタを用いて、源
計数パルスをカウントしながら同時に、その計数値相当
分の計数パルスを第２のクロックで出力するようにし
て、低周波の外部カウンタによる計数を可能とした変位
測定装置を提供することができる。
【図１】 この発明の一実施例による変位測定装置のブ
ロック構成を示す。
ロック構成を示す。
【図２】 同実施例の主要部の具体構成例を示す。
【図３】 同実施例の第１，第２クロックの関係を示
す。
す。
【図４】 同実施例のパルス出力回路の具体構成例を示
す。
す。
【図５】 同パルス出力回路の動作タイミングを示す。
１…変位検出器、２…源計数パルス発生回路、３…バッ
ファカウンタ、４…オールゼロ検出回路、５…出力周期
カウンタ、６…クロックゲート、７…カウンタ制御ゲー
ト、８…計数パルス出力回路。
ファカウンタ、４…オールゼロ検出回路、５…出力周期
カウンタ、６…クロックゲート、７…カウンタ制御ゲー
ト、８…計数パルス出力回路。
Claims (4)
- 【請求項１】 変位検出器の出力に基づいて外部カウン
タで計数すべき変位量に対応する数の計数パルスを出力
する変位測定装置であって、 第１のクロックに同期して動作して前記変位検出器によ
り検出される変位量に対応する幅の源計数パルスと変位
方向に応じてアップ／ダウンを指示するアップ／ダウン
パルスとを出力する源計数パルス発生回路と、 前記源計数パルスを前記第１のクロックでアップ／ダウ
ン計数するバッファカウンタと、 前記第１のクロックと同じかそれより低周波の第２のク
ロックで動作して前記バッファカウンタの計数値と同じ
数の計数パルスを発生させるパルス出力回路とを備えた
ことを特徴とする変位測定装置。 - 【請求項２】 前記第１のクロックを分周して出力すべ
き計数パルスの周波数を決定する前記第２のクロックを
発生する出力周期カウンタと、 前記バッファカウンタの計数値がゼロでないときに前記
第２のクロックを出力イネーブル信号として取り出して
前記パルス出力回路に与えるクロックゲートと、 前記源計数パルス，アップ／ダウンパルスおよび出力イ
ネーブル信号の組み合わせにより、前記パルス出力回路
での計数パルス出力に応じて前記バッファカウンタの計
数値をリアルタイムで増減する制御を行うカウンタ制御
ゲートとを更に備えたことを特徴とする請求項１記載の
変位測定装置。 - 【請求項３】 前記出力周期カウンタは、外部端子から
の制御により分周比を切替えて前記第２のクロックの周
波数を前記第１のクロックの周波数と同じかそれより低
く設定できるように構成されていることを特徴とする請
求項２記載の変位測定装置。 - 【請求項４】 前記バッファカウンタのオーバーフロー
端子はオーバースピード端子として外部に導出されてい
ることを特徴とする請求項１，２，３のいずれかに記載
の変位測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18776296A JP3589527B2 (ja) | 1996-07-17 | 1996-07-17 | 変位測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18776296A JP3589527B2 (ja) | 1996-07-17 | 1996-07-17 | 変位測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1038548A true JPH1038548A (ja) | 1998-02-13 |
| JP3589527B2 JP3589527B2 (ja) | 2004-11-17 |
Family
ID=16211767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18776296A Expired - Fee Related JP3589527B2 (ja) | 1996-07-17 | 1996-07-17 | 変位測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3589527B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011027448A (ja) * | 2009-07-22 | 2011-02-10 | Ntn Corp | 回転検出装置および回転検出装置付き軸受 |
| US8798906B2 (en) | 2009-07-22 | 2014-08-05 | Ntn Corporation | Vehicle control device and rotation detection device used in same |
| CN106092156A (zh) * | 2016-08-04 | 2016-11-09 | 泉州市桑川电气设备有限公司 | 交流伺服串行通信编码器位置反馈脉冲分频输出系统和方法 |
-
1996
- 1996-07-17 JP JP18776296A patent/JP3589527B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011027448A (ja) * | 2009-07-22 | 2011-02-10 | Ntn Corp | 回転検出装置および回転検出装置付き軸受 |
| US8798906B2 (en) | 2009-07-22 | 2014-08-05 | Ntn Corporation | Vehicle control device and rotation detection device used in same |
| CN106092156A (zh) * | 2016-08-04 | 2016-11-09 | 泉州市桑川电气设备有限公司 | 交流伺服串行通信编码器位置反馈脉冲分频输出系统和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3589527B2 (ja) | 2004-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040617 |
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