JPH10501363A - 疑似スタティック４トランジスタメモリセル - Google Patents

Abstract

(57)【要約】 クロス接続されたトランジスタ（Ｑ１０，Ｑ１１）及び一対のパスゲート（Ｑ１２，Ｑ１３）を有する４トランジスタメモリセルを開示する。４トランジスタメモリセルは、ビット線プリチャージ中にビット線（ＢＬ，ＢＬ＃）と内部ノード（９０，９２）との間の電荷移動によってリフレッシュされる。

Description

【発明の詳細な説明】 疑似スタティック４トランジスタメモリセル 発明の背景 １． 発明の分野 本発明は、集積回路デバイスに関するものである。より詳しくは、本発明はメ モリ回路用の４トランジスタメモリセルに関する。 ２． 背景 従来技術の典型的なキャッシュメモリは、６トランジスタ・スタティックラン ダムアクセスメモリ（ＳＲＡＭ）セルのアレイよりなる。各６トランジスタＳＲ ＡＭセルは、通常、一対のクロス接続インバータ回路及び一対のパスゲートから なる。クロス接続インバータ回路は、通常、プルアップトランジスタを有する。 プルアップトランジスタは、ＳＲＡＭセルの漏れ電流でＳＲＡＭセルに記憶され たデータの電荷が放電されるのを防ぐ。 図１には、従来技術の典型的な６トランジスタＳＲＡＭが符号１０で示されて いる。ＳＲＡＭセル１０は、一組の６個のトランジスタＱ１〜Ｑ６からなる。ト ランジスタＱ１及びＱ２とトランジスタＱ３及びＱ４は、クロス接続インバータ 回路を構成するよう接続されている。パスゲートトランジスタＱ５及びＱ６は、 一対のビット線１４と一対のデータ記憶ノード１５及び１６との間の電荷移動を 可能にするためのものである。トランジスタＱ５及びＱ６は、ワード線１２を介 してアクティブ化される。 トランジスタＱ１は、ノード１５用のプルアップトランジスタであり、トラン ジスタＱ３は、ノード１６用のプルアップトランジスタである。プルアップトラ ンジスタＱ１及びＱ３は、ＳＲＡＭセル１０への各アクセスの間にＳＲＡＭセル １０の漏れ電流がハイレベルを記憶するノードを放電させるのを防ぐ。そのため に、ＳＲＡＭセル１０はリフレッシュ動作が不要である。 不都合なことに、プルアップトランジスタＱ１及びＱ３はＳＲＡＭセル１０を 実装するのに必要な集積回路のダイ面積を増大させる要因となる。さらに、各Ｓ ＲＡＭセルのトランジスタＱ１及びＱ３のようなプルアップトランジスタは、全 体として、このようなセルの集積回路ダイ面積を大きく増加させる。 その上、このような大きなＳＲＡＭセルは、プロセッサと共にチップ上に実装 てきるＳＲＡＭのサイズに厳しい制限をもたらす。さらに、このようなＳＲＡＭ セルでは、一定面積の集積回路ダイ上で実装されるＳＲＡＭのビット密度が低く なる。 その他の従来技術のＳＲＡＭでは、データ記憶ノードにプルアップトランジス タを使用しない４トランジスタＳＲＡＭセルが実装される。このような従来の４ トランジスタＳＲＡＭメモリセルは、非常に大きい抵抗負荷を用いてプルアップ トランジスタの機能を果たさせる。そのような高抵抗負荷は、通常、テラオーム 域の値を有する。不都合なことには、このようなＳＲＡＭの製造プロセスは、特 殊なマスキング層を必要とする。高抵抗負荷用の特殊なマスキング層は、このよ うなＳＲＡＭの製造コストを非常に高くする。さらに、このような特殊なマスキ ング層は、プロセッサチップの製造に用いられるプロセス技術に適合しないこと が多く、そのために、このようなＳＲＡＭをチップ上でプロセッサと共に使用す ることはできない。 発明の概要及び目的 本発明の一つの目的は、４トランジスタメモリセルを提供することにある。 本発明のもう一つの目的は、４トランジスタメモリセルを提供することによっ てメモリを実装するのに必要な集積回路ダイ面積を小さくすることにある。 本発明のもう一つの目的は、メモリセルへのアクゼス遅延を引き起こすことな く４トランジスタメモリセルをリフレッシュできるようにすることにある。 本発明のもう一つの目的は、プロセッサ用の集積回路に作り込むのに適した４ トランジスタメモリセルを提供することにある。 上記及びその他の目的を達成するため、本発明は、第１のノード及び第２のノ ードにデータビットを記憶する一対のクロス接続トランジスタを具備し、さらに 第１のノードと第１のビット線との間及び第２のノードと第２のビット線との間 で電荷を結合する一対のパスゲートを具備したメモリセルを提供するものである 。第１及び第２のノードは、ビット線プリチャージ中に第１のビット線と第２の ビット線の間の電荷を第１及び第２のノードに移動させることによってリフレッ シュされる。 本発明のその他の目的、特徴及び長所については、添付図面及び以下の詳細な 説明より明らかとなろう。 図面の簡単な説明 以下、本発明を添付図面によって例示説明するが、これらの説明は限定的な意 味を有するものではなく、また図中同じ参照符号は同様の構成要素・部分を指示 する。 図１は、一対のクロス接続インバータ及び一対のパスゲートよりなる従来の典 型的な６トランジスタＳＲＡＭを示す回路図である。 図２は、行デコーダ回路、一組の読出し／書込み回路、及びメモリセルアレイ よりなる本発明の一実施形態におけるキャッシュメモリを示すブロック図である 。 図３は、一組の４つのトランジスタよりなる本発明の一実施形態におけるメモ リセルを示す回路図である。 図４は、リフレッシュサイクルにおけるメモリセルの等価回路図である。 図５は、ワード線上のリフレッシュパルスによって制御されるメモリセルのリ フレッシュサイクルにおけるメモリセルの内部ノードの電圧を示す波形図である 。 図６は、キャッシュメモリへの読出しアクセスと書込みアクセスの間のメモリ セルのリフレッシュサイクルにおけるビット線、ワード線、及びプリチャージ制 御信号の電圧レベルを示す波形図である。 図７は、一対のプリデコーダ回路、パルス発生器回路、及びデコーダ回路から なる本発明の一実施形態におけるリフレッシュ機構の実装例を示すブロック図で ある。 図８は、プロセッサ及びキャッシュメモリを内蔵する集積回路のブロック図で ある。 詳細な説明 図２は、本発明の一実施形態のキャッシュメモリを示すブロック図である。図 示のキャッシュメモリ２０は、行デコーダ回路２４、一組の読出し／書込み回路 ３０〜３２、読出し／書込みタイミング制御回路２７、及びメモリセルアレイ２ ２よりなる。メモリセルアレイ２２は、一組のメモリセル４０〜４８よりなる。 行デコーダ回路２４は、メモリセルアレイ２２の一組のワード線６０〜６２を ドライブする。行デコーダ回路２４は、ワード線６０〜６２をドライブしてメモ リセル４０〜４８に対する読出し及び書込み動作を行う。また、行デコーダ回路 ２４は、ビット線プリチャージ時にワード線６０〜６２をドライブしてメモリセ ル４０〜４８のリフレッシュ動作を行う。 ６０〜６２で示す各ワード線は、それぞれ１行のメモリセルアレイ２２に対応 する。たとえば、ワード線６０は、メモリセル４０〜４２よりなる１行のメモリ セルアレイ２２に対応する。同様に、ワード線６１は、メモリセル４３〜４５よ りなる１行のメモリセルアレイ２２に対応し、ワード線６２は、メモリセル４６ 〜４８よりなる行に対応する。 読出し／書込み回路３０〜３２は、メモリセルアレイ２２の一組のビット線７ ０〜７２に接続されている。読出し／書込み回路３０〜３２は、メモリセルアレ イ２２からの読出し動作時に、ビット線７０〜７２上のデータを差動的に検出す る。読出し／書込み回路３０〜３２は、メモリセルアレイ２２への書込み動作時 に、データをビット線７０〜７２上にドライブする。さらに、読出し／書込み回 路３０〜３２は、メモリセルアレイ２２のプリチャージ動作時にビット線７０〜 ７２をハイ電圧レベルにドライブする。メモリセルアレイ２２のプリチャージ動 作は、読出し／書込みタイミング制御回路２７によって制御される。 符号７０〜７２で示す各組のビット線は、メモリセルアレイ２２の対応する列 毎に一対のビット線からなる。たとえば、ビット線７０は、メモリセルアレイ２ ２のメモリセル４０、４３、及び４６よりなる列に接続されている。同様に、ビ ット線７１は、メモリセル４１、４４、及び４７よりなる列に接続されており、 ビット線７２は、メモリセル４２、４５、及び４８よりなる列に接続されている 。 キャッシュメモリ２０への書込み動作時に、行デコーダ回路２４はアドレスバ ス２６を介して書込みアドレスを受け取り、読出し／書込み回路３０〜３２は、 データバス５８を介してデータを受け取る。３０〜３２の各読出し／書込み回路 は、データバス５８を介してデータビットを受け取る。たとえば、読出し／書込 み回路３０は、データビット５０を受け取り、読出し／書込み回路３１はデータ ビット５１を受け取り、読出し／書込み回路３２はデータビット５２を受け取る 。 読出し／書込み回路３０〜３２は、受け取ったデータをビット線７０〜７２上 にドライブする。行デコーダ回路２４は、書込み動作時、アドレスバス２６を介 して受け取った書込みアドレスに従って、ワード線６０〜６２の１本をドライブ する。アクティブになったワード線６０〜６２は、データバス５８を介して受け 取ったデータが書き込まれるメモリセルアレイ２２の行を決定する。 キャッシュメモリ２０からの読出し動作時、行デコーダ回路２４は、アドレス バス２６を介して読出しアドレスを受け取る。行デコーダ回路２４は、受け取っ た読出しアドレスをデコードし、該当するワード線６０〜６２をドライブする。 アクティブになったワード線６０〜６２は、メモリセルアレイ２２の対応する行 のデータをビット線７０〜７２上にドライブさせる。読出し／書込み回路３０〜 ３２は、各々対応するビット線７０〜７２上の電圧差を検出し、その電圧差を増 幅する。次に、読出し／書込み回路３０〜３２はメモリセルアレイ２２からの検 出データをデータバス５８上にドライブする。 読出し／書込み回路３０〜３２は、キャッシュメモリ２０の読出しアクセスと 書込みアクセスの間にビット線７０〜７２のプリチャージ動作を行う。ビット線 ７０〜７２のプリチャージ動作は、その後の読出し及び書込み動作におけるメモ リセルアレイ２２へのアクセス速度を速くする。 行デコーダ回路２４は、ビット線７０〜７２のプリチャージ動作にメモリセル アレイ２２のリフレッシュサイクルを周期的にオーバーラップさせる。行デコー ダ回路２４は、ビット線７０〜７２のプリチャージ動作時にワード線６０〜６２ をアクティブにすることによって、リフレッシュサイクルをプリチャージ動作と オーバーラップさせる。アクティブになったワード線６０〜６２は、プリチャー ジ動作時に、メモリセルアレイ２２に一組の各々対応するリフレッシュパルスを 供給する。 本発明の一実施形態の場合、リフレッシュサイクルは、キャッシュメモリ２０ において１ミリ秒間閣で生じる。ワード線６０〜６２上に発生するリフレッシュ パルスは、各々２ナノ秒のパルス幅を有する。 図３は、本発明の一実施形態におけるメモリセル４４を示す。メモリセル４０ 〜４３、及び４５〜４８は、メモリセル４４と実質的に同じである。メモリセル ４４は、一組の４つのトランジスタＱ１０〜Ｑ１３よりなる。トランジスタＱ１ ０及びＱ１１は、ノード９０及び９２に電荷を蓄えるようクロス接続されている 。ノード９０は「１」のデータ状態を記憶し、ノード９２は「０」のデータ状態 を記憶する。 ビット線７１は、ビット線（ＢＬ）８０及び反転ビット線（ＢＬ＃）８２よりな る。トランジスタＱ１２は、ビット線８０とノード９０との間で電荷を結合する パスゲートである。トランジスタＱ１３は、ビット線８２とノードＤ９２との間 で電荷を結合するパスゲートである。トランジスタＱ１２とＱ１３は、ワード線 ６１を介して制御される。 メモリセル４４のノード９０は、ノード９０及び９２にプルアップトランジス タがないので、フローティングになっている。メモリセル４４の周期的リフレッ シュサイクルによって、ノード９０からサブストレート電圧Ｖｓｓへの漏れ電流 によって生じるノード９０の電荷損失が解消される。 メモリセル４４からの読出しサイクルでは、メモリセル４４のリフレッシュサ イクルも行われる。メモリセル４４への読出しアクセスの開始時には、行デコー ダ回路２４がワード線６１をアクティブにし、読出し／書込み回路３１がビット 線８０及び８２をハイ電圧レベルにプリチャージする。この時点では、ノード９ ２の電圧は、トランジスタＱ１０がオンにスイッチングされない十分低い電圧に なっている。アクティブになったワード線６１は、トランジスタＱ１２を導通さ せ、電流がノード９０へ流れて、ノード９０を実質的に電源電圧Ｖｃｃよりトラ ンジスタのスレッショルド電圧（Ｖｔ）だけ低い電圧に等しい電圧レベルに充電 する。 ビット線８０及び８２のプリチャージ動作時には、ノードＤ９０の電荷供給源 は、読出し／書込み回路３１に内蔵されたプリチャージトランジスタによって供 給される電源電圧Ｖｃｃである。ビット線８０及び８２にプリチャージ動作が行 われていない場合は、ノード９０の電荷供給源はビット線８０及び８２のキャパ シタンスである。その結果、メモリセル４４のノード９０及び９２に記憶された データは、ビット線８０及び８２のプリチャージ動作の間またはビット線８０及 び８２のプリチャージ動作の終了後にワード線６１をアクティブにすることによ ってリフレッシュすることができる。 メモリセル４４のプリチャージ間隔はキャッシュメモリ２０へのアクセスに対 して不動作時間である。このプリチャージ間隔によって与えられる不動作時間を 利用してメモリセル４４のリフレッシュサイクルが行われる。そのために、リフ レッシュサイクルがキャッシュメモリ２０へのメモリアクセスを遅延させること はない。 図４は、リフレッシュサイクル中のメモリセル４４の概略等価回路図である。 図中、ノード９０のキャパシタンスは、コンデンサＣnodeで表されている。トラ ンジスタＱ２０及びＱ２２は、読出し／書込み回路３１に内蔵されたプリチャー ジデバイスを表している。 ワード線６１は、メモリセル４４のリフレッシュサイクル中アクティブ化され る。ワード線６１がアクティブになると、トランジスタＱ１２及びＱ１３は導通 する。そして、図示のように電流１０がトランジスタＱ２２からトランジスタＱ １３及びＱ１１を通って流れる。また、電流１１が、図示のように、トランジス タＱ２０及びトランジスタＱ１２を流れて、ノード９０の電圧を充電により上昇 させる。 図５は、リフレッシュサイクルにおけるメモリセル４４のノード９０及び９２ の電圧を示す。メモリセル４４のリフレッシュサイクルは、図示のような、行デ コーダ回路２４からのワード線（ＷＬ）６１上のリフレッシュパルスによって制 御される。ワード線６１上のリフレッシュパルスは、ノード９０をハイ電圧レベ ルに充電し、これによって損失電荷が回復される。 図６は、キャッシュメモリ２０に対する読出しアクセスと書込みアクセスの間 のメモリセル４４のリフレッシュサイクルを示す。この図には、ビット線（ＢＬ ）８０及び（ＢＬ＃）８２上の電圧レベルが、ワード線（ＷＬ）６１上の電圧レ ベル及びプリチャージ制御信号２８とともに示されている。 メモリセル４４上のリフレッシュサイクルは、メモリセル４４のプリチャージ 動作中に行われる。メモリセル４４のプリチャージ動作の持続時間はプリチャー ジ制御信号２８のパルス幅によって決まる。プリチャージ動作は、一組３つのプ リチャージフェーズｔ１〜ｔ３よりなる。 プリチャージフェーズｔ１においては、行デコーダ回路２４はワード線６１ を非アクティブ化する。読出し／書込み回路３１は、ビット線８０及び８２をプ リチャージして、電圧差を小さくする。プリチャージフェーズｔ１の終わりには 、ビット線８０及び８２上の電圧差はメモリセル４４のトリップポイントより小 さくなっており、これによってリフレッシュサイクルの開始時におけるデータの 極性反転は避けられる。 プリチャージフェーズｔ２においては、行デコーダ回路２４がワード線６１を アクティブにして、リフレッシュサイクルであることを指示する。アクティブ化 されたワード線６１は、プリチャージフェーズｔ２の間メモリセル４４を含むメ モリセルアレイ２２の対応する行上のメモリセルをリフレッシュする。プリチャ ージフェーズｔ２の終わりには、ノード９０は、実質的に電源電圧よりトランジ スタのスレッショルド電圧だけ低い電圧（Ｖｃｃ−Ｖｔ）に等しい。 プリチャージフェーズｔ３においては、行デコーダ回路２４がワード線６１ を非アクティブにし、ビット線８０と８２上の電圧が等しくなる。プリチャージ フェーズｔ３は、リフレッシュサイクルが次の読出しサイクルにおけるキャッシ ュメモリ２０へのアクセスタイムに及ぼす影響をできるだけ小さくするために設 けられている。 後刻におけるメモリセルアレイ２２のリフレッシュサイクルでは、行デコーダ 回路２４は残りのワード線６０〜６２を順にアクティブ化し、メモリセルアレイ ２２の他の行をリフレッシュする。 図７は、リフレッシュ機構の実装例を示す。行デコーダ回路２４は、カウンタ 回路９０、一対のプリデコーダ回路９２及び９４、パルス発生器回路９８及びデ コーダ回路９６よりなる。 プリデコーダ回路９４は、アドレスバス２６を介して受け取ったアドレスをデ コードする。そして、プリデコーダ回路９４は、デコードしたアドレスをマルチ プレクサ１００に供給する。 カウンタ回路９０は、メモリセルアレイ２２用の一連のリフレッシュアドレス １０４を生成するフリーランニングカウンタである。プリデコーダ回路９２は、 リフレッシュアドレス１０４をデコードし、デコードしたリフレッシュアドレス をマルチプレクサ１００に供給する。 デコーダ回路９６は、プリデコードされたアドレスをマルチプレクサ１００か ら受け取る。デコーダ回路９６は、受け取ったアドレスに従ってワード線６０〜 ６２をドライブし、メモリセルアレイ７２に対する読出し及び書込み動作とリフ レッシュサイクルを実行する。 パルス発生器回路９８は、マルチプレクサ１００の選択を制御するための制御 信号１０６を発生する。プリチャージ制御信号２８は、パルス発生器回路９８に 制御信号１０６としてのリフレッシュパルスを発生させる。この制御信号１０６ 用のリフレッシュパルスは、マルチプレクサ１００をしてプリデコーダ回路９２ からのプリデコードされたリフレッシュアドレスを選択してデコーダ回路９６へ 転送させる。プリデコードされたリフレッシュアドレスは、デコーダ回路９６を してリフレッシュアドレスに従い該当するワード線６０〜６２上にリフレッシュ パルスを発生させる。 図８には、プロセッサ１０及びキャッシュメモリ２０を内蔵する集積回路第１ ２が示されている。このようなキャッシュメモリ２０の４トランジスタメモリセ ルによれば、プロセッサ１０を実装するためのプロセッサ技術を用いて集積回路 ダイ１２上に比較的大きいキャッシュメモリを実装することが可能になる。 以上の説明においては、本発明を特定の実施形態について説明した。しかしな がら、特許請求の範囲に記載するところによる本発明の広義の精神及び範囲から 逸脱することなく本発明の種々の修正態様並びに変形態様が可能なことは明らか であろう。従って、本願明細書並びに添付図面は、例示説明のためのものであり 、限定的な意味に解釈すべきではない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ， ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，Ｕ Ｚ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．第１のノード及び第２のノードにデータビットを記憶する一対のクロス接続 されたトランジスタと； 上記第１のノードと第１のビット線との間及び上記第１のノードと第２のビ ット線との間で電荷を結合する一対のパスゲートと； を具備したメモリセル。 ２．上記第１及び第２のビット線を充電するよう接続されたプリチャージ回路を さらに具備した請求項１記載のメモリセル。 ３．上記第１及び第２のビット線から上記第１及び第２のノードへ電荷を移動さ せるよう接続されたリフレッシュ回路をさらに具備した請求項２記載のメモリセ ル。 ４．上記プリチャージ回路が上記第１及び第２のビット線をハイ電圧レベルに充 電する間、上記リフレッシュ回路が上記第１及び第２のビット線と上記第１及び 第２のノードとの間で電荷を移動させる請求項３記載のメモリセル。 ５．上記クロス接続されたトランジスタが： 上記第１のノードと共通ノードとの間に接続されるとともに、上記第２のノ ードに接続されたゲートを有する第１のトランジスタと； 上記第２のノードと共通ノードとの間に接続されるとともに、上記第１のノ ードに接続されたゲートを有する第２のトランジスタと； をさらに具備した請求項４記載の記載のメモリセル。 ６．上記第１のビット線と上記第１のノードとの間に接続されるとともに、メモ リセル用のワード線に接続されたゲートを有する第３のトランジスタと； 上記第２のビット線と上記第２のノードとの間に接続されるとともに、上記 ワード線に接続されたゲートを有する第４のトランジスタと； をさらに具備した請求項５記載のメモリセル。 ７．上記リフレッシュ回路が、上記ワード線をアクティブにして上記第３及び第 ４のトランジスタを導通させることによって、上記第１及び第２のビット線から 上記第１及び第２のノードへ電荷を移動させる請求項６記載のメモリセル。 ８．各行がワード線を有する一組の行及び各列が第１のビット線及び第２のビッ ト線を有する一組の列として配列されたメモリセルのアレイと； 上記各列の上記第１及び第２のビット線を充電するよう接続されたプリチャ ージ回路と； 上記プリチャージ回路が上記各列の上記第１及び第２のビット線をハイ電圧 レベルに充電する間、上記各列の上記第１及び第２のビット線と上記一組の中の １行の各メモリセルの一対の内部ノードとの間で電荷を移動させるよう接続され たリフレッシュ回路と； を具備したメモリ回路。 ９．上記各メモリセルの上記一対の内部ノードが第１のノード及び第２のノード よりなり、 上記各メモリセルが： 上記第１のノード及び上記第２のノードにデータビットを記憶する一対のク ロス接続されたトランジスタと； 上記第１のノードと第１のビット線との間及び上記第２のノードと第２のビ ット線との間で電荷を結合する一対のパスゲートと； を具備する請求項８記載のメモリ回路。 １０． 上記プリチャージ回路が上記第１及び第２のビット線をハイ電圧レベル に充電する間、上記リフレッシュ回路が上記第１及び第２のビット線と上記第１ 及び第２のノードとの間で電荷を転送する請求項９記載のメモリ回路。 １１． 上記各メモリセルの上記クロス接続されたトランジスタが： 上記第１のノードと共通ノードとの間に接続されるとともに、上記第２のノ ードに接続されたゲートを有する第１のトランジスタと； 上記第２のノードと共通ノードとの間に接続されるとともに、上記第１のノ ードに接続されたゲートを有する第２のトランジスタと； をさらに具備した請求項１０記載の記載のメモリ回路。 １２． 上記各メモリセルの上記パスゲートが： 上記第１のビット線と上記第１のノードとの間に接続されるとともに、メモ リセル用のワード線に接続されたゲートを有する第３のトランジスタと； 上記第２のビット線と上記第２のノードとの間に接続されるとともに、上記 ワード線に接続されたゲートを有する第４のトランジスタと； をさらに具備した請求項１１記載のメモリ回路。 １３． 上記リフレッシュ回路が、対応する行のワード線をアクティブにして上 記第３及び第４のトランジスタを導通させることによって、上記各メモリセルの 上記第１及び第２のビット線から上記第１及び第２のノードへ電荷を移動させる 請求項１２記載のメモリ回路。 １４． 各行がワード線を有する一組の行及び各列が第１のビット線及び第２の ビット線を有する一組の列として配列されたキャッシュメモリ回路であって、上 記各列の上記第１及び第２のビット線を充電するよう接続されたプリチャージ回 路と、上記プリチャージ回路が上記各列の上記第１及び第２のビット線をハイ電 圧レベルに充電する間、上記各列の上記第１及び第２のビット線と上記一組の中 の１行の各メモリセルの一対の内部ノードとの間で電荷を移動させるよう接続さ れたリフレッシュ回路とをさらに具備するキャッシュメモリ回路と； 上記キャッシュメモリ回路にアクセスするよう接続された中央処理装置と； を具備したプロセッサ。 １５．上記各メモリセルの上記一対の内部ノードが第１のノード及び第２のノー ドよりなり、上記各メモリセルが： 上記第１のノード及び上記第２のノードにデータビットを記憶する一対のク ロス接続されたトランジスタと； 上記第１のノードと第１のビット線との間及び上記第２のノードと第２のビ ット線との間で電荷を結合する一対のパスゲートと； を具備する請求項１４記載のプロセッサ。 １６．上記プリチャージ回路が上記第１及び第２のビット線をハイ電圧レベルに 充電する間、上記リフレッシュ回路が上記第１及び第２のビット線と上記第１及 び第２のノードとの間で電荷を転送する請求項１５記載のプロセッサ。 １７． 上記各メモリセルの上記クロス接続されたトランジスタが： 上記第１のノードと共通ノードとの間に接続されるとともに、上記第２のノ ードに接続されたゲートを有する第１のトランジスタと； 上記第２のノードと上記共通ノードとの間に接続されるとともに、上記第１ のノードに接続されたゲートを有する第２のトランジスタと； をさらに具備した請求項１６記載の記載のプロセッサ。 １８． 上記各メモリセルの上記パスゲートが： 上記第１のビット線と上記第１のノードとの間に接続されるとともに、 メモリセル用のワード線に接続されたゲートを有する第３のトランジスタと； 上記第２のビット線と上記第２のノードとの間に接続されるととももに、上 記ワード線に接続されたゲートを有する第４のトランジスタと； をさらに具備した請求項１７記載のプロセッサ。 １９． 上記リフレッシュ回路が、対応する行のワード線をアクティブにして上 記第３及び第４のトランジスタを導通させることによって、上記各メモリセルの 上記第１及び第２のビット線から上記第１及び第２のノードへ電荷を移動させる 請求項１８記載のプロセッサ。