JPH10506776A - マルチポートｄｒａｍ内データ転送 - Google Patents

Abstract

(57)【要約】 マルチポート・メモリを有するＡＴＭスイッチが開示されており、該マルチポート・メモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）及び複数の入力及び出力シリアル・アクセス・メモリ（ＳＡＭ）を有する。ＳＡＭとＤＲＡＭの間でＡＴＭデータを転送する、効率的でフレキシブルな転送回路及び転送方法が記載されている。転送回路及び転送方法は、ＤＲＡＭに記憶する前に編集を実施するためにＡＴＭデータをラッチするヘルパー・フリップ／フロップを含む。ＤＲＡＭから転送されたＡＴＭデータの編集についても記載されている。交換中に起こるエラーを検出する動的パリティの生成及びチェックが記載されている。

Description

【発明の詳細な説明】 マルチポートＤＲＡＭ内データ転送 発明の技術分野 本発明は、一般的にはＡＴＭスイッチに関し、具体的にはマルチポート・メモ リのＡＴＭスイッチ内部におけるデータ転送に関する。 発明の背景 網トラフィックの全般的な増加のため、トラフィック及び輻輳を高速且つ効率 的に管理する方法が求められている。網トラフィック管理における問題は、１つ の通信回線群から別の通信回線群へスイッチを使ってデータを中継する回線交換 の領域で生じる。網スイッチは一般に、交換操作中一時的に伝送を記憶するメモ リ型のデバイスを備える。 網スイッチには様々な待ち行列構造が採用され、異なる結果が得られている。 入力待ち行列構造を用いるスイッチは、回線ブロッキングを生じがちであること が示されている。反対に、出力待ち行列構造を用いるスイッチは、回線ブロッキ ングの問題を排除する。さらに、非同期転送モード（ＡＴＭ）網で使用されるス イッチは、より一様な伝送網で使用されるスイッチよりも多くの記憶空間を必要 とする。即ち、ＡＴＭトラフィックは、データ・バーストを有し、一様ではない 傾向があり、そのため、ＡＴＭトラフィックの交換時間を許容できる程度に維持 するためには、任意の所与の時刻により大きな量の使用可能メモリを必要とする 。交換時間性能が低いことは、交換操作中のＡＴＭデータの損失につながる。 より多くのメモリに対する要求及び交換時間を高速化する必要性から、高速で 効率的なＡＴＭスイッチが求められている。さらに、ＡＴＭデータ・セルの構造 が多様であることから、スイッチがフレキシブルであることが求められている。 ＡＴＭ交換における具体的な課題の１つは、非常に輻輳したトラフィック経路を 避けるためにＡＴＭのルーチングを変更する必要性である。このためには一般に 、ＡＴＭセルに含まれるヘッダが新しい経路或いは目的地のアドレスを表示する ように修正されることが必要となる。エラー・チェック・データなどのＡＴＭセ ル に含まれる付加情報を更新できることも必要である。さらに、メモリはエラーを 誘発しやすいので、交換中に誘発されるエラーの発生を監視するためのエラー・ チェックの構成をＡＴＭスイッチは備えていなければならない。 前述の理由、及び当業者が本明細書を読み理解することにより明らかとなる後 述の他の理由から、ＡＴＭのルーチング或いは目的地アドレスを効率的に更新す る、フレキシブルで高速なＡＴＭスイッチが当分野で求められている。また、内 部エラー・チェックをさらに備えたスイッチが求められている。 発明の概要 本発明は、ＡＴＭスイッチの前述の問題及びその他の問題に言及するものであ り、以下の明細書を読み、研究することで理解される。高速でフレキシブルなＡ ＴＭスイッチを提供するマルチポート・メモリ内の転送回路及び転送方法を説明 する。 具体的には、本発明は、非同期転送モード（ＡＴＭ）データの記憶に使用され る複数の入力シリアル・アクセス・メモリ（ＩＳＡＭ）、ＩＳＡＭからＡＴＭデ ータを受け取り、記憶するのに使用されるダイナミック・ランダム・アクセス・ メモリ（ＤＲＡＭ）、並びに、ダイナミック・ランダム・アクセス・メモリから ＡＴＭデータを受け取り、記憶するのに使用される複数の出力シリアル・アクセ ス・メモリ（ＯＳＡＭ）を有するマルチポート・メモリを説明する。マルチポー ト・メモリはまた、エラー・コード・ジェネレータと、ＩＳＡＭ、エラー・コー ド・ジェネレータ、並びにＤＲＡＭを一つに接続する書込み転送回路とを有する 。好ましい実施例のエラー・コード・ジェネレータはパリティ・コード・ジェネ レータである。書込み転送回路は、編集バッファと、エラー・コード・チェック 回路と、エラー・コード・チェック回路、ＯＳＡＭ、並びにダイナミック・ラン ダム・アクセス・メモリを一つに接続する読出し転送回路とを有する。読出し転 送回路は、編集レジスタを含む。 書込み転送回路は、１つのバスが各ＩＳＡＭの１ビットに電気的に結合した複 数の書込み転送バスを更に有することができる。エラー・コード・ジェネレータ 回路は、複数のヘルパー・フリップ／フロップのそれぞれが複数の書込み転送バ スの１つに接続して成る複数のヘルパー・フリップ／フロップと、複数のヘルパ ー・フリップ／フロップに接続し、エラー信号を生成するパリティ・コード・ジ ェネレータとを有する。更に、編集バッファは、複数のヘルパー・フリップ／フ ロップのそれぞれが複数の書込み転送バスの１つに接続して成る複数のヘルパー ・フリップ／フロップを有することができる。 他の実施例では、読出し転送回路が、１つのバスが複数の出力シリアル・アク セス・メモリの１ビットに電気的に結合した複数の読出し転送バスを有する。更 に、エラー・コード・チェック回路は、複数のヘルパー・フリップ／フロップの それぞれが複数の読出し転送バスの１つに接続して成る複数のヘルパー・フリッ プ／フロップと、複数のヘルパー・フリップ／フロップに接続し、エラー・コー ドを生成するエラー・コード・ジェネレータと、パリティ・コード・ジェネレー タに接続し、生成されたパリティ・コードを定義済みのパリティ・コードと比較 するコンパレータとを有することができる。最後に、パリティ・エラー回路を、 エラー・コード・チェック回路を監視するために含めることができる。 図面の簡単な説明 第１図は、マルチポート・メモリの簡略ブロック図である。 第２図は、第１図のマルチポート・メモリの詳細ブロック図である。 第３図は、特定のバイト割当てを有する５６バイトＡＴＭセルである。 第４図は、特定のバイト割当てを有する５２バイトＡＴＭセルである。 第５図は、特定のバイト割当てを有する５３バイトＡＴＭセルである。 第６図は、第２図のマルチポート・メモリの転送回路のブロック図である。 第７図は、第６図の転送回路のヘルパー・フリップ／フロップの部分の概略図 である。 第８図は、第２図のマルチポート・メモリの入力シリアル・アクセス・メモリ から編集バッファ回路へのデータ転送のグラフである。 発明の詳細な説明 以下の好適実施例の詳細説明では、説明の一部を構成し、本発明を実施可能と する具体的な好適実施例を例示的に示す添付図面を参照する。これらの実施例は 、当業者が本発明を実施できるよう十分詳しく説明されており、他の実施例を利 用できること、並びに、本発明の趣旨及び範囲から逸脱することなく、論理的、 機 械的、電気的変更を実施できることを理解されたい。したがって、以下の詳細な 説明は、限定的な意味でとらえるべきではなく、本発明の趣旨は、添付の請求の 範囲によってのみ定義されるものである。 本発明の説明にあたっては、マルチポート・メモリに組み込まれた形で説明す る。第１図に示すマルチポート・メモリ１００の簡略ブロック図を用いることに よって、非同期転送モード（ＡＴＭ）網のデータ経路要件を解決するものである 。メモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）１０２及 び８つの二重バッファ入力シリアル・アクセス・メモリ（ＳＡＭ）１０４（０） 〜（７）を有する。８つの出力ＳＡＭ１０６（０）〜（７）もまた二重バッファ である。入力ＳＡＭはＡＴＭセルを背中合わせ的に又は連続的に受け入れること ができるものであって、即ち、完全なＡＴＭセルの入力ポートからＤＲＡＭへの 移動を、第２のＡＴＭセルが入力ポートにロードされている最中におこなうこと ができる。同様に出力ＳＡＭは、４ビットのデータ・バスへのＡＴＭセルの出力 を、第２のＡＴＭセルがＤＲＡＭから転送されている最中に実施することができ る。 ＡＴＭセルは、入力ポートを通って入力ＳＡＭへ流れ、そこで編集が実行され る。ＡＴＭセルはＤＲＡＭへ転送され、次いで出力ＳＡＭに転送され、そこで、 更に編集を実行することができる。ＡＴＭセルは出力ポートを介して通信回線上 に出力される。 第２図に、マルチポート・メモリ１００のより詳細なブロック図を示す。前述 のようにメモリは、ＤＲＡＭ１０２、入力ＳＡＭ１０４（０）〜（７）、並びに 、出力ＳＡＭ１０６（０）〜（７）を有する。各入力ポートは対応するバッファ 回路１０８を有する。バッファ回路１０８は、入力データのラッチ及びバッファ 、待ち行列ニブル・カウンタ、ポインタ・デコーダ及びポインタ制御を含む幾つ かの機能を実行するのに用いられる。４ビットの入力データ通信バス線１１０は 、バッファ回路１０８へのＡＴＭセルの入力となる。バッファ回路に接続した入 力フレーム及びクロック回路１１２は、入力セルの始めを示すと共に入力データ を同期させる。 各出力ＳＡＭ１０６は対応するバッファ回路１１６を有する。バッフア回路１ １６は、出力データのラッチ及びバッファ、待ち行列ニブル・カウンタ、ポイン タ・デコーダ及びポインタ制御を含む幾つかの機能を実行するのに用いられる。 ４ビットの出力通信バス１１８は、バッファ回路１１６からのＡＴＭセルの出力 となる。出力バッファ回路に接続した出力フレーム及びクロック回路１２０は、 出力セルの始めを示すと共に出力データを同期させる。 バイト・パリティ・ジェネレータ１２２は入力ＳＡＭ１０４からＤＲＡＭへ転 送される各ＡＴＭセルにパリティ・コードを提供し、バイト・パリティ・チェッ ク１２４はＤＲＡＭから出力ＳＡＭ１０６に転送されるＡＴＭのパリティをチェ ックする。バイト・パリティ・ジェネレータ１２２及びバイト・パリティ・チェ ック１２４については後に説明する。 制御インタフェース及びコマンド・デコード１１４は、マルチポート・メモリ １００と外部コントローラ（図示せず）とを相互接続して、外部コントローラか らインタフェース線２０６に提供されたコマンドを復号化する。エラー／ステー タス回路１２６は、入力ＳＡＭ１０４のステータスを監視して、ＤＲＡＭへの転 送が必要かどうかを判定し、また、バイト・パリティ・チェック１２４からの出 力を追跡して、ＡＴＭ転送中にエラーが発生したがどうかを判定する。後述する ように、巡回冗長検査（ＣＲＣ）論理１２８及び編集バッファ制御１３０は協力 して、入力ＳＡＭポート１０４からＤＲＡＭへ転送する前にＡＴＭセルを修正す る手段を提供する。出力エディタ１３２及び出力編集バッファ１３４は、出力Ｓ ＡＭ１０６を介して出力する前にＡＴＭセルを修正することを可能とする。メモ リ制御回路１３６は、当業者周知のＤＲＡＭアドレッシングに必要な回路を提供 する。 ＡＴＭデータ・フロー 第２図で参照されるように、一般にＡＴＭセルはバッファ回路１０８を通って 入力シリアル・アクセス・メモリ（ＩＳＡＭ）１０４に流れ、そこで、制御イン タフェースを介して提供される外部制御機能によって編集が実行可能となる。外 部制御機能は、ＩＳＡＭセルをＤＲＡＭ１０２にいつ記憶するか、メモリ１０２ から出力シリアル・アクセス・メモリ・ポート（ＯＳＡＭ）１０６にいつロード するかをチップに指示する。ＯＳＡＭは、配信のためＡＴＭセルを出力バッファ １１６に受け渡す。次項にデータ・フローをより詳細に説明する。 ＡＴＭセルは、通信回線入力１１０を通って入力バッファ１０８、即ちチップ にはいる。４ビットのパラレル・ストリームが、バッファと連携したクロックに より４ビット・データ・バス１０５を通ってＩＳＡＭ１０４にロードされる。Ａ ＴＭセルの最初のデータ・ニブルを標識する入力フレーム及びクロック回路１１ ２を使って、ＩＳＡＭへのロードが開始される。完全なセルがＩＳＡＭにロード されると、ＳＡＭのエラー／ステータス回路１２６は「ＩＳＡＭフル」ステータ ス・ビットをセットする。前述のようにＩＳＡＭは２ＡＴＭセル長なので、次の ＡＴＭセルが続けてＩＳＡＭに流入することができる。非同期外部制御機能は制 御インタフェース及びコマンド・デコード１１４を介してＩＳＡＭステータスを ポーリングする。ＩＳＡＭフル・ステータスを、制御インタフェース及びコマン ド・デコード１１４を介して外部コントローラが検出すると、ＩＳＡＭの最初の ７２ビットが入力編集バッファ１３０に複写され、多重通信回路１３８を使って ＩＳＡＭの最初或いは２番目のワードが外部コントローラに出力できるようにな る。外部コントローラはこのワードを評価し任意に修正して、ＤＲＡＭへの書込 みを開始する。この書込みは、入力編集バッファの内容（ビット０〜７１）及び ＩＳＡＭの残りの内容（ビット７２〜４４７）を、メモリ論理制御１３６を介し て提示されたアドレスによって指定されたＤＲＡＭ行に、書込み転送バスを通じ て移動するものである。ＩＳＡＭが転送されるとＩＳＡＭフル・ステータスはク リアされる。ＩＳＡＭの内容を修正するために、入力編集バッファ１３０の最初 及び／又は２番目のワードを外部コントローラから戻すことができる。入力編集 バッファの操作は後にさらに論ずる。ＩＳＡＭの内容全体を、最初の７２ビット を複写或いは評価しないで、直接ＤＲＡＭに転送することもできる。この操作で は、セル全体がそのまま転送される。 外部コントローラは、制御インタフェース及びコマンド・デコード１１４を通 して出力ポートのステータスにポーリングして、空のＯＳＡＭを探す。空のＯＳ ＡＭ１０６が検出されると、ＤＲＡＭの読出しが開始され、メモリ制御１３６か らのアドレスによって指定されたＤＲＡＭ行のデータを、読出し転送バスを通し てＯＳＡＭに移動する。ＡＴＭセルの最初或いは２番目のワードを出力編集レジ スタ１３２で編集することができる。出力編集レジスタの操作は後にさらに論じ る。書込み転送と同様に、ＯＳＡＭへの転送によりＯＳＡＭ空白ステータスはク リアされる。ＯＳＡＭは二重にバッファされており、ＩＳＡＭと同様に出力バッ ファ１１６からデータを継続的に流出させることができる。４ビット・パラレル ・ストリームは４ビット・データバス１１７上で、出力バッファ１１６と連携し たクロック、即ち出力フレーム及びクロック回路１２０によって刻時される。 セル編集操作 マルチポート・メモリは、５６バイトのＡＴＭセルを内部ＤＲＡＭ１０２に記 憶する。標準ＡＴＭセルは４バイトのヘッダと、４８バイトのデータと、１バイ トのヘッダ・エラー・チェックとを有する。ヘッダ・エラー・チェックは一般に 巡回冗長検査（ＣＲＣ）コードで、通信リンク上で使用され、マルチポート・メ モリに提示される場合と提示されない場合がある。残りの空間はＣＲＣの有無に よって３バイト或いは４バイトになるが、これを、空間分割スイッチのルーチン グ情報、エラー制御情報の記憶に専用に使用したり、或いは他の目的に使用する ことができる。これらの追加バイトを以後、プリペンド／ポストペンド・データ と呼称し、それぞれのバイト数は変更可能である。以下に説明するセル編集操作 パラメータ及びコンフィグレーション・パラメータを介して、プリペンド／ポス トペンド・データを生成、読込み、書込み、削除することができる。 入力編集バッファ１３０はＣＲＣ回路１２８と協力して、ＩＳＡＭ１０４に捕 捉されたＡＴＭセルをＤＲＡＭ１０２に記憶する前に修正する手段を提供する。 修正できるのは、セルに添付されたセル・ヘッダ或いはプリペンド／ポストペン ド・データのいずれかである。セル・ヘッダの更新にＣＲＣバイトの更新を含め ることができる。 出力編集レジスタ１３２は、セル出力前の最後の可能な瞬間にＡＴＭセルの内 容を修正する手段を提供する。出力編集レジスタはデータをＯＲ型論理関数に与 え、制御インタフェース及びコマンド・デコーダ１１４が選択されたビットをセ ルのヘッダ或いはプリペンド／ポストペンド・データにセットするのを可能とす る。セル・ヘッダが更新されている場合に、出力編集レジスタを使って対応する ＣＲＣを変更することもできる。 ＡＴＭセルの編集はすべて、外部コントローラを使って実行される。外部コン トローラはプリペンド／ポストペンド或いはヘッダのいずれかのワードを編集バ ッファ１３０及び多重通信回路１３８を通してＩＳＡＭから得ることができる。 選択されたＩＳＡＭの最初の９バイト（７２ビット）が入力編集バッファ１３０ に複写され、最初或いは２番目のいずれかのワードが多重通信回路１３８を通し てコマンド・インタフェース及びコマンド・デコーダ１１４に渡され、最終的に は外部コントローラに渡される。ＣＲＣバイトのチェックをＣＲＣ論理１２８を 使って実行することもできる。 外部コントローラは、ヘッダ及び／又はプリペンド／ポストペンド・データを 調べたあと、転送コマンド或いはＣＲＣコマンドを伴った転送を介してこれらを 更新することができる。例えば、ＣＲＣコマンドを伴った転送はＣＲＣバイトを 更新するようにメモリに伝える。更新後、コントローラはＩＳＡＭ記憶コマンド を発信し、編集バッファ１３０及びＣＲＣ論理１２８でなされた全ての修正と共 にＩＳＡＭデータをＤＲＡＭに複写する。 出力編集レジスタ１３２は６４個のデータ・ビットを含み、これらのビットは ＤＲＡＭからＯＳＡＭへの途中でヘッダ及びプリペンド／ポストペンド・データ のバイトの論理否定和（ＮＯＲ）がとられる。これにより外部コントローラは、 伝送直前にＡＴＭセルを修正して、次段のスイッチのために例えば、最新の輻輳 情報或いは最新のプリペンド・ルーチング情報を含めることが可能となる。出力 編集レジスタ１３２は外部コントローラによって制御される。更新されたヘッダ に基づいてＣＲＣバイトの訂正を実行することもできる。ＣＲＣバイトはＸＯＲ 論理操作によって更新される。 各種長さのセルに対する編集支援は、ＩＳＡＭの５６バイト空間内にＩＳＡＭ のスタート及びストップ位置を定義することで達成される。スタート・ポインタ 及びストップ・ポインタがコマンド・インタフェース及びコマンド制御１１４に よりロードされ、セル・ヘッダがＩＳＡＭのバイト４ないし７に現れるように設 定される。ＣＲＣバイトがあればＣＲＣバイトは常に、ＩＳＡＭのバイト８に置 かれる。第３図に、ＡＴＭセル・ヘッダを適正に整列させたＩＳＡＭ空間を示す 。プリペンド／ポストペンド・データが一切ない場合として、第４図に、ＣＲＣ がない場合で、ＩＳＡＭスタート・ポインタを４にストップ・ポインタを５５に セ ットしたものを示す（５２バイト・セルとなる）。同様に第５図に、ＣＲＣがあ る場合で、ＩＳＡＭストップ・ポインタを０にセットしたものを示す（５３バイ ト・セルとなる）。 ＩＳＡＭには様々な構成があり、それぞれが様々な量のプリペンド／ポストペ ンド・データを与える。各種構成のスタート及びストップ位置の値を第１表に示 す。これら以外の値も綿密に設計された非ＡＴＭシステムには使用できることを 理解されたい。 ＯＳＡＭのスタート及びストップ・アドレスは、ＩＳＡＭのスタート及びスト ップ・アドレスとは別に構成することができる。したがって、ＯＳＡＭから出力 するセルは入力するセルよりも、多くのバイトを有する場合と少ないバイトを有 する場合とがある。この特徴により、プリペンド及びポストペンデッド・データ のバイトを追加、或いは削除することが可能となる。スタート及びストップ・ア ドレスの表は第１表に示したＩＳＡＭのものと同じである。 転送操作 前述のように、３７６本のデータ・バス線及び７２本のその他のバス線（５６ バイト）が、書込み転送バスを介してＩＳＡＭをバイト・パリティ・ジェネレー タ１２２に接続している。バイト・パリティ・ジェネレータ１２２がパリティ・ バイトを生成した後、５０４本のバス線（６３バイト）がＤＲＡＭに接続する。 同様に、５０４本のバス線がＤＲＡＭをバイトパリティ・チェック１２４に接続 し、全４４８本の線が読出し転送バスを介してＯＳＡＭに接続されている。これ らのバスのうちデータ・バス２本とヘッダ・バス２本の計４本を第６図に示す。 最初の２本のバスは転送バス１４０（０）及び（１）で、ＩＳＡＭのＡＴＭセル のプリペンド／ポストペンド・バイトの最初の２ビットをＤＲＡＭ１０２に接続 するのに使われる。転送バス１４２（４４６）及び（４４７）はＡＴＭセルの５ ６バイトの最後の２ビットである。第６図は「真の」転送バス線を示している。 図示されていないが、各転送バスに対して付随する補完転送バス線があることに 留意されたい。 最も単純な例では、ＩＳＡＭ１０４の内容はＤＲＡＭ１０２に書込み転送され 、次いで、ＯＳＡＭ１０６に読出し転送される。ＡＴＭセルを正確且つ効率的に 転送するために、前述のようにセルの一部を操作する必要がある場合が頻繁にあ る。転送バス１４０（０）及び（１）をトランジスタ１４４を介して、１０４（ ０）〜１０４（Ｎ）（この実施例ではＮは７）と記された各ＩＳＡＭの最初の２ ビットに接続することができる。制御線１４６を選択的に活動化して、トランジ スタ１４４をオンにし、ＩＳＡＭの１つを１本の転送バスに接続することができ る。多重通信（ＭＵＸ）線ＡないしＦは、ある転送操作中に転送バスのセクショ ンを分離するために使用される。例えば、ＩＳＡＭ１０４（０）からこのＩＳＡ Ｍのヘッダを得るために、書込み転送バス１４０がプレチャージ回路１４１でプ レチャージされ、制御線１４６が選択的に活動化され、（始め活動化されていた ）多重通信線Ｃが非活動化されて、書込み転送バスをヘルパー・フリップ／フロ ップ（ＨＦＦ）１４８から分離する。ＨＦＦは当業者に周知のものであり、この ＨＦ Ｆを第７図に示す。多重通信線Ａはオフのままであり、ＨＦＦ１５０をこれに接 続している編集バッファ制御１３０から分離する。しかし、多重通信線Ｂは活動 化されているので、ＩＳＡＭセル１０４（０）の内容がＨＦＦ１５０に捕捉され る。制御線１４６は非活動化されて、ＩＳＡＭセル１０４（０）を書込み転送バ ス１４０から分離する。次いで多重通信線Ｂが非活動化され、多重通信Ａが活動 化されて、編集バッファ制御１３０及びＣＲＣ論理１２８が、ＨＦＦ１５０内に ラッチされたヘッダ、プリペンド／ポストペンド及びＣＲＣのバイトにアクセス し、これらを修正できるようになる。 前述のように、３２ビットのヘッダ及び３２ビットのプリペンド／ポストペン ドのデータを編集バッファ制御１３０を使って修正することができる。これは、 ＨＦＦ１５０の状態を選択的に変化させることによって達成される。８ビットの ＣＲＣコードに関連したＨＦＦ１５０を編集バッファ制御１３０を使って選択的 に変更するように、修正されたヘッダのための新しいＣＲＣコードを、ＣＲＣジ ェネレータ１２８を使って生成することもできる。ＨＦＦ１５０の使用は、ＩＳ ＡＭビットの状態にアクセスしこれを修正する高速で、低電力の方法となる。Ｈ ＦＦ１５０を選択的に変更した後、多重通信線Ａは非活動化され、多重通信線Ｂ 及びＣが活動化される。これによりＨＦＦ１５０の内容がＨＦＦ１４８に転送さ れる。多重通信線Ｃ及びＢを非活動化することによって、ＨＦＦ１４８は、書込 み転送バス１４０及びＤＲＡＭ１０２から分離される。 パリティ・ジェネレータ１２２は、８本の書込み転送バス線ごとにパリティ・ ビットを生成するジェネレータ回路１４９を有する。即ち、ＨＦＦ１４８の１バ イトの内容が１ビットのパリティ・データ１５１を生成する。ＩＳＡＭ１４８か ら転送された４４８ビットのデータに５６ビットのパリティ・ビットが追加され 、全体で５０４ビットがＤＲＡＭ１０２に転送される。 ＩＳＡＭに接続した３７６本のデータ・バス線が、書込み転送バス１４０及び ＨＦＦ１４８を介してデータをＤＲＡＭに転送するのに使用される。ＡＴＭデー タは修正されずに、直接ＨＦＦ１４８に転送され、そこで対応するパリティ・ビ ットが生成される。全てのパリティ・ビット１５１が生成された後、多重通信線 Ｄが活動化され、５０４の全ＨＦＦの内容が、メモリ制御１３６でアクセスされ るＤＲＡＭ行のアドレスに転送される。 多重通信線Ｅが活動化され、ＤＲＡＭ１０２に記憶されたＡＴＭセルがＯＳＡ Ｍ１０６へ読出し転送される。アクセスされたＤＲＡＭ行の内容はＨＦＦ１５２ に転送され、次いで多重通信線Ｅが非活動化される。バイト・パリティ・チェッ ク１２４は、５６バイトのＡＴＭセルの各バイトのためにパリティ・ビットを生 成するパリティ・ジェネレータ１５４を有する。このパリティ・ビットは、書込 み転送操作中にＤＲＡＭに記憶されたパリティ・ビット１５１と、コンパレータ 回路１５６を使って比較される。パリティ・エラーは、コンパレータ１５６及び エラー・ステータス回路１２６を使って識別される。 多重通信線Ｆが活動化されて読出し転送バス１５８がＨＦＦ１５２に接続され 、制御線１５５及び対応するトランジスタ１５７を使用して、目的のＯＳＡＭに 選択的にアクセスされる。出力編集レジスタ１３２（第６図には図示せず）を使 ってヘッダ、プリペンド／ポストペンド、並びにＣＲＣのビットからなる７２ビ ットの内容を修正する。ヘッダ及びプリペンド／ポストペンドのバイトはＮＯＲ ゲートを使って修正され、ＨＦＦ１５２の各ビットの出力は、編集バッファの出 力１３４の出力との間で否定論理和がとられる。同様に、ＣＲＣビットは、編集 バッファ出力１３４の出力との間で個別に排他的論理和（ＸＯＲ）がとられる。 ＤＲＡＭ以降の編集は一般に、１つのロケーションではなく複数のロケーション にＡＴＭセルが同報通信できるように実行される。ＤＲＡＭ以降の編集により、 ＤＲＡＭに記憶する前に指定された目的の個々の受信側アドレスを変更すること ができることも理解されたい。 プレチャージ回路１４１、１４３、或いは１４５は、多重通信線を使って分離 することのできる転送バス１５８の選択セグメントに含まれることを理解された い。これにより、後述するように別のセグメントに接続される前に各セグメント がプレチャージされることが可能となる。多重通信線Ｆ及びこれに関連したプレ チャージ回路１４５を、否定回路（インバータ）及びその入力に置かれるプレチ ャージ回路で置き換えることができることを理解されたい。したがって否定回路 の入力は、ＨＦＦ１５２に低値信号がなければ、高値のままである。否定回路の 出力はその通常の低状態から高に切り換えられる。 ＳＡＭからＨＦＦへの転送 第７図に標準的なＨＦＦアーキテクチャを示す。具体的には、第７図は書込み 転送バス１４０（０）に接続した編集バッファ制御１３０に接続されたＨＦＦ１ ５０を示したものである。書込み転送バス１４０（０）の真の線１６０及び補完 線１６２の両方が示されている。書込み転送バス１６０及び１６２とＨＦＦの真 のデータ線１６６及び補完データ線１６８データ線を電気的に分離するためにト ランジスタ１６４が接続されている。ＨＦＦ１５０は、ゲートを真のデータ線１ ６６及び補完データ線１６８に交差結合した２つのｎ型トランジスタ１７０及び ２つのｐ型トランジスタ１７２から成る。トランジスタ１７０のソースが電源電 圧に接続され、トランジスタ１７２のドレインがイネーブル／ラッチ・トランジ スタ１７４に接続される。イネーブル線１７６はイネーブル／ラッチ・トランジ スタ１７４のゲートに接続される。トランジスタ１７８は、ＨＦＦ１５０をＣＲ Ｃ論理１２８に電気的に接続するために使われる。同様に、トランジスタ１８０ は多重通信線Ａに接続され、ＨＦＦ１５０を、制御インタフェース及びコマンド ・デコード１１４の出力バッファに接続するために使われる。ＨＦＦ１５０はイ ネーブル線１７６が高になったときに真のデータ線及び補完データ線の状態をラ ッチする。 ＩＳＡＭセル・ヘッダに記憶されたデータをＨＦＦ１５０でラッチする操作の 代表的な電圧とタイミングを第８図に示す。電圧とタイミングは例示が目的であ って、限定的なものではない。ＩＳＡＭからＨＦＦ１５０にデータを転送する前 に、書込み転送バスの真の線１６０及び補完線１６２が両方ともプレチャージさ れて、データのラッチが高速化する。この図に示すＨＦＦによってラッチされた 初期の状態は真のデータ線１６６が高、補完データ線１６８が低である。ラッチ ・イネーブル線１７６は低状態に切り替わり、これによりトランジスタ１７４を オフにする。トランジスタ１７２のドレインは浮動している。多重通信線Ｂは１ ９０で高となり、ＨＦＦ１５０を書込み転送バス線１６０及び１６２に電気的に 接続する。書込み転送バスは依然としてプレチャージされているので、真の線１ ６０は高のままであり、補完線１６２は、補完データ線１６８が高に引っ張られ るにつれて高のままでいようとする。プレチャージ回路は１９２でオフになり ＳＡＭセルへの通過ゲート、即ち制御線１４６も１９２で活動化され、ＩＳＡＭ は書込み転送バスに接続される。この図では、ＳＡＭセルの状態は、書込み転送 バスの真の線１６０は補完線１６２より低くなっている。結果として、ＨＦＦの 真のデータ線１６６は低に引かれ、ＨＦＦの補完データ線１６８はＨＦＦデータ 線が１９４で交差するまで増加を続ける。交差点１９４で、ＨＦＦの状態が変化 する。即ち、ＨＦＦの補完データ線１６８に接続したｎ型トランジスタ１７０は オンになり始め、これにより補完データ線を高に継続的に引き上げる。データ線 が交差した後、イネーブル線１７６は活動化され、トランジスタ１７４はオンと なる。データ線１６６及び１６８はそれぞれ１９８及び２００で電源レール（po wer rail）に押し付けられ、ＨＦＦはＩＳＡＭセル上に現れた状態をラッチする 。次いで、多重通信線Ｂは２０２で非活動化され、ＨＦＦを書込み転送バスから 電気的に分離する。最後に、制御線１４６が非活動化され、ＳＡＭを書込み転送 バスから分離し、転送バスのプレチャージが２０４でオンになる。 第８図に、ＨＦＦの以前の状態と反対のＩＳＡＭセル状態をラッチするプロセ スを示す。以前の状態と同じ状態をラッチするのは、ＨＦＦが交差しないことを 除けば同様のプロセスに従うことを理解されたい。さらに、ＨＦＦがＩＳＡＭセ ルをラッチした後、コマンド・インタフェース及びコマンド制御１１４或いはＣ ＲＣ論理１２８がそれぞれ多重通信線Ａ或いは多重通信線ＣＲＣのいずれかによ ってＨＦＦにアクセスできる。追加の編集及びＤＲＡＭへの転送は前述のとおり に実施される。 結論 本明細書では特定の実施例を例示し、説明してきたが、同じ目的を達成するよ うに計算された一切の配置をここに示した特定の実施例と置き換えることができ ることを当業者は理解されたい。この応用は、本発明の一切の適合或いは変形を カバーすることを意図している。したがって、本発明が請求の範囲及びその等価 物によってのみ制限されるものであることを明白に意図するものである。 本発明は、内部ＤＲＡＭへの記憶の前後にＡＴＭセルの一部を編集することが できる内部転送回路を有する、高速でフレキシブルなＡＴＭスイッチを提供する ものである。このＡＴＭスイッチは、内部転送中に起こりうるエラーを監視する ために、パリティ・ジェネレータ及びパリティ・チェック・コンパレータ回路を 提供する。内部転送回路は、ヘルパー・フリップ／フロップ（ＨＦＦ）を有し、 ＤＲＡＭに記憶される前に、ＡＴＭデータが、内部ＩＳＡＭからＨＦＦに転送さ れ、編集されて、直接に別のＨＦＦに転送される。転送回路は、ＤＲＡＭからＯ ＳＡＭへの出力転送中にＡＴＭデータを編集するＯＲ型のゲートをさらに提供す る。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年５月２日 【補正内容】 に含まれる付加情報を更新できることも必要である。さらに、メモリはエラーを 誘発しやすいので、交換中に誘発されるエラーの発生を監視するためのエラー・ チェックの構成をＡＴＭスイッチは備えていなければならない。ホスト・インタ フェースの説明はPCT公開第WO 95/14269号を、ダイアル-ポート・メモリ用のパ リティ制御システムは日本国特許第1,181,142号を、デュアルポート・ビデオＲ ＡＭを有する通信制御システムには米国特許第5,394,399号を、それぞれ参照の こと。 前述の理由、及び当業者が本明細書を読み理解することにより明らかとなる後 述の他の理由から、ＡＴＭのルーチング或いは目的地アドレスを効率的に更新す る、フレキシブルで高速なＡＴＭスイッチが当分野で求められている。また、内 部エラー・チェックをさらに備えたスイッチが求められている。 発明の概要 本発明は、ＡＴＭスイッチの前述の問題及びその他の問題に言及するものであ り、以下の明細書を読み、研究することで理解される。高速でフレキシブルなＡ ＴＭスイッチを提供するマルチポート・メモリ内の転送回路及び転送方法を説明 する。 具体的には、本発明は、非同期転送モード（ＡＴＭ）データの記憶に使用され る複数の入力シリアル・アクセス・メモリ（ＩＳＡＭ）、ＩＳＡＭからＡＴＭデ ータを受け取り、記憶するのに使用されるダイナミック・ランダム・アクセス・ メモリ（ＤＲＡＭ）、並びに、ダイナミック・ランダム・アクセス・メモリから ＡＴＭデータを受け取り、記憶するのに使用される複数の出力シリアル・アクセ ス・メモリ（ＯＳＡＭ）を有するマルチポート・メモリを説明する。マルチポー ト・メモリはまた、エラー・コード・ジェネレータと、ＩＳＡＭ、エラー・コー ド・ジェネレータ、並びにＤＲＡＭを一つに接続する書込み転送回路とを有する 。好ましい実施例のエラー・コード・ジェネレータはパリティ・コード・ジェネ レータである。書込み転送回路は、編集バッファと、エラー・コード・チェック 回路と、エラー・コード・チェック回路、ＯＳＡＭ、並びにダイナミック・ラン ダム・アクセス・メモリを一つに接続する読出し転送回路とを有する。読出し転 送回路は、編集レジスタを含む。 書込み転送回路は、１つのバスが各ＩＳＡＭの１ビットに電気的に結合した複 数の書込み転送バスを更に有することができる。エラー・コード・ジェネレータ 回路は、複数のヘルパー・フリップ／フロップのそれぞれが複数の書込み転送バ スの１つに接続して成る複数のヘルパー・フリップ／フロップと、複数のヘルパ 請求の範囲 １． マルチポート・メモリであって、 少くとも１つのシリアル・データ・セルの記憶に使用される複数の入力シリア ル・アクセス・メモリ（１０４）と、 前記複数の入力シリアル・アクセス・メモリから前記少くとも１つのシリアル ・データ・セルを受け取って記憶するのに使用されるダイナミック・ランダム・ アクセス・メモリ（１０２）と、 前記ダイナミック・ランダム・アクセス・メモリから前記少くとも１つのシリ アル・データ・セルを受け取って記憶するのに使用される複数の出力シリアル・ アクセス・メモリ（１０６）と、 エラー・コード・ジェネレータ（１２２）と、 編集バッファー（１３０）を含み、前記複数の入力シリアル・アクセス・メモ リ、前記エラー・コード・ジェネレータ、並びに前記ダイナミック・ランダム・ アクセス・メモリに接続する書込み転送回路と、 エラー・コード・チェック回路（１２４）と、 編集レジスタ（１３２）を含み、前記エラー・コード・チェック回路、前記複 数の出力シリアル・アクセス・メモリ、並びに前記ダイナミック・ランダム・ア クセス・メモリに接続する読出し転送回路と、 を備えるマルチポート・メモリ。 ２． 前記少くとも１つのシリアル・データ・セルが、非同期転送モード（ ＡＴＭ）セルである、請求項１に記載のマルチポート・メモリ。 ３． 前記書込み転送回路が、前記複数の入力シリアル・アクセス・メモリ の１ビットに電気的に結合した１つのバスを各々が有する複数の書込み転送バス （１４０）を含む、請求項１に記載のマルチポート・メモリ。 ４． 前記エラー・コード・ジェネレータ回路が、 複数のヘルパー・フリップ／フロップ（１４８）であり、その各々が、前記複 数の書込み転送バスの内の１つに接続していることから成る複数のヘルパー・フ リップ／フロップ（１４８）と、 前記複数のヘルパー・フリップ／フロップに接続して、そこからパリティ・コ ードを生成するパリティ・コード・ジェネレータ（１４９）と、 を具備する、請求項３に記載のマルチポート・メモリ。 ５． 前記書込み転送回路が、複数のヘルパー・フリップ／フロップ（１４ ８）であり、その各々が、前記複数の書込み転送バスの内の１つに接続している ことから成る複数のヘルパー・フリップ／フロップ（１４８）を更に具備する、 請求項３に記載のマルチポート・メモリ。 ６． 前記読出し転送回路が、前記複数の出力シリアル・アクセス・メモリ の内の１ビットと電気的に結合した１つのバスを各々が有する複数の読出し転送 バス（１５８）を具備する、請求項１に記載のマルチポート・メモリ。 ７． 前記エラー・コード・チェック回路が、 複数のヘルパー・フリップ／フロップ（１５２）であり、その各々が、前記複 数の読出し転送バスの内の１つと接続されていることから成る複数のヘルパー・ フリップ／フロップ（１５２）と、 前記複数のヘルパー・フリップ／フロップに接続して、そこからパリティ・コ ードを生成するパリティ・コード・ジェネレータ（１５４）と、 前記パリティ・コード・ジェネレータに接続して、前記の生成されたパリティ ・コードを定義済みのパリティ・コードと比較するコンパレータ（１５６）と、 を具備する、請求項６に記載のマルチポート・メモリ。 ８． 複数のシリアル・アクセス・メモリ（１０４）（ＳＡＭ）及びその複 数のＳＡＭに接続されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ ）（１０２）を備えるシリアル・データ・スイッチ内のデータ転送方法におい て、 前記複数のＳＡＭの１つにシリアル・データ・セルをロードするステップと、 前記シリアル・データ・セルの少くとも一部を編集バッファ（１３０）に転送 するステップと、 前記編集バッファに含まれる前記シリアル・データ・セルの少くとも一部を編 集するステップと、 前記編集バッファの内容及び前記シリアル・データ・セルの残りの部分を前記 ＤＲＡＭに転送するステップと、 の諸ステップを含むデータ転送方法。 ９． 前記編集バッファの内容及び前記シリアル・データ・セルの残りの部 分に基づいてパリティ・コードを生成するステップと、 前記パリティ・コードを前記ＤＲＡＭに記憶するステップと、 を更に含む、請求項８に記載のデータ転送方法。 １０． 複数のシリアル・アクセス・メモリ（ＳＡＭ）（１０６）及び前記複 数のＳＡＭに接続されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ ）（１０２）を備える非同期転送モード（ＡＴＭ）スイッチ（１００）内のデー タ転送方法において、 前記ＤＲＡＭに記憶されたＡＴＭデータ・セルをエラー・チェック回路（１２ ２）に転送するステップと、 前記ＡＴＭデータ・セルに基づいてエラー・コードを生成するステップと、 前記生成されたエラー・コードを既定のエラー・コードと比較するステップと 、 前記ＡＴＭデータ・セルの少くとも一部分を編集するステップと、 前記ＡＴＭデータ・セルを前記複数のＳＡＭの１つに転送するステップと、を の諸ステップを含む方法。 １１． 複数のシリアル・アクセス・メモリ（ＳＡＭ）（１０４）及び前記複 数のＳＡＭに接続されたランダム・アクセス・メモリ（ＲＡＭ）（１０２）を備 える非同期転送モード（ＡＴＭ）スイッチ内のデータ転送方法において、 前記複数のＳＡＭの１つにＡＴＭデータ・セルをロードするステップと、 前記ＡＴＭデータ・セルの少くとも一部分を第１のヘルパー・フリップ／フロ ップ（１５０）にラッチするステップと、 前記ＡＴＭデータ・セルの前記少くとも一部分を編集するステップと、 前記ＡＴＭデータ・セルの前記少くとも一部分を前記第１のヘルパー・フリッ プ／フロップから第２のヘルパー・フリップ／フロップ（１４８）に転送するス テップと、 前記ＡＴＭデータ・セルの前記少くとも一部分を前記第２のヘルパー・フリッ プ／フロップから前記ＤＲＡＭに転送するステップと、 の諸ステップを含む方法。 １２． 前記ＡＴＭデータ・セルの前記少くとも一部分に基づいてパリティ・ コードを生成するステップと、 前記パリティ・コードを前記ＤＲＡＭに記憶するステップと、 を更に含む、請求項１１に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハッシュ、グレン・イー アメリカ合衆国 83706 アイダホ、ボイ ス、イースト・ジェントルウィンド・コー ト 498

Claims (1)

1. 【特許請求の範囲】 １． マルチポート・メモリであって、 少くとも１つのシリアル・データ・セルの記憶に使用される複数の入力シリア ル・アクセス・メモリと、 前記複数の入力シリアル・アクセス・メモリから前記少くとも１つのシリアル ・データ・セルを受け取って記憶するのに使用されるダイナミック・ランダム・ アクセス・メモリと、 前記ダイナミック・ランダム・アクセス・メモリから前記少くとも１つのシリ アル・データ・セルを受け取って記憶するのに使用される複数の出力シリアル・ アクセス・メモリと、 エラー・コード・ジェネレータと、 編集バッファーを含み、前記複数の入力シリアル・アクセス・メモリ、前記エ ラー・コード・ジェネレータ、並びに前記ダイナミック・ランダム・アクセス・ メモリに接続する書込み転送回路と、 エラー・コード・チェック回路と、 編集レジスタを含み、前記エラー・コード・チェック回路、前記複数の出力シ リアル・アクセス・メモリ、並びに前記ダイナミック・ランダム・アクセス・メ モリに接続する読出し転送回路と、 を備えるマルチポート・メモリ。 ２． 前記少くとも１つのシリアル・データ・セルが、非同期転送モード（ ＡＴＭ）セルである、請求項１に記載のマルチポート・メモリ。 ３． 前記書込み転送回路が、前記複数の入力シリアル・アクセス・メモリ の１ビットに電気的に結合した１つのバスを各々が有する複数の書込み転送バス を含む、請求項１に記載のマルチポート・メモリ。 ４． 前記エラー・コード・ジェネレータ回路が、 複数のヘルパー・フリップ／フロップであり、その各々が、前記複数の書込み 転送バスの内の１つに接続していることから成る複数のヘルパー・フリップ／フ ロップと、 前記複数のヘルパー・フリップ／フロップに接続して、そこからパリティ・コ ードを生成するパリティ・コード・ジェネレータと、 を具備する、請求項３に記載のマルチポート・メモリ。 ５． 前記書込み転送回路が、複数のヘルパー・フリップ／フロップであり 、その各々が、前記複数の書込み転送バスの内の１つに接続していることから成 る複数のヘルパー・フリップ／フロップを更に具備する、請求項３に記載のマル チポート・メモリ。 ６． 前記読出し転送回路が、前記複数の出力シリアル・アクセス・メモリ の内の１ビットと電気的に結合した１つのバスを各々が有する複数の読出し転送 バスを具備する、請求項１に記載のマルチポート・メモリ。 ７． 前記エラー・コード・チェック回路が、 複数のヘルパー・フリップ／フロップであり、その各々が、前記複数の読出し 転送バスの内の１つと接続されていることから成る複数のヘルパー・フリップ／ フロップと、 前記複数のヘルパー・フリップ／フロップに接続して、そこからパリティ・コ ードを生成するパリティ・コード・ジェネレータと、 前記パリティ・コード・ジェネレータに接続して、前記の生成されたパリティ ・コードを定義済みのパリティ・コードと比較するコンパレータと、 を具備する、請求項６に記載のマルチポート・メモリ。 ８． 複数のシリアル・アクセス・メモリ（ＳＡＭ）及びその複数のＳＡＭ に接続されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を備える シリアル・データ・スイッチ内のデータ転送方法において、 前記複数のＳＡＭの１つにシリアル・データ・セルをロードするステップと、 前記シリアル・データ・セルの少くとも一部を編集バッファに転送するステッ プと、 前記編集バッファに含まれる前記シリアル・データ・セルの少くとも一部を編 集するステップと、 前記編集バッファの内容及び前記シリアル・データ・セルの残りの部分を前記 ＤＲＡＭに転送するステップと、 の諸ステップを含むデータ転送方法。 ９． 前記編集バッファの内容及び前記シリアル・データ・セルの残りの部 分に基づいてパリティ・コードを生成するステップと、 前記パリティ・コードを前記ＤＲＡＭに記憶するステップと、 を更に含む、請求項８に記載のデータ転送方法。 １０． 複数のシリアル・アクセス・メモリ（ＳＡＭ）及び前記複数のＳＡＭ に接続されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を備える 非同期転送モード（ＡＴＭ）スイッチ内のデータ転送方法において、 前記ＤＲＡＭに記憶されたＡＴＭデータ・セルをエラー・チェック回路に転送 するステップと、 前記ＡＴＭデータ・セルに基づいてエラー・コードを生成するステップと、 前記生成されたエラー・コードを既定のエラー・コードと比較するステップと 、 の諸ステップを含む方法。 １１． 前記エラー・コードがパリティ・コードであり、 前記ＡＴＭデータ・セルの少くとも一部分を編集するステップと、 前記ＡＴＭデータ・セルを前記複数のＳＡＭの１つに転送するステップと、を 更に含む、請求項１０に記載の方法。 １２． 複数のシリアル・アクセス・メモリ（ＳＡＭ）及び前記複数のＳＡＭ に接続されたランダム・アクセス・メモリ（ＲＡＭ）を備える非同期転送モード （ＡＴＭ）スイッチ内のデータ転送方法において、 前記複数のＳＡＭの１つにＡＴＭデータ・セルをコードするステップと、 前記ＡＴＭデータ・セルの少くとも一部分を第１のヘルパー・フリップ／フロ ップにラッチするステップと、 前記ＡＴＭデータ・セルの前記少くとも一部分を編集するステップと、 前記ＡＴＭデータ・セルの前記少くとも一部分を前記第１のヘルパー・フリッ プ／フロップから第２のヘルパー・フリップ／フロップに転送するステップと、 前記ＡＴＭデータ・セルの前記少くとも一部分を前記第２のヘルパー・フリッ プ／フロップから前記ＤＲＡＭに転送するステップと、 の諸ステップを含む方法。 １３． 前記ＡＴＭデータ・セルの前記少くとも一部分に基づいてパリティ・ コードを生成するステップと、 前記パリティ・コードを前記ＤＲＡＭに記憶するステップと、 を更に含む、請求項１２に記載の方法。