JPH10513031A - 容量放電結合チャージポンプを用いたアクティブプルダウン回路 - Google Patents

Abstract

(57)【要約】 チャージポンプの使用によってＥＣＬ論理波形のための速い立下がり時間が発生される。これはＥＣＬ出力負荷容量（７）からの電荷を一時保持コンデンサ（ＣＲＥＧ）へ非常に急速に転送する。一時保持コンデンサに転送された電荷は、その後でゆっくりしたペースで除去できる。チャージポンプは、引下げトランジスタ（Ｑ８）と、ＥＣＬ出力が低くなると引下げトランジスタを選択的にターンオンし、ＥＣＬ出力が高くなると引下げトランジスタを選択的にターンオフする制御回路とを含む。制御回路は、所望の最終ＥＣＬ出力とは逆に電圧を変化する差動ＥＣＬコレクタノードに追従するエミッタフォロワ・トランジスタ（Ｑ９）を含む。エミッタフォロワ・トランジスタのエミッタにダイオード（Ｄ１０）が接続されて、ダイオード出力が、出力とは逆極性でＥＣＬコレクタノードより２ダイオード降下分低くなるようにする。ダイオード（Ｄ１０）は引下げトランジスタのベースを駆動するから、回路への入力が変化するまで、引下げトランジスタのベースは静止したままである。

Description

【発明の詳細な説明】 容量放電結合チャージポンプを用いたアクティブプルダウン回路 発明の背景 発明の技術分野 本発明はエミッタ結合論理（ＥＣＬ）プルダウン回路に関するものである。特 に、本発明は、アクティブプルダウン回路を用いることによって電力−遅延積を 小さくすること、および出力低下時間を短縮し、電力消費量を減少するためにア クティブプルダウン回路および一時保持コンデンサを制御することに関するもの である。 関連技術の検討 エミッタ結合論理（ＥＣＬ）用アクティブプルダウン回路は新しいものではな い。１９９３年５月に開催されたＶＬＳＩ回路シンポジウムの技術要録集（Ｓｙ ｍｐ．ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ）２９〜 ３０ページ所載のクロダ他（Ｋｕｒｏｄａ ｅｔ ａｌ．）の「自己調整駆動性 能を持つコンデンサ無しレベル感知アクティブプルダウンＥＣＬ回路（Ｃａｐａ ｃｉｔｏｒ−ｆｒｅｅ ｌｅｖｅｌ−ｓｅｎｓｉｔｉｖｅ ａｃｔｉｖｅ ｐｕ ｌｌ−ｄｏｗｎ ＥＣＬ ｃｉｒｃｕｉｔ ｗｉｔｈ ｓｅｌｆ−ａｄｊｕｓｔ ｉｎｇ ｄｒｉｖｅ ｃａｐａｂｉｌｉｔｙ）」と題する論文には、チップに供 給されている安定化電圧にエミッタが接続されているトランジスタを用いるプル ダウン回路について述べている。 クロダ他によって述べられている回路は、追加の電圧バスをチップの周囲に巡 らせなければならず、このバスに沿う電圧降下が非常に小さいことを要するとい う制約を有する。 他のプルダウン回路は、負荷容量を一時保持コンデンサに放電させるために、 容量結合されたチャージポンプ・トランジスタを用いる。一例を次に記す。 チュアン他（Ｃ．Ｔ．Ｃｈｕａｎｇ ｅｔ ａｌ．）「ａｃ結合自己バイアス ・ダイナミック電流源およびアクティブプルダウンエミッタフォロワ段を備えた 高速低電力ＥＣＬ回路（Ｈｉｇｈ−Ｓｐｅｅｄ ｌｏｗ−ｐｏｗｅｒ ＥＣＬ Ｃｉｒｃｕｉｔ ｗｉｔｈ ａｃ−ｃｏｕｐｌｅｄ ｓｅｌｆ−ｂｉａｓｅｄ ｄｙｎａｍｉｃ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ ａｎｄ ａｃｔｉｖｅ−ｐｕ ｌｌ−ｄｏｗｎ ｅｍｉｔｔｅｒ−ｆｏｌｌｏｗｅｒ ｓｔａｇｅ）」、ＩＥＥ Ｅ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ，ｖｏｌ．２７，ｎｏ．８， ｐｐ．１２０７−１２１０、ＡＵＧ．１９９２． チュアン他によって記述されている回路は、調整コンデンサに加えてかなり大 きい結合コンデンサを要し、広いセル面積を必要とする。別の制約は、結合コン デンサを駆動する内部回路ノードが長い立ち下がり時間を持つことがあり、その ために相補出力におけるその使用が禁止される。 容量結合チャージポンプトランジスタを使用する他のプルダウン回路が、ツノ イ他（Ｔｓｕｎｏｉ ｅｔ ａｌ．）による米国特許第５，２１６，２９６号（ より急な立ち下がり縁部のトランジスタを有する論理回路（Ｌｏｇｉｃ ａｃｉ ｒｃｕｉｔ Ｈａｖｉｎｇ Ｓｈａｒｐｅｒ Ｅｄｇｅ Ｔｒａｎｓｉｓｔｏｒ ））によって開示されている、この特許を以下ツノイ '２９６と呼ぶことにする 。とくに、ツノイ '２９６の図１２に示されている回路は相補ＥＣＬ出力ノード Ｄｏｕｔを放電するためにプルダウントランジスタＱ２２とＱ３２に依存してい る。ツノイ '２９６は出力負荷容量放電時間を短縮し、しかも容量結合アクティ ブプルダウントランジスタＱ２２とＱ３２を用いて電力消費量を最少にすること に主として関連するようである。ツノイ'２９６の図１２は「速度上昇」コンデ ンサＣとＣ２２も開示している。それらのコンデ ンサには、高から低への出力遷移中に負荷（おそらくＤｏｕｔに接続されている ）からの電荷を一時的に移転できる。 発明の概要 本発明の１つの目的は、内部結合コンデンサを必要とすることなしにＥＣＬ回 路に対する短い立下がり時間を得ることである。本発明の他の目的は、回路出力 からほぼ等しい立上がり時間および立下がり時間を達成する手段を得ることであ る。本発明のさらに他の目的は、論理構成のみを反転するように回路の限定を要 することなく短い立下がり時間を得ることである。本発明の別の目的は、回路の 反転出力と非反転出力で短い立下がり時間を得ることができる回路を製作するこ とである。言い換えると、相補出力を持つ性能を有する回路を製作することであ る。本発明の更に別の重要な目的は、標準ＥＣＬよりも小さい「電力−遅延時間 積」を得ることである。 本発明の実施例の回路は、ＥＣＬ出力負荷容量からの電荷を一時保持コンデン サに非常に迅速に転送するチャージポンプの使用によって、ＥＣＬ論理波形の短 い立下がり時間を達成する。電荷は出力から迅速に除去されるから、出力の電圧 は非常に急速に降下する。一時保持コンデンサに保持されていた電荷を、その後 でゆっくりしたペースで除去できる。チャージポンプは、ＥＣＬ出力が低ければ 、プルダウントランジスタを選択的にターンオフし、ＥＣＬ出力が高ければ、プ ルダウントランジスタを選択的にターンオンする制御回路と、プルダウントラン ジスタとを含む。制御回路は、希望の最終ＥＣＬ出力とは逆に電圧を変化する差 動ＥＣＬコレクタノードを追従するエミッタフォロワ・トランジスタを含む。ダ イオード出力が、出力とは極性が逆であるＥＣＬコレクタノードより２ダイオー ド降下分だけ低くなるように、エミッタフォロワ・トランジスタのエミッタにダ イオードが接続される。そのダイオードはプルダウントランジスタのベースを駆 動するから、そのプルダウントランジスタのベースは、回路への入力が変化する ま で静的電圧に留まる。 本発明の他の実施例に従って相補出力が発生される。非反転出力をプルダウン するために、反転された出力のプルダウントランジスタが制御回路においてエミ ッタフォロワとして用いられ、反転出力をプルダウンするために、反転されない 出力のプルダウントランジスタが制御回路においてエミッタフォロワとして用い られる。したがって、相補出力が達成されたとしても、ただ１つのエミッタフォ ロワが各差動コレクタノードに接続される。これは基本ＥＣＬ差動増幅器の差動 ノードにおける負荷を減少し、それによってより少ない遅れでスイッチングでき るようにする。 本発明の他の態様に従って、回路出力端子に容量結合されている放電トランジ スタが、出力ノードの充電中に一時保持コンデンサを急速に放電する方法を提供 する。これは、非常に短い立上がり時間内に出力を降下させるように、一時保持 コンデンサが出力ノードを再び放電させる準備をする。一時保持コンデンサが充 電されている時間中は、放電トランジスタはオンに留まっているだけであるから 、過大な電力消費なしにほぼ等しい立上がり時間と立下がり時間が達成される。 本発明のそれらの態様およびその他の態様は、本発明の詳細な説明で十分に説 明されるように図面から明らかであろう。 図面の簡単な説明 異なる図の対応する要素には同一参照番号が付与された次の図は、本発明およ びその好ましい実施例の種々の観点および特徴を図示する。 図１は、本発明の一実施例のＯＲ回路を示す回路図。 図２は、回路の典型的な動作中における図２の回路のある選択した電圧を示す 電圧−時間図である回路図。 図３は、相補出力を有する本発明のＯＲ回路の一実施例を示す回路図。 図４は、相補出力を有する本発明のＯＲ回路の他の実施例を示す回路図。 図５は、本発明の他の態様に従った低電力一時保持コンデンサ放電回路を有す る本発明の他の態様に従ったＯＲ回路の実施例を示す回路図。 図６は、出力負荷の放電中および一時保持コンデンサの放電中における図６に 示す回路の部分回路を示す回路図。 図７は、出力負荷の放電中および一時保持コンデンサの充電中における図６に 示す回路の部分回路を示す回路図。 これらの図は発明の詳細な説明の欄で十分に説明される。 発明の詳細な説明 ツノイ'２９６の図１２によって記述されている回路は、アクティブプルダウ ントランジスタＱ２２とＱ３２のベースを結合するために内部結合コンデンサＣ ２１とＣ３１をそれぞれ必要とするのが欠点である。抵抗Ｒ２４とコンデンサＣ ２１は、プルダウントランジスタＱ２２のための抵抗−コンデンサ（ＲＣ）プル ダウンベース制御回路を構成する。同様に抵抗Ｒ３４とコンデンサｃ３１は、プ ルダウントランジスタＱ２２のための抵抗−コンデンサ（ＲＣ）プルダウンベー ス制御回路を構成する。その結果、ツノイ'２９６の図１２におけるＱ２２とＱ ３２のプルダウンの強さはＲＣプルダウンベース制御回路の時定数によって支配 されて過渡的に変化する。したがって、アクティブプルダウントランジスタＱ２ ２とＱ３２の制御は、基本ＥＣＬ差動増幅器段の差出力（トランジスタＱ１１と Ｑ１２のコレクタ）のほぼ時間微分関数である。 この回路の電力−遅延時間積を最小にするために、各論理ゲートのためのプル ダウン制御回路の時定数を、ゲートが駆動することを意図している意図する出力 負荷容量に一致して調整すべきである。より長い過渡持続時間に対してはより大 きいプルダウン強さを提供することによって、負荷を最短時間で完全に放電させ るように、大きな出力負荷に対しては内部時定数を大きくすべきである。これと は逆に、制御回路の消費電力を最少にするためには、小さい出力負荷に対しては 内部時定数を小さくすべきである。 ゲートの意図する動作周波数に従って同様な時定数調整を行わなければならな い。比較的高い周波数で動作しているゲートは、次の論理出力を計算するために 入力が変化する時までに、どのような過渡現象も次第に消失できるようにする時 定数を制御回路内部に持たなければならない。したがって、より高い周波数で動 作するゲートは、正しく動作するためにはより小さい時定数を要する。同様に、 より低い周波数で動作するゲートは、過渡現象が増大したプルダウン強さの効果 を最大にするためにより大きい時定数を持たなければならない。 ツノイ'２９６に開示されているプルダウン制御回路が、意図する周波数と出 力負荷容量に対して最適にされたとしても、プルダウン強さの増大または減少は 必然的に過渡的なものであるから、それらの回路は依然として最適なものではな い。言い換えると、プルダウン強さの増大または減少は回路の出力期間の全持続 時間にわたって最大ではない。その代わりに、駆動強さの増大または減少は出力 駆動期間の当初で最大となるだけで、出力駆動期間が経過するにつれて、指数的 に（選択したある時定数で）小さくなって行く。出力駆動期間の全持続時間にわ たってプルダウン強さの増大または減少を維持することが望ましい。 図１は本発明の一実施例による２入力ＯＲ回路の回路図である。この回路はト ランジスタＱ１、Ｑ２、Ｑ３と、電流源４と、抵抗Ｒ５、Ｒ６とで構成される。 これらの回路素子は通常のＥＣＬ ＯＲ回路として接続されている。トランジス タＱ７が通常のエミッタフォロワとして接続されて、論理レベル信号を出力端子 ７に供給する。出力端子７に接続されている負荷容量ＣＬＯＡＤは配線からの容 量と、浮遊容量と、ＯＲ回路の出力端子に接続できる他の回路からの容量とを表 す。 従来のＥＣＬ回路では、ＣＬＯＡＤを放電させるための手段を得て、出力端子 ７における電圧を低下させるようにするために、電流源がトランジスタＱ７のエ ミッタに接続される。しかし、本発明に従って、トランジスタＱ８を設け、この トランジスタのベースが第２のエミッタフォロワＱ９と電圧降下ダイオードＤ１ ０によって直接駆動されている間に、ＣＬＯＡＤを放電するための電流を供給す るようにトランジスタＱ８は配置される。エミッタフォロワＱ９のベースは差動 コレクタ出力ノード５に接続される。ノード１０が降下した時に小さい寄生容量 を放電させるために、バイアス電流源１１がダイオードＤ１０に接続される。ま た、電流源１２とコンデンサＣＲＥＧがＱ８のエミッタに接続される。ＣＲＥＧ はＣＬＯＡＤから転送された電荷のための一時保持コンデンサとして作用し、電 流源１２の電流１１２は、ＣＲＥＧを放電させ、かつバイアス電流をＱ８に供給 するように作用する。 この回路の動作は図２に示す波形の助けによってより良く理解できる。時刻Ｔ １までに、ノード５における電圧ＶＮＥＴ５が長い時間にわたって降下させられ ており、したがって、ノード８における電圧ＶＣＲＥＧがそれの最低電圧にある と仮定する。その理由は、ＣＲＥＧは電流１１２によって完全に放電されている からである。ノード５、６における電圧の振れが、通常そうであるように、ダイ オード降下０．８Ｖにほぼ等しいとすると、ＶＣＲＥＧはアースよりダイオード 降下４つ分だけ低い、すなわち、−３．２Ｖである。 時刻Ｔ２において、回路入力電圧の変化のためにＶＮＥＴ６が０．８Ｖだけ降 下し、ＶＮＥＴ５が０．８Ｖ上昇すると仮定する。そうするとノード１０におけ る電圧、ＶＮＥＴ１０、が０．８Ｖだけ上昇してチャージポンプトランジスタＱ ８のエミッタ電圧を同じ量だけ上昇させる。ノード８における電圧が０．８Ｖだ け上昇するものとすると、既知量の電荷Ｑ＝０，８Ｖ×ＣＲＥＧがＣＲＥＧに転 送されたことになる。この電荷のほとんど全てはＱ９のコレクタに流れ込まなけ ればならず、かつトランジスタＱ７ではなくてＣＬＯＡＤによって供給されなけ ればならない。トランジスタＱ７のベース電圧が０．８Ｖだけ降下したために、 トランジスタＱ７のベース−エミッタ電圧が０より高いが、トランジスタＱ７を 順バイアスするために必要な０．８Ｖより低く、それによって、出力端子７にお ける電圧が低い論理出力電圧レベルまで十分に降下するまで電流を供給すること を阻止されるから、トランジスタＱ７は導通しない。 Ｑ８のベースにおける電圧は急速に上昇するので、電荷がＣＬＯＡＤから非常 に急速に引き出されて、出力ノード７における電圧を急速に低下させる。ＣＬＯ ＡＤがＣＲＥＧに等しいとすると、Ｑ８のベース電流がそれのコレクタ電流より 小さいために、Ｑ＝０．８Ｖ×ＣＲＥＧのほぼ全ての電荷がＣＬＯＡＤから来る ので、出力端子７において０．８Ｖの急速な降下が起きる。ＣＬＯＡＤにおける 電圧変化はＱをＣＬＯＡＤで除したもので、それは０．８Ｖである。 ノード５における電圧波形の立上がり時間はノード６における立下がり時間と ほぼ同じであり、ノード５における電圧波形の立下がり時間はノード６における 立上がり時間とほぼ同じである。ノード１がアースより１ダイオード降下分だけ 低い間に、ノード７がアースより２ダイオード降下分だけ低いとすると、ノード ６において急速に上昇すると、ノード７において同じ急速な上昇がトランジスタ Ｑ７によって行われるようにされる。ノード８はノード５にダイオード降下３つ 分で追従するから、ＶＣＲＥＧはノード５の立上がり時間と同じ急速な立上がり 時間を持つ。ＣＲＥＧに来る電流はほとんど全てＣＬＯＡＤから来て、ノード８ の急速な立上がりによってひき起こされるから、それはノード７において出力の 立下がりを過渡的に行わせて、ノード５の立上がり時間と同じ長さの時間を要す る。これは、出力ノード７における立上がり時間と立下がり時間がほぼ同じに制 御されることを示す。 図２の時刻Ｔ３において、ＶＮＥＴ６が上昇して、出力をトランジスタＱ７を 通じて引き上げる。同時にＶＮＥＴ５が降下して、ノード１０における電圧を下 げる。トランジスタＱ８における電流は今は零である。その理由は、電流１１２ がノード１０の立下がり時間に関連しない所定の速さでＣＲＥＧを放電させるた めに、トランジスタＱ８を順バイアスしたままに保つために十分速くＱ８のエミ ッタ電圧が降下できないからである。Ｑ８の電流は零であり、かつ、出力エミッ タフォロワＱ７はそれの出力電流の全てをＣＬＯＡＤに供給でき、その電流をＱ ８と分担する必要がないから、Ｑ７は標準ＥＣＬができるよりも速くＣＬＯＡＤ を引き上げることができる。 コンデンサＣＲＥＧの電圧は今は電流源１２における電流１１２の選択によっ て決定される速さで降下する。大きな電流１１２は、第２図のカーブ（Ａ）に示 すように、電圧を急速に降下させ、中間レベルの電流はそれをカーブ（Ｂ）に示 すように平均の速さで降下させ、より小さい電流はカーブ（Ｃ）に示すようによ り遅く降下させる。ＣＲＥＧの放電時間を十分短くするように電流１１２を選択 すべきである。１１２が大きいと回路の動作周波数が高くなるが、電力消費が増 し、逆に、１１２が小さいと回路の動作周波数が低くなるが、電力消費も減少す る。 ４、１１、１２として示した電流源を理想的な電流源として示したが、実際に はこの技術で一般に用いられている種々のトランジスタ回路から製作できる。通 常は、おのおのは、負電源電圧に接続されている抵抗と直列の基準電圧によって 順バイアスされるトランジスタで構成される。 図３は本発明の相補出力ＯＲ回路の一実施例を示す。この回路は図１に示すも のと基本的には同じ回路であって、素子Ｑ４０、Ｑ４１、Ｑ４２、Ｑ４３、ＣＲ ＥＧｉ、および電流源４４、４５を付加したものである。それらの素子および電 流源は、逆極性出力のための出力エミッタフォロワおよびチャージポンプ回路を 複製したものである。この結果得た回路は非反転出力端子２７と反転出力端子４ ０を有し、それらには配線と寄生負荷を模したものである等価コンデンサＣＬＯ ＡＤｉとＣＬＯＡＤｎｉが取付けられる。 図４は相補出力ＯＲ回路の第２の実施例を示す。図３に示す第１の実施例にお けるような、２つのコレクタノード５５、５６のおのおのに接続される２つのエ ミッタフォロワを有する代わりに、各コレクタノード５５、５６には１つのエミ ッタフォロワ・トランジスタＱ５９、Ｑ５７が取付けられる。それらのトランジ スタは相補出力５９、５７を供給するために機能し、かつチャージポンプを動作 させるためにも機能する。 図４を参照して、低レベルからそれの高いレベルまで上昇するコレクタノード ５５の場合と、同時に高から低へ下がるノード５５について考察することによっ てこの回路の動作を理解できる。エミッタフォロワＱ５７は上昇するベース電圧 に追従し、非反転出力端子５７に上昇する出力を生ずる。ＣＬＯＡＤｎｉを充電 することに加えて、Ｑ５７はダイオードｄ７０を介してノード７０をプルアップ し、それによって、反転出力端子５９を放電させるためにチャージポンプ・トラ ンジスタＱ７２をターンオンする。チャージポンプＱ７２は今は反転出力ノード 負荷コンデンサＣＬＯＡＤｉから電荷を引き抜き、この電荷をコンデンサＣＲＥ Ｇｉへ動かす。電荷のこの動きによって反転出力ノード５９の急速な立上がりが 容易になる。 回路の対称性から、各出力エミッタフォロワＱ５７とＱ５９は出力コンデンサ を急速にプルアップるための手段を提供するように機能し、かつチャージポンプ を動作させて反対側の出力端子に急速に立下がる電圧を供給する。 図２、図４および図５はＯＲ回路を示す。そのＯＲ回路に上記出力回路が取付 けられる。それらのＯＲ回路は例としてのみ示したものであり、出力エミッタフ ォロワへの入力として使用できる相補内部信号を生ずる任意の他の論理回路で置 き換えることができる。説明した出力回路はラッチおよびフリップフロップでも 使用して、出力波形立下がり時間を改善することもできる。 上記実施例においては、コンデンサＣＲＥＧを一時保持コンデンサとして使用 する。このコンデンサは、回路の負荷容量ＣＬＯＡＤから引き出した電荷から充 電されるようになる。ＣＬＯＡＤはこの電荷転送によって急速に放電され、回路 の優れた立上がり時間および立下がり時間を提供する。 しかし、回路の立下がり時間を強めるためにＣＲＥＧを再び使用できる前に、 ＣＲＥＧ自体を放電させて新しい電荷を入れる余地を設けなければならない。上 記のように、電流源１２の電流１１２によってＣＲＥＧは放電される。難点は、 １１２が小さいとすると、ＣＲＥＧの放電時間が長くなり、最高動作周波数が制 約されることである。また、１１２が大きいと、周波数の制約はなくなるが、電 力が大きくなる。電力を減少すると同時に出力立下がり遅延を改善することが本 発明の目的である。 そうすると、本発明の回路は、小さい電流１１２を使用でき、しかも短い立下 がり遅延を依然として達成するから、標準ＥＣＬよりも小さい電力−遅延積を有 する。標準ＥＣＬはより短い立下がり時間を得るために大きい１１２を用いなけ ればならない。本発明の回路は１１２を小さくすることによって立下がり遅延を 短くし、電力を減少する。ＣＲＥＧをより急速に放電させるために電流１１２を 大きくすると、本発明の主な目的の１つが達成されることになる。 したがって、ＣＲＥＧを急速に放電できることが望ましいから、最高動作周波 数は制約されず、電力消費を減少するように小さい電流１１２を同時に使用する 。本発明の他の態様によれば、第５図に示す本発明の他の実施例は、高い周波数 および低電力動作という上記目的に合致する。 図５に示す回路は第１図に示す回路に類似するが、図５に示す回路は追加のト ランジスタＱ１３、Ｑ１４と追加のコンデンサＣ１５を含む。それらの追加部品 は、次に説明するように、ＣＲＥＧを急速に放電させるように構成される。 追加の素子の動作は、図５の回路を、ＣＲＥＧ放電に含まれる部品のみを示す 図（図６）と、ＣＲＥＧ放電に含まれる部品のみを示す図（図７）との２つの図 に分けることによって、より良く理解できる。 図６を参照して、トランジスタＱ７によって行われるノード７（出力ノード） の急速立上がり時間中にＣＲＥＧの急速放電が行われる。ノード７が上昇するに つれて、立上がり電圧遷移（図６にＶ７Ｒで示されている）がコンデンサＣ１５ を介してトランジスタＱ１３のベースに結合される。この立上がり遷移は電流Ｉ １５をＱ１３のベースに流れ込ませる。そうすると電流Ｉ１３がＱ１３のコレク タに流れ込まされる。この電流は、Ｉ１５にトランジスタＱ１３のベータを乗じ たものに等しい。最新の集積回路技術では、ベータは典型的には１００である。 したがって、電流は典型的にはＩ１５の１００倍である。電流Ｉ１３は電荷をＣ ＲＥＧから引出す。電圧Ｖ７ｒは急速に立上がる縁部であるから、電流Ｉ１３は 大きくて、ＣＲＥＧを急速に放電する。Ｑ１２を流れるはるかに小さい電流Ｉ１ ２もＣＲＥＧの放電を支援する。 図７はＣＲＥＧの放電中の動作を示すものである。この時間中は、チャージポ ンプトランジスタＱ８は、上記のようにＣＬＯＡＤをＣＲＥＧへ急速に放電させ るようにして動作させられている。したがって、出力ノード７は急速に降下する 。ノード７の急速降下（図７にはＶ７ｆと記されている）はコンデンサＣ１５を 介して回路点１５に結合される。その回路点はＱ１３のベースとＱ１４のエミッ タの接続点である。その結果としてノード１５に生ずる電圧を図７にＶ１５で記 す。Ｖ１５の１００ｍＶを超える負の振れによってＱ１３はオフにされる。その 理由は、今は、それのベース−エミッタ・ダイオードバイアスが、十分な電流を 流すために求められる０．８Ｖの順バイアス電圧より最低１００ｍＶ低いからで ある。Ｑ１４のベース−エミッタ・ダイオードが順バイアスされるとＱ１４はタ ーンオンする。ＶＣＳ１はＶＥＥより約１．２Ｖ高く、ベース−エミッタ順電圧 降下が約０．８Ｖあるから、Ｑ１４のエミッタがＶＥＥより約０．４ボルト上ま で降下するとＱ１４は導通して、ノード１５をその電圧に固定する。このように して、 Ｃ１５はＱ１４のエミッタを通じて放電する。これによってＱ１５は次のＣＲＥ Ｇ放電に使用するための準備をされる。いまはトランジスタＱ１３のベース−エ ミッタ電圧が降下して、約０．４ボルトに留まっているから、そのトランジスタ はオフのままである。 コンデンサＣ１５はＱ１３のベースを通じて充電され、Ｑ１４のエミッタを通 じて放電させられる。ノード７における正の遷移Ｖ７ｒがＣ１５をＱ１３を通じ て充電し（同時にＣＲＥＧの放電を行う）、負の遷移Ｖ７ｆがＣ１５をＱ１４を 通じて放電する。ＶＥＥがたとえば−５．２Ｖであるとすると、ノード７（Ｃ１ ５の正端子）が約０．８Ｖまで上昇し、その間にノードＣ１５（Ｃ１５の負端子 ）が、Ｑ１３のベース−エミッタ・ダイオードによってＶＥＥより１ダイオード 降下分だけ高くクランプされるから、コンデンサＣ１５は約３．６Ｖまで充電さ れる。コンデンサＣ１５は約３．２Ｖまで放電する。その理由は、ノード７が約 −１．６Ｖまで降下し、ノード１５が約−４．８Ｖまで降下するからである。Ｃ １５のサイズを最適に選択するために、Ｃ１５から転送された電荷にベータを乗 じたものが、ＣＲＥＧへ転送される電荷に等しくなければならない。したがって 、ＶＣＳ１を−４．０ＶおよびＶＥＥを−５．２Ｖと仮定して適切な数を適用す ると、Ｃ１５は最低２×ＣＲＥＧ／ベータでなければならない。 図にはＣ１５は単一のコンデンサ素子として示している。実際には、Ｃ１５は 、コレクタとエミッタがノード７に接続されており、かつベースがノード１５に 接続されている多くのトランジスタで構成されている。そのような構成はこの技 術では普通のものである。 図にはＱ１４のコレクタが接地されているものとして示している。このコレク タは、トランジスタの正常な順動作を行えるようにする任意の便利な電位源に接 続できる。第５図に示す好適な実施例においては、Ｑ１４のコレクタは、回路の 物理設計の便宜上、ＣＲＥＧに接続される。回路の動作はＱ１４のコレクタのい ずれの接続でもほぼ同じである。動作の説明を明確にするために、接地している 場合を示した。 本発明をその特定の実施例について開示したが、それらの実施例は例として提 示したものであって、限定するものではない。当業者はこの開示によって本発明 の実施例に、必要に応じた種々のやり方で付加したり、修正したりできるが、そ れでも、添付した請求の範囲で定められる本発明の範囲および要旨内である。し たがって、本発明が属する技術の当業者には明らかである種々の変更および修正 は、請求されている発明の要旨および範囲内に含まれるものと見なされる。 前述した本発明の説明では、発明の動作原理を容易に示すために、コンデンサ ＣＲＥＧをＣＬＯＡＤに等しいものとして説明した。しかし、ＣＲＥＧはほとん ど値ＣＬＯＡＤ／２まで減少でき、それでも従来技術のＥＣＬ回路より非常に有 利である。 図１を再び参照して、ノード５における電圧の立上がり時間をＴＲ５として記 す。前の説明から、ＣＲＥＧ＝ＣＬＯＡＤであるとすると、ノード７における出 力電圧の立下がり時間はＴＲ５にほぼ等しい。ノード８は時間ＴＲ５の間に０． ８Ｖまで上昇させられ、電荷 Ｑ＝ＣＲＥＧ×０．８Ｖ＝ＣＬＯＡＤ×０．８Ｖ／２ がＣＬＯＡＤから除去される。そうするとノード７における電圧が時間５の間に ０．４Ｖまで降下させられる。これは、出力ノード７に接続されている論理回路 のスイッチング点である。したがって、ＣＲＥＧがＣＬＯＡＤ／２より僅かに大 きいとすると、以後の論理回路は時間ＴＲ５の後でのみスイッチングされる。こ の時間がＣＲＥＧ＝ＣＬＯＡＤであるとした場合より長いとしても、依然として 従来のＥＣＬより十分に速い。したがって、ＣＲＥＧ＝ＣＬＯＡＤである場合に 得られたＴＲ５／２ではなくて、時間ＴＲ５の間に出力ノード７が論理スイッチ ング点に到達するから、対称的な立上がり時間と立下がり時間の利益が僅かに小 さくなったとしても、ＣＲＥＧをＣＬＯＡＤ／２にほぼ等しくすると十分に改良 された電力遅延回路が依然として得られることになる。

Claims (1)

1. 【特許請求の範囲】 １． プルダウンコレクタと、プルダウンエミッタと、プルダウンベースとを 有するプルダウントランジスタと、 正コンデンサ端子と負コンデンサ端子を有する一時保持コンデンサと、 ダイオード入力端子とダイオード出力端子を有するダイオードと、 制御コレクタと、制御エミッタと、制御ベースとを有する制御トランジスタと 、 を備え、 前記制御コレクタは正電源電圧に接続され、前記制御ベースはコレクタノード に接続され、前記制御エミッタはダイオード入力端子に接続され、 前記プルダウンコレクタは出力ノードに接続され、前記プルダウンベースは前 記ダイオード出力端子に直結され、前記プルダウンエミッタは前記正コンデンサ 端子に接続された、コレクタノードにおける電圧の低下を基にして出力ノードを 放電するエミッタ結合論理（ＥＣＬ）出力プルダウン回路。 ２． 請求項１記載のエミッタ結合論理（ＥＣＬ）出力プルダウン回路であっ て、 前記負コンデンサ端子は前記正電源電圧に接続されたことを特徴とする、エミ ッタ結合論理（ＥＣＬ）出力プルダウン回路。 ３． 請求項１記載のエミッタ結合論理（ＥＣＬ）出力プルダウン回路であっ て、 前記コンデンサの正端子に接続された定電流源入力端子と、定電流源出力端子 とを有する定電流源を更に備えたことを特徴とする、エミッタ結合論理（ＥＣＬ ）出力プルダウン回路。 ４． 請求項３記載のエミッタ結合論理（ＥＣＬ）出力プルダウン回路であっ て、 前記定電流源出力端子は負電源電子に接続されたことを特徴とする、エミッタ 結合論理（ＥＣＬ）出力プルダウン回路。 ５． 請求項３記載のエミッタ結合論理（ＥＣＬ）出力プルダウン回路であっ て、 ダイオード出力端子に接続される制御電流源入力端子と、制御電流源出力端子 とを有する制御電流源を更に備えたことを特徴とするエミッタ結合論理（ＥＣＬ ）出力プルダウン回路。 ６． 請求項３記載のエミッタ結合論理（ＥＣＬ）出力プルダウン回路であっ て、定電流源は、 定電流源コレクタと、定電流源エミッタと、定電流源ベースとを有する定電流 源トランジスタと、 抵抗正端子と抵抗負端子を有する定電流源抵抗と、 を更に備え、 前記定電流源コレクタは定電流源入力端子であり、前記抵抗負端子は定電流源 出力端子であり、 前記定電流源エミッタは抵抗正端子に接続され、前記定電流源ベースは基準電 圧に接続されたことを特徴とするエミッタ結合論理（ＥＣＬ）出力プルダウン回 路。 ７． 請求項１記載のエミッタ結合論理（ＥＣＬ）出力プルダウン回路であっ て、前記一時保持コンデンサは、出力ノードに接続されている出力負荷容量の少 なくとも半分の大きさであることを特徴とするエミッタ結合論理（ＥＣＬ）出力 プルダウン回路。 ８． 第１のプルダウンコレクタと、第１のプルダウンエミッタと、第１のプ ルダウンベースとを有する第１のプルダウントランジスタと、 第１の正コンデンサ端子と第１の負コンデンサ端子を有する第１の一時保持コ ンデンサと、 第１のダイオード入力端子と第１のダイオード出力端子を有する第１のダイオ ードと、 第１の制御コレクタと、第１の制御エミッタと、第１の制御ベースとを有する 第１の制御トランジスタと、 第１のプルアップコレクタと、第１のプルアップエミッタと、第１のプルアッ プベースとを有する第１のプルアップトランジスタとを備え、 前記第１の制御コレクタは正電源電圧に接続され、前記第１の制御ベースは第 ２のコレクタノードに接続され、前記第１の制御エミッタは第１のダイオード入 力端子に接続され、 前記第１のプルダウンコレクタは前記第１の出力ノードに接続され、前記第１ のプルダウンベースは前記第１のダイオード出力端子に直結され、前記第１のプ ルダウンエミッタは前記第１の正コンデンサ端子に接続され、 前記第１のプルアップコレクタは前記正電源電圧に接続され、前記第１のプル アップベースは前記第１のコレクタノードに接続され、前記第１のプルアップエ ミッタは前記第１の出力ノードに接続された、第１のコレクタノードにおける電 圧の上昇および第２のコレクタノードにおける電圧の低下を基にして第１の出力 ノードを充電し、第２のコレクタノードにおける電圧の上昇および第１のコレク タノードにおける電圧の低下を基にして第１の出力ノードを放電するエミッタ結 合論理（ＥＣＬ）出力回路。 ９． 請求項８記載のエミッタ結合論理（ＥＣＬ）出力回路であって、 前記第２のコレクタノードにおける電圧の上昇および前記第１のコレクタノー ドにおける電圧の低下を基にして第２の出力ノードを更に充電し、かつ、前記第 １のコレクタノードにおける電圧の上昇および前記第２のコレクタノードにおけ る電圧の低下を基にして第２の出力ノードを更に放電し、前記出力回路は、 第２のプルダウンコレクタと、第２のプルダウンエミッタと、第２のプルダウ ンベースとを有する第２のプルダウントランジスタと、 第２の正コンデンサ端子と第２の負コンデンサ端子を有する第２の一時保持コ ンデンサと、 第２のダイオード入力端子と第２のダイオード出力端子を有する第２のダイオ ードと、 第２の制御コレクタと、第２の制御エミッタと、第２の制御ベースとを有する 第２の制御トランジスタと、 第２のプルアップコレクタと、第２のプルアップエミッタと、第２のプルアッ プベースとを有する第２のプルアップトランジスタとを備え、 前記第２の制御コレクタは前記正電源電圧に接続され、前記第２の制御ベース は前記第１のコレクタノードに直結され、前記第２の制御エミッタは前記第２の ダイオード入力端子に接続され、 前記第２のプルダウンコレクタは前記第２の出力ノードに接続され、前記第２ のプルダウンベースは前記第２のダイオード出力端子に接続され、前記第２のプ ルダウンエミッタは前記第２の正コンデンサ端子に接続され、 前記第２のプルアップコレクタは前記正電源電圧に接続され、前記第２のプル アップベースは前記第２のコレクタノードに接続され、前記第２のプルアップエ ミッタは前記第２の出力ノードに接続されたことを特徴とするエミッタ結合論理 （ＥＣＬ）出力回路。 １０． 第１のプルダウンコレクタと、第１のプルダウンエミッタと、第１の プルダウンベースとを有する第１のプルダウントランジスタと、 第１の正コンデンサ端子と第１の負コンデンサ端子を有する第１の一時保持コ ンデンサと、 第１のダイオード入力端子と第１のダイオード出力端子を有する第１のダイオ ードと、 第１のプルアップコレクタと、第１のプルアップエミッタと、第１のプルアッ プベースとを有する第１のプルアップトランジスタと、 第２のプルダウンコレクタと、第２のプルダウンエミッタと、第２のプルダウ ンベースとを有する第２のプルダウントランジスタと、 第２の正コンデンサ端子と第２の負コンデンサ端子を有する第２の一時保持コ ンデンサと、 第２のダイオード入力端子と第２のダイオード出力端子を有する第２のダイオ ードと、 第２のプルアップコレクタと、第２のプルアップエミッタと、第２のプルアッ プベースとを有する第２のプルアップトランジスタとを備え、 前記第１のプルダウンコレクタは前記第１の出力ノードに接続され、前記第１ のプルダウンベースは前記第１のダイオード出力端子に直結され、前記第１のプ ルダウンエミッタは前記第１の正コンデンサ端子に接続され、 前記第１のプルアップコレクタは前記正電源電圧に接続され、前記第１のプル アップベースは前記第１のコレクタノードに接続され、前記第１のプルアップエ ミッタは前記第１の出力ノードに接続され、 前記第２のプルダウンコレクタは前記第２の出力ノードに接続され、前記第２ のプルダウンベースは前記第２のダイオード出力端子に直結され、前記第２のプ ルダウンエミッタは前記第２の正コンデンサ端子に接続され、 前記第２のプルアップコレクタは前記正電源電圧に接続され、前記第２のプル アップベースは前記第２のコレクタノードに接続され、前記第２のプルアップエ ミッタは前記第２の出力ノードに接続され、 前記第１のプルアップエミッタは前記第２のダイオード入力端子に接続され、 前記第２のプルアップエミッタは前記第１のダイオード入力端子に直結され、 第１のコレクタノードにおける電圧の上昇および第２のコレクタノードにおけ る電圧の低下を基にして第１の出力ノードを充電し、および第２の出力ノードを 放電し、第２のコレクタノードにおける電圧の上昇、および第１のコレクタノー ドにおける電圧の低下を基にして第１の出力ノードを放電し、および第２の出力 ノードを充電する、エミッタ結合論理（ＥＣＬ）出力回路。 １１． プルダウンコレクタと、プルダウンエミッタと、プルダウンベースと を有するプルダウントランジスタと、 一時保持コンデンサ正端子と一時保持コンデンサ負端子を有する一時保持コン デンサと、 定電流源入力端子と、定電流源出力端子とを有する定電流源と、 を備え、 前記プルダウンコレクタは前記出力ノードに接続され、前記プルダウンベース はプルダウン制御信号に接続され、前記プルダウンエミッタは前記一時保持コン デンサの正入力端子に接続され、 前記定電流源入力端子は前記一時保持コンデンサの正端子に接続された、前記 プルダウン制御信号を基にしてエミッタ結合論理（ＥＣＬ）出力ノードを放電す る回路。 １２． 請求項１１記載のエミッタ結合論理（ＥＣＬ）出力ノードを放電する 回路であって、 放電コレクタと、放電エミッタと、放電ベースとを有する放電トランジスタと 、 制御コンデンサ正端子と制御コンデンサ負端子を有する制御コンデンサと、 制御コレクタと、制御エミッタと、制御ベースとを有する制御トランジスタと 、 を更に備え、 前記放電コレクタは前記一時保持コンデンサ正端子に接続され、前記放電ベー スは前記制御コンデンサ負端子に接続され、 前記制御コンデンサ正端子は前記出力ノードに接続され、前記制御エミッタは 前記制御コンデンサ負端子に接続されたことを特徴とするエミッタ結合論理（Ｅ ＣＬ）出力ノードを放電する回路。 １３． 請求項１２記載のエミッタ結合論理（ＥＣＬ）出力ノードを放電する 回路であって、前記制御コレクタは正電源電圧に接続されたことを特徴とするエ ミッタ結合論理（ＥＣＬ）出力ノードを放電する回路。 １４． 請求項１２記載のエミッタ結合論理（ＥＣＬ）出力ノードを放電する 回路であって、前記制御コレクタは前記一時保持コンデンサ正端子に接続された ことを特徴とするエミッタ結合論理（ＥＣＬ）出力ノードを放電する回路。 １５． 請求項１２記載のエミッタ結合論理（ＥＣＬ）出力ノードを放電する 回路であって、前記放電エミッタは負電源電圧に接続されたことを特徴とするエ ミッタ結合論理（ＥＣＬ）出力ノードを放電する回路。 １６． 請求項１１記載のエミッタ結合論理（ＥＣＬ）出力ノードを放電する 回路であって、前記一時保持コンデンサの負端子は正電源電圧に接続されたこと を特徴とするエミッタ結合論理（ＥＣＬ）出力ノードを放電する回路。 １７． 請求項１２記載のエミッタ結合論理（ＥＣＬ）出力ノードを放電する 回路であって、前記定電流源は、 電流源コレクタと、電流源エミッタと、電流源ベースとを有する電流源トラン ジスタと、 抵抗正端子と抵抗負端子を有する電流源抵抗と、 を備え、 前記電流源コレクタは定電流源入力端子であり、前記抵抗負端子は電流源出力 端子であり、前記電流源エミッタは前記抵抗正端子に接続され、前記電流源ベー スは基準電圧に接続され、 前記制御ベースは前記基準電圧に接続されるエミッタ結合論理（ＥＣＬ）出力 ノードを放電する回路。 １８． 高い論理値に対応する第１の電圧に最初あった負荷容量を持つエミッ タ結合（ＥＣＬ）出力ノードを駆動する方法であって、 前記出力ノードを低い論理値に対応する第２の電圧まで降下させるように、前 記負荷容量からの電荷を、一時保持コンデンサ正端子を有する一時保持コンデン サへ転送する過程と、 前記出力ノードに接続されている正制御コンデンサ端子と、一時保持コンデン サ正端子にコレクタが接続されている放電トランジスタのベースに接続されてい る負制御コンデンサ端子とを有する制御コンデンサを放電させて、前記放電トラ ンジスタが前記制御コンデンサの放電中は電流を流さないようにする過程とを備 えたエミッタ結合（ＥＣＬ）出力ノードを駆動する方法。 １９． 請求項１８記載のエミッタ結合論理（ＥＣＬ）出力ノードを駆動する 方法であって、 前記出力ノードを前記第１の電圧まで充電する過程と、 前記放電トランジスタを順バイアスするように前記制御コンデンサを充電する 過程と、 前記一時保持コンデンサを前記放電トランジスタのコレクタを通じて放電する 過程とを更に備えたことを特徴とするエミッタ結合（ＥＣＬ）出力ノードを駆動 する方法。 ２０． 請求項１８記載のエミッタ結合論理（ＥＣＬ）出力ノードを駆動する 方法であって、前記負荷容量から電荷を前記一時保持コンデンサへ転送する過程 をプルダウントランジスタによって行うことを特徴とするエミッタ結合（ＥＣＬ ）出力ノードを駆動する方法。 ２１． 請求項１８記載のエミッタ結合論理（ＥＣＬ）出力ノードを駆動する 方法であって、前記制御コンデンサを放電する過程を制御トランジスタによって 行うことを特徴とするエミッタ結合（ＥＣＬ）出力ノードを駆動する方法。 ２２． 請求項１８記載のエミッタ結合論理（ＥＣＬ）出力ノードを駆動する 方法であって、前記転送過程と放電過程を同時に行うことを特徴とするエミッタ 結合（ＥＣＬ）出力ノードを駆動する方法。 ２３． 請求項１９記載のエミッタ結合論理（ＥＣＬ）出力ノードを駆動する 方法であって、前記出力ノードを充電する過程と、前記制御コンデンサを充電す る過程と、前記一時保持コンデンサを放電する過程とを同時に行うことを特徴と するエミッタ結合（ＥＣＬ）出力ノードを駆動する方法。 ２４． 請求項２３記載のエミッタ結合論理（ＥＣＬ）出力ノードを駆動する 方法であって、前記一時保持コンデンサは出力容量と少なくとも同じ大きさであ り、制御コンデンサは一時保持コンデンサより小さいことを特徴とするエミッタ 結合（ＥＣＬ）出力ノードを駆動する方法。 ２５． プルダウンコレクタと、プルダウンエミッタと、プルダウンベースと を有するプルダウントランジスタと、 正コンデンサ端子と負コンデンサ端子を有する一時保持コンデンサと、 ダイオード入力端子とダイオード出力端子を有するダイオードと、 制御コレクタと、制御エミッタと、制御ベースとを有する制御トランジスタと 、 を備え、 前記制御コレクタは正電源電圧に接続され、前記制御ベースは差動増幅器コレ クタノードに接続され、前記制御エミッタはダイオード入力端子に接続され、 前記プルダウンコレクタは出力ノードに接続され、前記プルダウンベースはダ イオード出力端子に直結され、前記プルダウンエミッタは正コンデンサ端子に接 続されたことを特徴とする差動増幅器コレクタノードにおける電圧の低下を基に して出力ノードを放電するエミッタ結合論理（ＥＣＬ）出力プルダウン回路。 ２６． 第１のプルダウンコレクタと、第１のプルダウンエミッタと、第１の プルダウンベースとを有する第１のプルダウントランジスタと、 第１の正コンデンサ端子と第１の負コンデンサ端子を有する第１の一時保持コ ンデンサと、 第１のダイオード入力端子と第１のダイオード出力端子を有する第１のダイオ ードと、 第１の制御コレクタと、第１の制御エミッタと、第１の制御ベースとを有する 第１の制御トランジスタと、 第１のプルアップコレクタと、第１のプルアップエミッタと、第１のプルアッ プベースとを有する第１のプルアップトランジスタとを備え、 前記第１の制御コレクタは正電源電圧に接続され、前記第１の制御ベースは前 記第２の差動増幅器コレクタノードに接続され、前記第１の制御エミッタは前記 第１のダイオード入力端子に接続され、 前記第１のプルダウンコレクタは前記第１の出力ノードに接続され、前記第１ のプルダウンベースは前記第１のダイオード出力端子に直結され、前記第１のプ ルダウンエミッタは前記第１の正コンデンサ端子に接続され、 前記第１のプルアップコレクタは前記正電源電圧に接続され、前記第１のプル アップベースは前記第１の差動増幅器コレクタノードに接続され、前記第１のプ ルアップエミッタは前記第１の出力ノードに接続され、前記第１の差動増幅器コ レクタノードにおける電圧の上昇および前記第２の差動増幅器コレクタノードに おける電圧の低下を基にして前記第１の出力ノードを充電し、前記第２の差動増 幅器コレクタノードにおける電圧の上昇および前記第１の差動増幅器コレクタノ ードにおける電圧の低下を基にして前記第１の出力ノードを放電するエミッタ結 合論理（ＥＣＬ）出力回路。 ２７． 請求項２６記載のエミッタ結合論理（ＥＣＬ）出力回路であって、前 記第２の差動増幅器コレクタノードにおける電圧の上昇および前記第１の差動増 幅器コレクタノードにおける電圧の低下を基にして第２の出力ノードを更に充電 し、かつ、前記第１の差動増幅器コレクタノードにおける電圧の上昇および前記 第２の差動増幅器コレクタノードにおける電圧の低下を基にして第２の出力ノー ドを更に放電し、前記出力回路は、 第２のプルダウンコレクタと、第２のプルダウンエミッタと、第２のプルダウ ンベースとを有する第２のプルダウントランジスタと、 第２の正コンデンサ端子と第２の負コンデンサ端子を有する第２の一時保持コ ンデンサと、 第２のダイオード入力端子と第２のダイオード出力端子を有する第２のダイオ ードと、 第２の制御コレクタと、第２の制御エミッタと、第２の制御ベースとを有する 第２の制御トランジスタと、 第２のプルアップコレクタと、第２のプルアップエミッタと、第２のプルアッ プベースとを有する第２のプルアップトランジスタとを備え、 前記第２の制御コレクタは前記正電源電圧に接続され、前記第２の制御ベース は前記第１の差動増幅器コレクタノードに直結され、前記第２の制御エミッタは 前記第２のダイオード入力端子に接続され、 前記第２のプルダウンコレクタは前記第２の出力ノードに接続され、前記第２ のプルダウンベースは前記第２のダイオード出力端子に接続され、前記第２のプ ルダウンエミッタは前記第２の正コンデンサ端子に接続され、 前記第２のプルアップコレクタは前記正電源電圧に接続され、前記第２のプル アップベースは前記第２の差動増幅器コレクタノードに接続され、前記第２のプ ルアップエミッタは前記第２の出力ノードに接続されたことを特徴とするエミッ タ結合論理（ＥＣＬ）出力回路。 ２８． 第１のプルダウンコレクタと、第１のプルダウンエミッタと、第１の プルダウンベースとを有する第１のプルダウントランジスタと、 第１の正コンデンサ端子と第１の負コンデンサ端子を有する第１の一時保持コ ンデンサと、 第１のダイオード入力端子と第１のダイオード出力端子を有する第１のダイオ ードと、 第１のプルアップコレクタと、第１のプルアップエミッタと、第１のプルアッ プベースとを有する第１のプルアップトランジスタと、 第２のプルダウンコレクタと、第２のプルダウンエミッタと、第２のプルダウ ンベースとを有する第２のプルダウントランジスタと、 第２の正コンデンサ端子と第２の負コンデンサ端子を有する第２の一時保持コ ンデンサと、 第２のダイオード入力端子と第２のダイオード出力端子を有する第２のダイオ ードと、 第２のプルアップコレクタと、第２のプルアップエミッタと、第２のプルアッ プベースとを有する第２のプルアップトランジスタと、 を備え、 前記第１のプルダウンコレクタは前記第１の出力ノードに接続され、前記第１ のプルダウンベースは前記第１のダイオード出力端子に直結され、前記第１のプ ルダウンエミッタは前記第１の正コンデンサ端子に接続され、 前記第１のプルアップコレクタは前記正電源電圧に接続され、前記第１のプル アップベースは前記第１の差動増幅器コレクタノードに接続され、前記第１のプ ルアップエミッタは前記第１の出力ノードに接続され、 前記第２のプルダウンコレクタは前記第２の出力ノードに接続され、前記第２ のプルダウンベースは前記第２のダイオード出力端子に直結され、前記第２のプ ルダウンエミッタは前記第２の正コンデンサ端子に接続され、 前記第２のプルアップコレクタは前記正電源電圧に接続され、前記第２のプル アップベースは前記第２の差動増幅器コレクタノードに接続され、前記第２のプ ルアップエミッタは前記第２の出力ノードに接続され、 前記第１のプルアップエミッタは前記第２のダイオード入力端子に接続され、 前記第２のプルアップエミッタは前記第１のダイオード入力端子に直結され、前 記第１の差動増幅器コレクタノードにおける電圧の上昇および前記第２の差動増 幅器コレクタノードにおける電圧の低下を基にして前記第１の出力ノードを充電 し、および前記第２の出力ノードを放電し、前記第２の差動増幅器コレクタノー ドにおける電圧の上昇および前記第１の差動増幅器コレクタノードにおける電圧 の低下を基にして第１の出力ノードを放電し、および第２の出力ノードを充電す ることを特徴とするエミッタ結合論理（ＥＣＬ）出力回路。