JPH1055681A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1055681A JPH1055681A JP8212895A JP21289596A JPH1055681A JP H1055681 A JPH1055681 A JP H1055681A JP 8212895 A JP8212895 A JP 8212895A JP 21289596 A JP21289596 A JP 21289596A JP H1055681 A JPH1055681 A JP H1055681A
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- line
- semiconductor device
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- capacitor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0019—Arrangements for reducing power consumption by energy recovery or adiabatic operation
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】
【課題】電荷再利用方式の理論限界である５０％に近い
電荷再利用効率が得られ、ひいては低電力化を図れる半
導体装置を提供する。 【解決手段】電源電圧ＶCCと接地電圧との間でパルス駆
動されるセルプレート線ＣＰ１〜ＣＰｍと、プレート線
ＣＰ１〜ＣＰｍに接続された容量素子ＦＣと、電荷回収
用容量線ＣＰ０と、プレート線ＣＰ１〜ＣＰｍと電荷回
収用容量線ＣＰ０とを制御信号に応じて接続するスイッ
チング素子ＳＴｒ１〜ＳＴｒｍとを有し、選択された鵜
レート線をパルス駆動するときに放電される電荷をスイ
ッチング素子を電荷回収用容量線に回収した後、さらに
スイッチング素子を通して次に選択される駆動線に再利
用する電荷再利用方式を採用した半導体装置であって、
少なくともプレート線の選択動作開始前に、電荷回収用
容量線ＣＰ０を電源電圧ＶCCと接地電圧との中間電圧を
供給する中間電圧供給回路１１を有する。
電荷再利用効率が得られ、ひいては低電力化を図れる半
導体装置を提供する。 【解決手段】電源電圧ＶCCと接地電圧との間でパルス駆
動されるセルプレート線ＣＰ１〜ＣＰｍと、プレート線
ＣＰ１〜ＣＰｍに接続された容量素子ＦＣと、電荷回収
用容量線ＣＰ０と、プレート線ＣＰ１〜ＣＰｍと電荷回
収用容量線ＣＰ０とを制御信号に応じて接続するスイッ
チング素子ＳＴｒ１〜ＳＴｒｍとを有し、選択された鵜
レート線をパルス駆動するときに放電される電荷をスイ
ッチング素子を電荷回収用容量線に回収した後、さらに
スイッチング素子を通して次に選択される駆動線に再利
用する電荷再利用方式を採用した半導体装置であって、
少なくともプレート線の選択動作開始前に、電荷回収用
容量線ＣＰ０を電源電圧ＶCCと接地電圧との中間電圧を
供給する中間電圧供給回路１１を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷再利用方式を
採用した半導体装置に関するものである。
採用した半導体装置に関するものである。
【０００２】
【従来の技術】電荷再利用方式とは、大きな容量を持つ
ノードに充電された電荷を放電する前に回収し再利用す
るものである（たとえば、1994年電子情報通信学会秋季
大会、198 頁、「メモリデバイスにおける電荷再利用方
式とその最適化」参照）。
ノードに充電された電荷を放電する前に回収し再利用す
るものである（たとえば、1994年電子情報通信学会秋季
大会、198 頁、「メモリデバイスにおける電荷再利用方
式とその最適化」参照）。
【０００３】図４はこの電荷再利用方式を強誘電体記憶
装置に採用した例を示す回路図である。
装置に採用した例を示す回路図である。
【０００４】この強誘電体記憶装置１０は、スイッチト
ランジスタＴｒと強誘電体キャパシタＦＣとからなるメ
モリセルＭＣ１１〜ＭＣｍｊが行列状に配列されてい
る。同一行に配置されたメモリセルＭＣ１１〜ＭＣ１
ｊ，ＭＣ２１〜ＭＣ２ｊ，…，ＭＣｍ１〜ＭＣｍｊのス
イッチングトランジスタＴｒのゲートが同一のワード線
ＷＬ１，ＷＬ２，…，ＷＬｍに接続され、同一列に配置
されたメモリセルＭＣ１１〜ＭＣｍ１，ＭＣ１２〜ＭＣ
ｍ２，…，ＭＣ１ｊ〜ＭＣｍｊのスイッチングトランジ
スタＴｒのドレインが同一のビット線ＢＬ１，ＢＬ２，
…，ＢＬｊに接続されている。各メモリセルの強誘電体
キャパシタＦＣの一方の電極はスイッチングトランジス
タＴｒのソースに接続されている。そして、同一行に配
置されたメモリセルＭＣ１１〜ＭＣ１ｊ，ＭＣ２１〜Ｍ
Ｃ２ｊ，…，ＭＣｍ１〜ＭＣｍｊの強誘電体キャパシタ
ＦＣの他方の電極（プレート電極）は、同一のセルプレ
ート線ＣＰ１〜ＣＰｍに接続されている。
ランジスタＴｒと強誘電体キャパシタＦＣとからなるメ
モリセルＭＣ１１〜ＭＣｍｊが行列状に配列されてい
る。同一行に配置されたメモリセルＭＣ１１〜ＭＣ１
ｊ，ＭＣ２１〜ＭＣ２ｊ，…，ＭＣｍ１〜ＭＣｍｊのス
イッチングトランジスタＴｒのゲートが同一のワード線
ＷＬ１，ＷＬ２，…，ＷＬｍに接続され、同一列に配置
されたメモリセルＭＣ１１〜ＭＣｍ１，ＭＣ１２〜ＭＣ
ｍ２，…，ＭＣ１ｊ〜ＭＣｍｊのスイッチングトランジ
スタＴｒのドレインが同一のビット線ＢＬ１，ＢＬ２，
…，ＢＬｊに接続されている。各メモリセルの強誘電体
キャパシタＦＣの一方の電極はスイッチングトランジス
タＴｒのソースに接続されている。そして、同一行に配
置されたメモリセルＭＣ１１〜ＭＣ１ｊ，ＭＣ２１〜Ｍ
Ｃ２ｊ，…，ＭＣｍ１〜ＭＣｍｊの強誘電体キャパシタ
ＦＣの他方の電極（プレート電極）は、同一のセルプレ
ート線ＣＰ１〜ＣＰｍに接続されている。
【０００５】各セルプレート線ＣＰ１〜ＣＰｍは、セル
プレート線デコーダ／ドライバ（ドライバという）ＤＲ
１，ＤＲ２，…，ＤＲｍに接続されているとともに、信
号ＣＴ１，ＣＴ２，…，ＣＴｍにより導通状態が制御さ
れるスイッチングトランジスタＳＴｒ１，ＳＴｒ２，
…，ＳＴｒｍを介して電荷回収用容量線ＣＰ０に対して
作動的に接続される。そして、電界回収用容量線ＣＰ０
には、電荷回収用キャパシタＣ０が設けられている。こ
の電荷回収用容量線ＣＰ０の容量は、セルプレート線Ｃ
Ｐ１〜ＣＰｍの容量Ｃ０〜Ｃｍより十分大きな値に設定
されている。
プレート線デコーダ／ドライバ（ドライバという）ＤＲ
１，ＤＲ２，…，ＤＲｍに接続されているとともに、信
号ＣＴ１，ＣＴ２，…，ＣＴｍにより導通状態が制御さ
れるスイッチングトランジスタＳＴｒ１，ＳＴｒ２，
…，ＳＴｒｍを介して電荷回収用容量線ＣＰ０に対して
作動的に接続される。そして、電界回収用容量線ＣＰ０
には、電荷回収用キャパシタＣ０が設けられている。こ
の電荷回収用容量線ＣＰ０の容量は、セルプレート線Ｃ
Ｐ１〜ＣＰｍの容量Ｃ０〜Ｃｍより十分大きな値に設定
されている。
【０００６】このような構成における電荷再利用動作
を、セルプレート線ＣＰ１が選択されている状態からセ
ルプレート線ＣＰ２を選択する場合を例に説明する。
を、セルプレート線ＣＰ１が選択されている状態からセ
ルプレート線ＣＰ２を選択する場合を例に説明する。
【０００７】選択動作開始前、たとえば電源が投入さ
れ、あるいはサブアレイ電源が投入された時点での電荷
回収用容量線ＣＰ０のレベルは接地レベル（０Ｖ）であ
る。そして、選択が開始されると、まず、ドライバＤＲ
１の制御信号Ｐ１がローレベル、制御信号Ｎ１がハイレ
ベルで供給される。このとき、ドライバＤＲ２の制御信
号はＰ２，Ｎ２共ハイレベルで供給される。その結果、
セルプレート線ＣＰ１は電源電圧ＶCCレベルに充電さ
れ、そのレベルに保持される。また、セルプレート線Ｃ
Ｐ２の電荷は放電され、接地レベルに保持される。
れ、あるいはサブアレイ電源が投入された時点での電荷
回収用容量線ＣＰ０のレベルは接地レベル（０Ｖ）であ
る。そして、選択が開始されると、まず、ドライバＤＲ
１の制御信号Ｐ１がローレベル、制御信号Ｎ１がハイレ
ベルで供給される。このとき、ドライバＤＲ２の制御信
号はＰ２，Ｎ２共ハイレベルで供給される。その結果、
セルプレート線ＣＰ１は電源電圧ＶCCレベルに充電さ
れ、そのレベルに保持される。また、セルプレート線Ｃ
Ｐ２の電荷は放電され、接地レベルに保持される。
【０００８】ここで、セルプレート線ＣＰ１の選択から
セルプレート線ＣＰ２への選択に切り換える場合、制御
信号Ｐ１はハイレベルに切り換えられて、制御信号ＣＴ
１がハイレベルでスイッチングトランジスタＳＴｒ１の
ゲートに供給される。これにより、スイッチングトラン
ジスタＳＴｒ１が導通状態となり、ＶCCレベルにあるセ
ルプレート線ＣＰ１と接地レベルにある電荷回収用容量
線ＣＰ０とが電気的に接続され、セルプレート線ＣＰ１
の電荷がセルプレート線ＣＰ２に供給される。
セルプレート線ＣＰ２への選択に切り換える場合、制御
信号Ｐ１はハイレベルに切り換えられて、制御信号ＣＴ
１がハイレベルでスイッチングトランジスタＳＴｒ１の
ゲートに供給される。これにより、スイッチングトラン
ジスタＳＴｒ１が導通状態となり、ＶCCレベルにあるセ
ルプレート線ＣＰ１と接地レベルにある電荷回収用容量
線ＣＰ０とが電気的に接続され、セルプレート線ＣＰ１
の電荷がセルプレート線ＣＰ２に供給される。
【０００９】次いで、制御信号ＣＴ１がローレベルに切
り換えられてスイッチングトランジスタＳＴｒ１が非導
通状態に切り換えられた後、ドライバＤＲ２への制御信
号Ｎ２がローレベルに切り換えられて、ドライバＤＲ１
への制御信号Ｎ１がハイレベルに切り換えられ、制御信
号ＣＴ２がハイレベルでスイッチングトランジスタＳＴ
ｒ２のゲートに供給される。その結果、セルプレート線
ＣＰ１の電荷が放電されてセルプレート線ＣＰ１のレベ
ルは接地レベルとなり、接地レベルにあるセルプレート
線ＣＰ２は電荷回収用容量線ＣＰ０とが電気的に接続さ
れることから、セルプレート線ＣＰ２に電荷回収容量線
ＣＰ０の電荷が供給される。すなわち、再利用される。
り換えられてスイッチングトランジスタＳＴｒ１が非導
通状態に切り換えられた後、ドライバＤＲ２への制御信
号Ｎ２がローレベルに切り換えられて、ドライバＤＲ１
への制御信号Ｎ１がハイレベルに切り換えられ、制御信
号ＣＴ２がハイレベルでスイッチングトランジスタＳＴ
ｒ２のゲートに供給される。その結果、セルプレート線
ＣＰ１の電荷が放電されてセルプレート線ＣＰ１のレベ
ルは接地レベルとなり、接地レベルにあるセルプレート
線ＣＰ２は電荷回収用容量線ＣＰ０とが電気的に接続さ
れることから、セルプレート線ＣＰ２に電荷回収容量線
ＣＰ０の電荷が供給される。すなわち、再利用される。
【００１０】次に、制御信号ＣＴ２がローレベルに切り
換えられてスイッチングトランジスタＳＴｒ２が非導通
状態に切り換えられた後、ドライバＤＲ２への制御信号
Ｐ２が所定期間のみローレベルに切り換えられる。その
結果、セルプレート線ＣＰ２のレベルは、電源電圧ＶCC
レベルに充電され、そのレベルに保持される。以上の動
作が順次に繰り返される。
換えられてスイッチングトランジスタＳＴｒ２が非導通
状態に切り換えられた後、ドライバＤＲ２への制御信号
Ｐ２が所定期間のみローレベルに切り換えられる。その
結果、セルプレート線ＣＰ２のレベルは、電源電圧ＶCC
レベルに充電され、そのレベルに保持される。以上の動
作が順次に繰り返される。
【００１１】
【発明が解決しようとする課題】ところが、上述した従
来例では、電源投入、あるいはサブアレイ電源投入の時
点の電荷回収用容量線ＣＰ０の電位は接地レベル（０
Ｖ）であり、セルプレート線の選択動作が繰り返される
毎に、いわゆるスイッチドキャパシタ動作によって、図
５（ａ）〜（ｃ）および（ｄ）に示すように、下記式に
基づいて、電荷回収用容量線ＣＰ０はＶCC／２に近づい
ていく。
来例では、電源投入、あるいはサブアレイ電源投入の時
点の電荷回収用容量線ＣＰ０の電位は接地レベル（０
Ｖ）であり、セルプレート線の選択動作が繰り返される
毎に、いわゆるスイッチドキャパシタ動作によって、図
５（ａ）〜（ｃ）および（ｄ）に示すように、下記式に
基づいて、電荷回収用容量線ＣＰ０はＶCC／２に近づい
ていく。
【００１２】
【数１】 Ｖ0 ＝（ＶCC／２）｛１−exp(-t・(2f ・Cn/C0)｝
【００１３】この過程において、セルプレート線ＣＰ１
〜ＣＰｍの電荷は、次に選択されるセルプレート線だけ
でなく、電荷回収用容量線ＣＰ０の充電にも十分な効率
を得らず、電荷再利用方式の理論限界である５０％に近
い電荷再利用効率を得ることは困難である。
〜ＣＰｍの電荷は、次に選択されるセルプレート線だけ
でなく、電荷回収用容量線ＣＰ０の充電にも十分な効率
を得らず、電荷再利用方式の理論限界である５０％に近
い電荷再利用効率を得ることは困難である。
【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、電荷再利用方式の理論限界であ
る５０％に近い電荷再利用効率が得られ、ひいては低電
力化を図れる半導体装置を提供することにある。
のであり、その目的は、電荷再利用方式の理論限界であ
る５０％に近い電荷再利用効率が得られ、ひいては低電
力化を図れる半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電源電圧と基準電圧との間でパルス駆動
される少なくとも２本の駆動線と、上記各駆動線にそれ
ぞれ接続された容量素子と、電荷回収用容量線と、上記
各駆動線と上記電荷回収用容量線とを制御信号に応じて
接続するスイッチング素子とを有し、選択された駆動線
をパルス駆動するときに放電される電荷を、スイッチン
グ素子を通して上記電荷回収用容量線に回収した後、さ
らにスイッチング素子を通して次に選択される駆動線に
再利用する電荷再利用方式を採用した半導体装置であっ
て、少なくとも駆動線の選択動作開始前に、上記電荷回
収用容量線に上記電源電圧と上記基準電圧との中間電圧
を供給する中間電圧供給手段を有する。
め、本発明は、電源電圧と基準電圧との間でパルス駆動
される少なくとも２本の駆動線と、上記各駆動線にそれ
ぞれ接続された容量素子と、電荷回収用容量線と、上記
各駆動線と上記電荷回収用容量線とを制御信号に応じて
接続するスイッチング素子とを有し、選択された駆動線
をパルス駆動するときに放電される電荷を、スイッチン
グ素子を通して上記電荷回収用容量線に回収した後、さ
らにスイッチング素子を通して次に選択される駆動線に
再利用する電荷再利用方式を採用した半導体装置であっ
て、少なくとも駆動線の選択動作開始前に、上記電荷回
収用容量線に上記電源電圧と上記基準電圧との中間電圧
を供給する中間電圧供給手段を有する。
【００１６】本発明によれば、少なくとも駆動線の選択
動作開始前に、電荷回収用容量線のレベルが電源電圧と
基準電圧との中間電圧に設定される。この状態で、選択
されてパルス駆動された駆動線から次の駆動線への選択
切り換えを行う場合、まず、スイッチング素子により選
択されてパルス駆動された駆動線と電荷回収用容量線と
が接続され、たとえば電源電圧ＶCCのレベルにあったパ
ルス駆動された駆動線のレベルが中間電圧、たとえばＶ
CC／２となる。そして、選択されてパルス駆動された駆
動線と電荷回収用容量線とが非接続状態とされ、電荷回
収用容量線と次に選択された駆動線とがスイッチング素
子により接続される。その結果、次に選択された駆動線
のレベルがＶCC／２となる。すなわち、５０％の電荷が
再利用される。
動作開始前に、電荷回収用容量線のレベルが電源電圧と
基準電圧との中間電圧に設定される。この状態で、選択
されてパルス駆動された駆動線から次の駆動線への選択
切り換えを行う場合、まず、スイッチング素子により選
択されてパルス駆動された駆動線と電荷回収用容量線と
が接続され、たとえば電源電圧ＶCCのレベルにあったパ
ルス駆動された駆動線のレベルが中間電圧、たとえばＶ
CC／２となる。そして、選択されてパルス駆動された駆
動線と電荷回収用容量線とが非接続状態とされ、電荷回
収用容量線と次に選択された駆動線とがスイッチング素
子により接続される。その結果、次に選択された駆動線
のレベルがＶCC／２となる。すなわち、５０％の電荷が
再利用される。
【００１７】
【発明の実施の形態】第１実施形態 図１は、本発明に係る電荷再利用方式を採用した強誘電
体記憶装置の第１の実施形態を示す回路図である。図１
において、ＭＣ１１〜ＭＣｍｊはメモリセル、ＤＲ１，
ＤＲ２，…，ＤＲｍはドライバ（セルプレート線デコー
ダ／ドライバ）、ＳＴｒ１，ＳＴｒ２，…，ＳＴｒｍは
スイッチングトランジスタ、Ｃ０は電荷回収用キャパシ
タ、ＢＬ１，ＢＬ２，…，ＢＬｊはビット線、ＷＬ１，
ＷＬ２，…，ＷＬｍはワード線、ＣＰ０は電荷回収用容
量線、ＣＰ１〜ＣＰｍはセルプレート線、１１は中間電
圧供給回路をそれぞれ示している。
体記憶装置の第１の実施形態を示す回路図である。図１
において、ＭＣ１１〜ＭＣｍｊはメモリセル、ＤＲ１，
ＤＲ２，…，ＤＲｍはドライバ（セルプレート線デコー
ダ／ドライバ）、ＳＴｒ１，ＳＴｒ２，…，ＳＴｒｍは
スイッチングトランジスタ、Ｃ０は電荷回収用キャパシ
タ、ＢＬ１，ＢＬ２，…，ＢＬｊはビット線、ＷＬ１，
ＷＬ２，…，ＷＬｍはワード線、ＣＰ０は電荷回収用容
量線、ＣＰ１〜ＣＰｍはセルプレート線、１１は中間電
圧供給回路をそれぞれ示している。
【００１８】この強誘電体記憶装置１０Ａでは、スイッ
チトランジスタＴｒと強誘電体キャパシタＦＣとからな
るメモリセルＭＣ１１〜ＭＣｍｊが行列状に配列されて
いる。同一行に配置されたメモリセルＭＣ１１〜ＭＣ１
ｊ，ＭＣ２１〜ＭＣ２ｊ，…，ＭＣｍ１〜ＭＣｍｊのス
イッチングトランジスタＴｒのゲートが同一のワード線
ＷＬ１，ＷＬ２，…，ＷＬｍに接続され、同一列に配置
されたメモリセルＭＣ１１〜ＭＣｍ１，ＭＣ１２〜ＭＣ
ｍ２，…，ＭＣ１ｊ〜ＭＣｍｊのスイッチングトランジ
スタＴｒのドレインが同一のビット線ＢＬ１，ＢＬ２，
…，ＢＬｊに接続されている。各メモリセルの強誘電体
キャパシタＦＣの一方の電極はスイッチングトランジス
タＴｒのソースに接続されている。そして、同一行に配
置されたメモリセルＭＣ１１〜ＭＣ１ｊ，ＭＣ２１〜Ｍ
Ｃ２ｊ，…，ＭＣｍ１〜ＭＣｍｊの強誘電体キャパシタ
ＦＣの他方の電極（プレート電極）は、同一のセルプレ
ート線ＣＰ１〜ＣＰｍに接続されている。
チトランジスタＴｒと強誘電体キャパシタＦＣとからな
るメモリセルＭＣ１１〜ＭＣｍｊが行列状に配列されて
いる。同一行に配置されたメモリセルＭＣ１１〜ＭＣ１
ｊ，ＭＣ２１〜ＭＣ２ｊ，…，ＭＣｍ１〜ＭＣｍｊのス
イッチングトランジスタＴｒのゲートが同一のワード線
ＷＬ１，ＷＬ２，…，ＷＬｍに接続され、同一列に配置
されたメモリセルＭＣ１１〜ＭＣｍ１，ＭＣ１２〜ＭＣ
ｍ２，…，ＭＣ１ｊ〜ＭＣｍｊのスイッチングトランジ
スタＴｒのドレインが同一のビット線ＢＬ１，ＢＬ２，
…，ＢＬｊに接続されている。各メモリセルの強誘電体
キャパシタＦＣの一方の電極はスイッチングトランジス
タＴｒのソースに接続されている。そして、同一行に配
置されたメモリセルＭＣ１１〜ＭＣ１ｊ，ＭＣ２１〜Ｍ
Ｃ２ｊ，…，ＭＣｍ１〜ＭＣｍｊの強誘電体キャパシタ
ＦＣの他方の電極（プレート電極）は、同一のセルプレ
ート線ＣＰ１〜ＣＰｍに接続されている。
【００１９】各セルプレート線ＣＰ１〜ＣＰｍは、ドラ
イバＤＲ１，ＤＲ２，…，ＤＲｍに接続されているとと
もに、信号ＣＴ１，ＣＴ２，…，ＣＴｍにより導通状態
が制御されるスイッチングトランジスタＳＴｒ１，ＳＴ
ｒ２，…，ＳＴｒｍを介して電荷回収用容量線ＣＰ０に
対して作動的に接続される。そして、電界回収用容量線
ＣＰ０には、電荷回収用キャパシタＣ０が設けられてい
る。この電荷回収用容量線ＣＰ０の容量Ｃ０は、セルプ
レート線ＣＰ１〜ＣＰｍの容量Ｃ１〜Ｃｍより十分大き
な値に設定されている。
イバＤＲ１，ＤＲ２，…，ＤＲｍに接続されているとと
もに、信号ＣＴ１，ＣＴ２，…，ＣＴｍにより導通状態
が制御されるスイッチングトランジスタＳＴｒ１，ＳＴ
ｒ２，…，ＳＴｒｍを介して電荷回収用容量線ＣＰ０に
対して作動的に接続される。そして、電界回収用容量線
ＣＰ０には、電荷回収用キャパシタＣ０が設けられてい
る。この電荷回収用容量線ＣＰ０の容量Ｃ０は、セルプ
レート線ＣＰ１〜ＣＰｍの容量Ｃ１〜Ｃｍより十分大き
な値に設定されている。
【００２０】ドライバＤＲ１は、電源電圧ＶCCと接地ラ
インＧＮＤとの間に直列に接続されたｐチャネルＭＯＳ
（ＰＭＯＳ）トランジスタＰＴ１とｎチャネルＭＯＳ
（ＮＭＯＳ）トランジスタＮＴ１により構成されてい
る。ＰＭＯＳトランジスタＰＴ１のゲートが制御信号Ｐ
１の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ
１のゲートが制御信号Ｎ１の供給ラインに接続され、両
トランジスタのドレイン同士の接続点にセルプレート線
ＣＰ１が接続されている。ドライバＤＲ２は、電源電圧
ＶCCと接地ラインＧＮＤとの間に直列に接続されたＰＭ
ＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２
により構成されている。ＰＭＯＳトランジスタＰＴ２の
ゲートが制御信号Ｐ２の供給ラインに接続され、ＮＭＯ
ＳトランジスタＮＴ２のゲートが制御信号Ｎ２の供給ラ
インに接続され、両トランジスタのドレイン同士の接続
点にセルプレート線ＣＰ１が接続されている。同様に、
ドライバＤＲｍは、電源電圧ＶCCと接地ラインＧＮＤと
の間に直列に接続されたＰＭＯＳトランジスタＰＴｍと
ＮＭＯＳトランジスタＮＴｍにより構成されている。Ｐ
ＭＯＳトランジスタＰＴｍのゲートが制御信号Ｐｍの供
給ラインに接続され、ＮＭＯＳトランジスタＮＴｍのゲ
ートが制御信号Ｎｍの供給ラインに接続され、両トラン
ジスタのドレイン同士の接続点にセルプレート線ＣＰ１
が接続されている。
インＧＮＤとの間に直列に接続されたｐチャネルＭＯＳ
（ＰＭＯＳ）トランジスタＰＴ１とｎチャネルＭＯＳ
（ＮＭＯＳ）トランジスタＮＴ１により構成されてい
る。ＰＭＯＳトランジスタＰＴ１のゲートが制御信号Ｐ
１の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ
１のゲートが制御信号Ｎ１の供給ラインに接続され、両
トランジスタのドレイン同士の接続点にセルプレート線
ＣＰ１が接続されている。ドライバＤＲ２は、電源電圧
ＶCCと接地ラインＧＮＤとの間に直列に接続されたＰＭ
ＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２
により構成されている。ＰＭＯＳトランジスタＰＴ２の
ゲートが制御信号Ｐ２の供給ラインに接続され、ＮＭＯ
ＳトランジスタＮＴ２のゲートが制御信号Ｎ２の供給ラ
インに接続され、両トランジスタのドレイン同士の接続
点にセルプレート線ＣＰ１が接続されている。同様に、
ドライバＤＲｍは、電源電圧ＶCCと接地ラインＧＮＤと
の間に直列に接続されたＰＭＯＳトランジスタＰＴｍと
ＮＭＯＳトランジスタＮＴｍにより構成されている。Ｐ
ＭＯＳトランジスタＰＴｍのゲートが制御信号Ｐｍの供
給ラインに接続され、ＮＭＯＳトランジスタＮＴｍのゲ
ートが制御信号Ｎｍの供給ラインに接続され、両トラン
ジスタのドレイン同士の接続点にセルプレート線ＣＰ１
が接続されている。
【００２１】中間電圧供給回路１１は、ＶCC／２の供給
ラインと電荷回収用容量線ＣＰ０に接続され、ゲートが
制御信号φＣの供給ラインに接続されたＮＭＯＳトラン
ジスタからなるゲート回路Ｍ０により構成されている。
信号φＣは、セルプレート線の選択開始前にアクティブ
のハイレベル（ＶCCレベル）で供給される。ここで、選
択開始前とは、たとえば電源投入時、あるいはサブアレ
イ選択電源投入時である。
ラインと電荷回収用容量線ＣＰ０に接続され、ゲートが
制御信号φＣの供給ラインに接続されたＮＭＯＳトラン
ジスタからなるゲート回路Ｍ０により構成されている。
信号φＣは、セルプレート線の選択開始前にアクティブ
のハイレベル（ＶCCレベル）で供給される。ここで、選
択開始前とは、たとえば電源投入時、あるいはサブアレ
イ選択電源投入時である。
【００２２】次に、上記構成における電荷再利用動作
を、セルプレート線ＣＰ１が選択されている状態からセ
ルプレート線ＣＰ２を選択する場合を例に、図２に関連
付けて説明する。
を、セルプレート線ＣＰ１が選択されている状態からセ
ルプレート線ＣＰ２を選択する場合を例に、図２に関連
付けて説明する。
【００２３】たとえば電源が投入されると、制御信号φ
Ｃがハイレベルで中間電圧供給回路のゲート回路Ｍ０に
供給される。これにより、ゲート回路Ｍ０が導通状態と
なり、電圧ＶCC／２が電荷回収用容量線ＣＰ０に供給さ
れる。そして、たとえば選択動作が開始される時点で制
御信号φＣがローレベルに切り換えられる。すなわち、
電荷回収用容量線ＣＰ０がＶCC／２に初期化される。
Ｃがハイレベルで中間電圧供給回路のゲート回路Ｍ０に
供給される。これにより、ゲート回路Ｍ０が導通状態と
なり、電圧ＶCC／２が電荷回収用容量線ＣＰ０に供給さ
れる。そして、たとえば選択動作が開始される時点で制
御信号φＣがローレベルに切り換えられる。すなわち、
電荷回収用容量線ＣＰ０がＶCC／２に初期化される。
【００２４】選択が開始されると、まず、ドライバＤＲ
１の制御信号Ｐ１がローレベル、制御信号Ｎ１がハイレ
ベルで供給される。このとき、ドライバＤＲ２の制御信
号はＰ２，Ｎ２共ハイレベルで供給される。その結果、
ドライバＤＲ１においては、ＰＭＯＳトランジスタＰＴ
１が導通状態に保持され、ＮＭＯＳトランジスタＮＴ１
は非導通状態に保持される。これにより、セルプレート
線ＣＰ１は電源電圧ＶCCレベルに充電され、そのレベル
に保持される。また、ドライバＤＲ２においては、ＰＭ
ＯＳトランジスタＰＴ１が非導通状態に保持され、ＮＭ
ＯＳトランジスタＮＴ１は導通状態に保持される。これ
により、セルプレート線ＣＰ２の電荷は放電され、接地
レベルに保持される。
１の制御信号Ｐ１がローレベル、制御信号Ｎ１がハイレ
ベルで供給される。このとき、ドライバＤＲ２の制御信
号はＰ２，Ｎ２共ハイレベルで供給される。その結果、
ドライバＤＲ１においては、ＰＭＯＳトランジスタＰＴ
１が導通状態に保持され、ＮＭＯＳトランジスタＮＴ１
は非導通状態に保持される。これにより、セルプレート
線ＣＰ１は電源電圧ＶCCレベルに充電され、そのレベル
に保持される。また、ドライバＤＲ２においては、ＰＭ
ＯＳトランジスタＰＴ１が非導通状態に保持され、ＮＭ
ＯＳトランジスタＮＴ１は導通状態に保持される。これ
により、セルプレート線ＣＰ２の電荷は放電され、接地
レベルに保持される。
【００２５】ここで、セルプレート線ＣＰ１の選択から
セルプレート線ＣＰ２への選択に切り換える場合、制御
信号Ｐ１がハイレベルに切り換えられて、ＰＭＯＳトラ
ンジスタＰＴ１も非導通状態に保持された状態で、制御
信号ＣＴ１がハイレベルでスイッチングトランジスタＳ
Ｔｒ１のゲートに供給される。これにより、スイッチン
グトランジスタＳＴｒ１が導通状態となり、ＶCCレベル
にあるセルプレート線ＣＰ１とＶCC／２レベルにある電
荷回収用容量線ＣＰ０とが電気的に接続されることか
ら、セルプレート線ＣＰ１はＶCC／２レベルとなる。
セルプレート線ＣＰ２への選択に切り換える場合、制御
信号Ｐ１がハイレベルに切り換えられて、ＰＭＯＳトラ
ンジスタＰＴ１も非導通状態に保持された状態で、制御
信号ＣＴ１がハイレベルでスイッチングトランジスタＳ
Ｔｒ１のゲートに供給される。これにより、スイッチン
グトランジスタＳＴｒ１が導通状態となり、ＶCCレベル
にあるセルプレート線ＣＰ１とＶCC／２レベルにある電
荷回収用容量線ＣＰ０とが電気的に接続されることか
ら、セルプレート線ＣＰ１はＶCC／２レベルとなる。
【００２６】次いで、制御信号ＣＴ１がローレベルに切
り換えられてスイッチングトランジスタＳＴｒ１が非導
通状態に切り換えられた後、ドライバＤＲ２への制御信
号Ｎ２がローレベルに切り換えられてＮＭＯＳトランジ
スタＮＴ２が非導通状態に切り換えられる。その後、ド
ライバＤＲ１への制御信号Ｎ１がハイレベルに切り換え
られてＮＭＯＳトランジスタＮＴ１が導通状態に切り換
えられるとともに、制御信号ＣＴ２がハイレベルでスイ
ッチングトランジスタＳＴｒ２のゲートに供給される。
その結果、セルプレート線ＣＰ１の電荷が放電されてセ
ルプレート線ＣＰ１のレベルは接地レベルとなり、接地
レベルにあるセルプレート線ＣＰ２はＶCC／２レベルに
ある電荷回収用容量線ＣＰ０とが電気的に接続されるこ
とから、セルプレート線ＣＰ２はＶCC／２レベルとな
る。
り換えられてスイッチングトランジスタＳＴｒ１が非導
通状態に切り換えられた後、ドライバＤＲ２への制御信
号Ｎ２がローレベルに切り換えられてＮＭＯＳトランジ
スタＮＴ２が非導通状態に切り換えられる。その後、ド
ライバＤＲ１への制御信号Ｎ１がハイレベルに切り換え
られてＮＭＯＳトランジスタＮＴ１が導通状態に切り換
えられるとともに、制御信号ＣＴ２がハイレベルでスイ
ッチングトランジスタＳＴｒ２のゲートに供給される。
その結果、セルプレート線ＣＰ１の電荷が放電されてセ
ルプレート線ＣＰ１のレベルは接地レベルとなり、接地
レベルにあるセルプレート線ＣＰ２はＶCC／２レベルに
ある電荷回収用容量線ＣＰ０とが電気的に接続されるこ
とから、セルプレート線ＣＰ２はＶCC／２レベルとな
る。
【００２７】次に、制御信号ＣＴ２がローレベルに切り
換えられてスイッチングトランジスタＳＴｒ２が非導通
状態に切り換えられた後、ドライバＤＲ２への制御信号
Ｐ２が所定期間のみローレベルに切り換えられてＰＭＯ
ＳトランジスタＰＴ２が導通状態に切り換えられる。そ
の結果、セルプレート線ＣＰ２のレベルは、電源電圧Ｖ
CCレベルに充電され、そのレベルに保持される。以上の
動作が順次に繰り返される。
換えられてスイッチングトランジスタＳＴｒ２が非導通
状態に切り換えられた後、ドライバＤＲ２への制御信号
Ｐ２が所定期間のみローレベルに切り換えられてＰＭＯ
ＳトランジスタＰＴ２が導通状態に切り換えられる。そ
の結果、セルプレート線ＣＰ２のレベルは、電源電圧Ｖ
CCレベルに充電され、そのレベルに保持される。以上の
動作が順次に繰り返される。
【００２８】以上ように、図１の回路では、たとえばセ
ルプレート線ＣＰ１＝ＶCCからセルプレート線＝ＶCCへ
選択動作を切り換えるときに、スイッチングトランジス
タＳＴｒ１が導通状態になると、セルプレート線ＣＰ１
のレベルがＶCC／２となり、次に、スイッチングトラン
ジスタＳＴｒ２が導通状態となると、セルプレート線Ｃ
Ｐ２のレベルがＶCC／２となる。すなわち、５０％の電
荷が再利用される。
ルプレート線ＣＰ１＝ＶCCからセルプレート線＝ＶCCへ
選択動作を切り換えるときに、スイッチングトランジス
タＳＴｒ１が導通状態になると、セルプレート線ＣＰ１
のレベルがＶCC／２となり、次に、スイッチングトラン
ジスタＳＴｒ２が導通状態となると、セルプレート線Ｃ
Ｐ２のレベルがＶCC／２となる。すなわち、５０％の電
荷が再利用される。
【００２９】以上説明したように、本第１の実施形態に
よれば、セルプレート線の選択開始前たとえば電源投入
時、あるいはサブアレイ選択電源投入時にアクティブの
ハイレベル（ＶCCレベル）で供給される制御信号がφＣ
の供給ラインにゲートが接続され、ＶCC／２の供給ライ
ンと電荷回収用容量線ＣＰ０に接続されたＮＭＯＳトラ
ンジスタからなるゲート回路Ｍ０により構成されている
中間電圧供給回路１１を設けたので、電荷再利用方式の
限界である５０％に近い電荷再利用効率が得られる。そ
の結果、低電力化を図ることができる。また、セルプレ
ート線ドライバからの供給電荷を常に一定にでき、これ
により、ドライバの設計が容易となり、ドライバサイズ
を小さくできる利点がある。
よれば、セルプレート線の選択開始前たとえば電源投入
時、あるいはサブアレイ選択電源投入時にアクティブの
ハイレベル（ＶCCレベル）で供給される制御信号がφＣ
の供給ラインにゲートが接続され、ＶCC／２の供給ライ
ンと電荷回収用容量線ＣＰ０に接続されたＮＭＯＳトラ
ンジスタからなるゲート回路Ｍ０により構成されている
中間電圧供給回路１１を設けたので、電荷再利用方式の
限界である５０％に近い電荷再利用効率が得られる。そ
の結果、低電力化を図ることができる。また、セルプレ
ート線ドライバからの供給電荷を常に一定にでき、これ
により、ドライバの設計が容易となり、ドライバサイズ
を小さくできる利点がある。
【００３０】第２実施形態 図３は、本発明に係る電荷再利用方式を採用した強誘電
体記憶装置の第２の実施形態を示す回路図である。
体記憶装置の第２の実施形態を示す回路図である。
【００３１】本第２の実施形態が上述した第１の実施形
態と異なる点は、中間電圧供給回路１１Ａが、電源電圧
ＶCCの供給ラインと接地ラインとの間に第１および第２
の電荷回収用キャパシタＣ１１，Ｃ１２を直列に接続
し、これらのキャパシタＣ１１とＣ１２との接続点に電
荷回収用容量線ＣＰ０が接続された構成を有することに
ある。なお、第１および第２のキャパシタＣ１１，Ｃ１
２の容量値ＣＶ１１，ＣＶ１２は、たとえば等しい値に
設定される。
態と異なる点は、中間電圧供給回路１１Ａが、電源電圧
ＶCCの供給ラインと接地ラインとの間に第１および第２
の電荷回収用キャパシタＣ１１，Ｃ１２を直列に接続
し、これらのキャパシタＣ１１とＣ１２との接続点に電
荷回収用容量線ＣＰ０が接続された構成を有することに
ある。なお、第１および第２のキャパシタＣ１１，Ｃ１
２の容量値ＣＶ１１，ＣＶ１２は、たとえば等しい値に
設定される。
【００３２】このような構成において、たとえば電源投
入時、あるいはサブアレイ選択電源投入時、キャパシタ
Ｃ１１とＣ１２の容量分配によって、電荷回収用容量線
ＣＰ０はＶCC／２にプリチャージされる。また、キャパ
シタＣ１１，Ｃ１２は、（ＣＶ１１＋ＣＶ１２）の値の
電荷回収用容量としても機能する。
入時、あるいはサブアレイ選択電源投入時、キャパシタ
Ｃ１１とＣ１２の容量分配によって、電荷回収用容量線
ＣＰ０はＶCC／２にプリチャージされる。また、キャパ
シタＣ１１，Ｃ１２は、（ＣＶ１１＋ＣＶ１２）の値の
電荷回収用容量としても機能する。
【００３３】本第２の実施形態によれば、上述した第１
の実施形態の効果に加えて、制御信号なしに、電荷回収
用容量線ＣＰ０をＶCC／２にプリチャージできるという
利点ある。
の実施形態の効果に加えて、制御信号なしに、電荷回収
用容量線ＣＰ０をＶCC／２にプリチャージできるという
利点ある。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
電荷再利用方式の限界である５０％に近い電荷再利用効
率が得られる。その結果、低電力化を図ることができ
る。また、駆動線ドライバからの供給電荷を常に一定に
でき、これにより、ドライバの設計が容易となり、ドラ
イバサイズを小さくできる利点がある。
電荷再利用方式の限界である５０％に近い電荷再利用効
率が得られる。その結果、低電力化を図ることができ
る。また、駆動線ドライバからの供給電荷を常に一定に
でき、これにより、ドライバの設計が容易となり、ドラ
イバサイズを小さくできる利点がある。
【図１】本発明に係る電荷再利用方式を採用した強誘電
体記憶装置の第１の実施形態を示す回路図である。
体記憶装置の第１の実施形態を示す回路図である。
【図２】図１の回路のタイミングチャートである。
【図３】本発明に係る電荷再利用方式を採用した強誘電
体記憶装置の第２の実施形態を示す回路図である。
体記憶装置の第２の実施形態を示す回路図である。
【図４】従来の電荷再利用方式を採用した強誘電体記憶
装置を示す回路図である。
装置を示す回路図である。
【図５】電荷回収用容量線の電位がＶCCに近づいていく
過程を示す図である。
過程を示す図である。
１０Ａ，１０Ｂ…半導体装置、ＭＣ１１〜ＭＣｍｊ…メ
モリセル、ＤＲ１，ＤＲ２，…，ＤＲｍ…セルプレート
線デコーダ／ドライバ（ドライバ）、ＳＴｒ１，ＳＴｒ
２，…，ＳＴｒｍ…スイッチングトランジスタ、Ｃ０，
Ｃ１１，Ｃ１２…電荷回収用キャパシタ、ＢＬ１，ＢＬ
２，…，ＢＬｊ…ビット線、ＷＬ１，ＷＬ２，…，ＷＬ
ｍ…ワード線、ＣＰ０…電荷回収用容量線、ＣＰ１〜Ｃ
Ｐｍ…セルプレート線、１１，１１ａ…中間電圧供給回
路。
モリセル、ＤＲ１，ＤＲ２，…，ＤＲｍ…セルプレート
線デコーダ／ドライバ（ドライバ）、ＳＴｒ１，ＳＴｒ
２，…，ＳＴｒｍ…スイッチングトランジスタ、Ｃ０，
Ｃ１１，Ｃ１２…電荷回収用キャパシタ、ＢＬ１，ＢＬ
２，…，ＢＬｊ…ビット線、ＷＬ１，ＷＬ２，…，ＷＬ
ｍ…ワード線、ＣＰ０…電荷回収用容量線、ＣＰ１〜Ｃ
Ｐｍ…セルプレート線、１１，１１ａ…中間電圧供給回
路。
Claims (4)
- 【請求項１】 電源電圧と基準電圧との間でパルス駆動
される少なくとも２本の駆動線と、上記各駆動線にそれ
ぞれ接続された容量素子と、電荷回収用容量線と、上記
各駆動線と上記電荷回収用容量線とを制御信号に応じて
接続するスイッチング素子とを有し、選択された駆動線
をパルス駆動するときに放電される電荷を、スイッチン
グ素子を通して上記電荷回収用容量線に回収した後、さ
らにスイッチング素子を通して次に選択される駆動線に
再利用する電荷再利用方式を採用した半導体装置であっ
て、 少なくとも駆動線の選択動作開始前に、上記電荷回収用
容量線に上記電源電圧と上記基準電圧との中間電圧を供
給する中間電圧供給手段を有する半導体装置。 - 【請求項２】 上記中間電圧供給手段は、中間電圧源
と、上記電荷回収用容量線と当該中間電圧源とを、上記
駆動線の選択動作開始前に接続するように導通制御され
るゲート回路により構成されている請求項１記載の半導
体装置 - 【請求項３】 上記中間電圧供給手段は、電源電圧源と
基準電圧源との間に直列に接続された第１および第２の
電荷回収用容量素子を有し、上記電荷回収用容量線が第
１の電荷回収用容量素子と第２の電荷回収用容量素子と
の接続点に接続されている請求項１記載の半導体装置。 - 【請求項４】 上記第１の電荷回収用容量素子と上記第
２の電荷回収用容量素子との容量値が等しく設定されて
いる請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212895A JPH1055681A (ja) | 1996-08-12 | 1996-08-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212895A JPH1055681A (ja) | 1996-08-12 | 1996-08-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055681A true JPH1055681A (ja) | 1998-02-24 |
Family
ID=16630053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8212895A Pending JPH1055681A (ja) | 1996-08-12 | 1996-08-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1055681A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000285682A (ja) * | 1999-03-31 | 2000-10-13 | Toshiba Corp | 半導体記憶装置及びその駆動方法 |
| JP2001006382A (ja) * | 1999-06-23 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002298576A (ja) * | 2001-03-29 | 2002-10-11 | Fujitsu Ltd | 半導体記憶装置 |
| JP2003281885A (ja) * | 2002-03-22 | 2003-10-03 | Seiko Epson Corp | 強誘電体記憶装置 |
| WO2004055985A1 (fr) * | 2002-12-17 | 2004-07-01 | Ecole D'ingenieurs Du Canton De Vaud | Procede et dispositif pour recuperer des charges dans un circuit integre |
| JP2004213804A (ja) * | 2003-01-07 | 2004-07-29 | Seiko Epson Corp | 強誘電体記憶装置 |
| DE102004047664A1 (de) * | 2004-09-30 | 2006-04-13 | Infineon Technologies Ag | Schaltung und Verfahren zum Erzeugen eines Ausgangssignals |
| JP2011204340A (ja) * | 2010-03-26 | 2011-10-13 | Sony Corp | 不揮発性記憶装置 |
| JP2013502023A (ja) * | 2009-08-10 | 2013-01-17 | サンディスク スリーディー，エルエルシー | メモリブロック・スイッチングを改善した半導体メモリ |
| JP2015049610A (ja) * | 2013-08-30 | 2015-03-16 | 富士通株式会社 | 半導体集積回路の設計方法及びプログラム |
| JP2019079589A (ja) * | 2019-01-29 | 2019-05-23 | ローム株式会社 | 半導体記憶装置 |
| JP2019518301A (ja) * | 2016-04-28 | 2019-06-27 | マイクロン テクノロジー，インク． | メモリセルプレート間の電荷共有 |
-
1996
- 1996-08-12 JP JP8212895A patent/JPH1055681A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000285682A (ja) * | 1999-03-31 | 2000-10-13 | Toshiba Corp | 半導体記憶装置及びその駆動方法 |
| JP2001006382A (ja) * | 1999-06-23 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002298576A (ja) * | 2001-03-29 | 2002-10-11 | Fujitsu Ltd | 半導体記憶装置 |
| CN1305139C (zh) * | 2002-03-22 | 2007-03-14 | 精工爱普生株式会社 | 强电介质存储装置 |
| JP2003281885A (ja) * | 2002-03-22 | 2003-10-03 | Seiko Epson Corp | 強誘電体記憶装置 |
| WO2004055985A1 (fr) * | 2002-12-17 | 2004-07-01 | Ecole D'ingenieurs Du Canton De Vaud | Procede et dispositif pour recuperer des charges dans un circuit integre |
| JP2004213804A (ja) * | 2003-01-07 | 2004-07-29 | Seiko Epson Corp | 強誘電体記憶装置 |
| DE102004047664A1 (de) * | 2004-09-30 | 2006-04-13 | Infineon Technologies Ag | Schaltung und Verfahren zum Erzeugen eines Ausgangssignals |
| US7298174B2 (en) | 2004-09-30 | 2007-11-20 | Infineon Technologies Ag | Circuit and method for generating an output signal |
| DE102004047664B4 (de) * | 2004-09-30 | 2013-02-07 | Qimonda Ag | Schaltung und Verfahren zum Erzeugen eines Ausgangssignals |
| JP2013502023A (ja) * | 2009-08-10 | 2013-01-17 | サンディスク スリーディー，エルエルシー | メモリブロック・スイッチングを改善した半導体メモリ |
| JP2011204340A (ja) * | 2010-03-26 | 2011-10-13 | Sony Corp | 不揮発性記憶装置 |
| JP2015049610A (ja) * | 2013-08-30 | 2015-03-16 | 富士通株式会社 | 半導体集積回路の設計方法及びプログラム |
| JP2019518301A (ja) * | 2016-04-28 | 2019-06-27 | マイクロン テクノロジー，インク． | メモリセルプレート間の電荷共有 |
| JP2019079589A (ja) * | 2019-01-29 | 2019-05-23 | ローム株式会社 | 半導体記憶装置 |
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