JPH1056072A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1056072A JPH1056072A JP22775796A JP22775796A JPH1056072A JP H1056072 A JPH1056072 A JP H1056072A JP 22775796 A JP22775796 A JP 22775796A JP 22775796 A JP22775796 A JP 22775796A JP H1056072 A JPH1056072 A JP H1056072A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ユーザの要求する最適の駆動能力のＩ／Ｏブロ
ックを提供すると共に、パッド・ネックの発生する可能
性を低減する半導体集積回路の提供。 【解決手段】ユーザの要求に応えて駆動能力を決定する
トランジスタのゲートのディメンジョンを変化させるた
めに、トランジスタのゲート上に端子を配置し、相互接
続させることにより、ユーザ所望の最適の駆動能力のＩ
／Ｏブロックを提供する。
ックを提供すると共に、パッド・ネックの発生する可能
性を低減する半導体集積回路の提供。 【解決手段】ユーザの要求に応えて駆動能力を決定する
トランジスタのゲートのディメンジョンを変化させるた
めに、トランジスタのゲート上に端子を配置し、相互接
続させることにより、ユーザ所望の最適の駆動能力のＩ
／Ｏブロックを提供する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にスタンダードセル方式のカスタムＬＳＩに関す
る。
し、特にスタンダードセル方式のカスタムＬＳＩに関す
る。
【０００２】
【従来の技術】スタンダードセル方式のカスタムＬＳＩ
の中でも特に、「ＣＰＵコア方式」と呼ばれるカスタム
ＬＳＩは、ＬＳＩ製造メーカが予め用意したＣＰＵ、Ｒ
ＯＭ、ＲＡＭ、Ｉ／Ｏポート、シリアルＩ／Ｏ、タイマ
等の大規模な論理機能、また、基本ゲートセルを組み合
わせることにより、ユーザは独自の目的に適ったＩＣを
自在に構成できる（このようなＩＣを「セルベースＩ
Ｃ」という）。
の中でも特に、「ＣＰＵコア方式」と呼ばれるカスタム
ＬＳＩは、ＬＳＩ製造メーカが予め用意したＣＰＵ、Ｒ
ＯＭ、ＲＡＭ、Ｉ／Ｏポート、シリアルＩ／Ｏ、タイマ
等の大規模な論理機能、また、基本ゲートセルを組み合
わせることにより、ユーザは独自の目的に適ったＩＣを
自在に構成できる（このようなＩＣを「セルベースＩ
Ｃ」という）。
【０００３】上述したセルベースＩＣをユーザが設計す
る場合、ユーザはメーカ側が用意したＣＰＵ、ＲＯＭ、
ＲＡＭ等を表すシンボル、また、基本ゲートセルを表す
シンボルを用いて、それらを相互接続した回路図を、Ｅ
ＷＳ（エンジニアリングワークステーション）上に実装
されたＣＡＤを利用して作成する。
る場合、ユーザはメーカ側が用意したＣＰＵ、ＲＯＭ、
ＲＡＭ等を表すシンボル、また、基本ゲートセルを表す
シンボルを用いて、それらを相互接続した回路図を、Ｅ
ＷＳ（エンジニアリングワークステーション）上に実装
されたＣＡＤを利用して作成する。
【０００４】同時にユーザは設計するＩＣの用途や仕様
に従い、ＩＣと、このＩＣを実装する基板上の他のＩＣ
やスイッチ等と相互接続されるＩ／Ｏブロックの検討を
行う。
に従い、ＩＣと、このＩＣを実装する基板上の他のＩＣ
やスイッチ等と相互接続されるＩ／Ｏブロックの検討を
行う。
【０００５】しかし、ＬＳＩメーカが準備しているＩ／
Ｏブロックの中に、ユーザが所望する駆動能力のＩ／Ｏ
ブロックが準備されていなかった場合には、ユーザは所
望の駆動能力を満たすために、所望の駆動能力を超えた
Ｉ／Ｏブロックを使用するか、もしくは、Ｉ／Ｏブロッ
クの外部端子と、隣接している未使用のＩ／Ｏブロック
の外部端子を短絡し（このような手法を「パッド・ブリ
ッジ」という）、駆動能力を満足するようにしていた。
Ｏブロックの中に、ユーザが所望する駆動能力のＩ／Ｏ
ブロックが準備されていなかった場合には、ユーザは所
望の駆動能力を満たすために、所望の駆動能力を超えた
Ｉ／Ｏブロックを使用するか、もしくは、Ｉ／Ｏブロッ
クの外部端子と、隣接している未使用のＩ／Ｏブロック
の外部端子を短絡し（このような手法を「パッド・ブリ
ッジ」という）、駆動能力を満足するようにしていた。
【０００６】具体的には、ＬＳＩメーカ側が、４ｍＡ、
８ｍＡ、１２ｍＡの駆動能力のＩ／Ｏブロックを用意し
ていた場合に、ユーザが９ｍＡの駆動能力のＩ／Ｏブロ
ックを要求した場合には、１２ｍＡの駆動能力のＩ／Ｏ
ブロックを使用することになる。
８ｍＡ、１２ｍＡの駆動能力のＩ／Ｏブロックを用意し
ていた場合に、ユーザが９ｍＡの駆動能力のＩ／Ｏブロ
ックを要求した場合には、１２ｍＡの駆動能力のＩ／Ｏ
ブロックを使用することになる。
【０００７】また、ＬＳＩメーカが準備しているＩ／Ｏ
ブロックが、２ｍＡ、４ｍＡ、６ｍＡ、８ｍＡの駆動能
力のＩ／Ｏブロックであった場合に、ユーザが１２ｍＡ
の駆動能力を要求した場合には、図３に示すように、６
ｍＡの駆動能力のＩ／Ｏブロック３０７と３０８とを隣
接して配置し、使用されないＩ／Ｏブロック３０８と外
部端子３０１をメタル配線３０４を介してパッド・ブリ
ッジを施し、１２ｍＡの駆動能力を実現し、ユーザ所望
の駆動能力を満足するように設計していた。
ブロックが、２ｍＡ、４ｍＡ、６ｍＡ、８ｍＡの駆動能
力のＩ／Ｏブロックであった場合に、ユーザが１２ｍＡ
の駆動能力を要求した場合には、図３に示すように、６
ｍＡの駆動能力のＩ／Ｏブロック３０７と３０８とを隣
接して配置し、使用されないＩ／Ｏブロック３０８と外
部端子３０１をメタル配線３０４を介してパッド・ブリ
ッジを施し、１２ｍＡの駆動能力を実現し、ユーザ所望
の駆動能力を満足するように設計していた。
【０００８】
【発明が解決しようとする課題】上記した従来の方式の
第１の問題点は、ユーザの仕様が多様化してきているた
め、ＬＳＩメーカ側で、ユーザが要求する最適の駆動能
力のＩ／Ｏブロックを提供することが困難になってきて
いる、ということである。
第１の問題点は、ユーザの仕様が多様化してきているた
め、ＬＳＩメーカ側で、ユーザが要求する最適の駆動能
力のＩ／Ｏブロックを提供することが困難になってきて
いる、ということである。
【０００９】このため、ＬＳＩメーカで予め準備してい
るＩ／Ｏブロックだけでは、ユーザが要求する駆動能力
の全てを満足することは困難とされている。
るＩ／Ｏブロックだけでは、ユーザが要求する駆動能力
の全てを満足することは困難とされている。
【００１０】第２の問題点は、チップサイズが大きくな
ってしまうということである。
ってしまうということである。
【００１１】その理由は、ユーザの仕様が複雑化、及び
高性能化しているために、外部端子の数がＩＣのサイズ
を支配的に決定してしまうことがあり、ＩＣの周辺にＩ
／Ｏブロックを並べただけで、目標のＩＣサイズを超え
てしまい、ＩＣのサイズを大きくせざるを得ないことが
ある（このような事態を「パッド・ネック」という）。
高性能化しているために、外部端子の数がＩＣのサイズ
を支配的に決定してしまうことがあり、ＩＣの周辺にＩ
／Ｏブロックを並べただけで、目標のＩＣサイズを超え
てしまい、ＩＣのサイズを大きくせざるを得ないことが
ある（このような事態を「パッド・ネック」という）。
【００１２】上記従来技術で説明したように、複数のＩ
／Ｏブロックを使用してパッド・ブリッジを施した場
合、このパッド・ネックの発生する可能性が更に高くな
るためである。
／Ｏブロックを使用してパッド・ブリッジを施した場
合、このパッド・ネックの発生する可能性が更に高くな
るためである。
【００１３】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、ユーザの多様化す
る仕様に対し、最適な駆動能力のＩ／Ｏブロックを実現
するようにした半導体集積回路を提供することにある。
なされたものであって、その目的は、ユーザの多様化す
る仕様に対し、最適な駆動能力のＩ／Ｏブロックを実現
するようにした半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、Ｉ／Ｏブロックが、該
Ｉ／Ｏブロックの駆動能力を分割するための手段を有す
ることを特徴とする。
め、本発明の半導体集積回路は、Ｉ／Ｏブロックが、該
Ｉ／Ｏブロックの駆動能力を分割するための手段を有す
ることを特徴とする。
【００１５】本発明の概要を以下に説明する。本発明
は、ＬＳＩメーカが予め用意するＩ／Ｏブロックにおい
て、駆動能力を決定するトランジスタのゲートのディメ
ンジョンをユーザの要求に応じて変化させることを可能
とする手段を備えたことを特徴としたものである。
は、ＬＳＩメーカが予め用意するＩ／Ｏブロックにおい
て、駆動能力を決定するトランジスタのゲートのディメ
ンジョンをユーザの要求に応じて変化させることを可能
とする手段を備えたことを特徴としたものである。
【００１６】本発明によれば、ユーザが要求する駆動能
力に応じて、Ｉ／Ｏブロックの駆動能力を多段階に変化
させることができ、このため、駆動能力のＩ／Ｏブロッ
クを複数配置して、パッド・ブリッジをする必要がな
い。
力に応じて、Ｉ／Ｏブロックの駆動能力を多段階に変化
させることができ、このため、駆動能力のＩ／Ｏブロッ
クを複数配置して、パッド・ブリッジをする必要がな
い。
【００１７】また、ＬＳＩメーカ側では、ユーザが使用
する可能性がある駆動能力のＩ／Ｏブロックの全てを準
備する必要がない。
する可能性がある駆動能力のＩ／Ｏブロックの全てを準
備する必要がない。
【００１８】
【発明の実施の形態】本発明の実施の形態の構成につい
て図１を参照して説明する。
て図１を参照して説明する。
【００１９】図１は、本発明の第１の実施の形態の構成
を示すマスクレイアウト図である。図１には、本発明の
理解を容易とするため、トランジスタのゲート、端子、
配線のみが示されている。内容を分かり易くするため
に、トランジスタのゲート、端子、配線のみが示されて
いる。
を示すマスクレイアウト図である。図１には、本発明の
理解を容易とするため、トランジスタのゲート、端子、
配線のみが示されている。内容を分かり易くするため
に、トランジスタのゲート、端子、配線のみが示されて
いる。
【００２０】図１において、１０３はＩ／Ｏブロックを
示し、１０５〜１０８はＩ／Ｏブロック１０３の駆動能
力を決定するトランジスタのゲートを示している。ま
た、１１３〜１２０は各々トランジスタのゲート１０５
〜１０８上に配置された端子であり、隣り合ったトラン
ジスタのゲートを相互接続するための端子である。
示し、１０５〜１０８はＩ／Ｏブロック１０３の駆動能
力を決定するトランジスタのゲートを示している。ま
た、１１３〜１２０は各々トランジスタのゲート１０５
〜１０８上に配置された端子であり、隣り合ったトラン
ジスタのゲートを相互接続するための端子である。
【００２１】同様に、１０４はＩ／Ｏブロックを示し、
１０９〜１１２はＩ／Ｏブロック１０４の駆動能力を決
定するトランジスタのゲートを示している。また、１２
１〜１２８は各々トランジスタのゲート１０９〜１１２
上に配置された端子であり隣り合ったトランジスタのゲ
ートを相互接続するための端子である。
１０９〜１１２はＩ／Ｏブロック１０４の駆動能力を決
定するトランジスタのゲートを示している。また、１２
１〜１２８は各々トランジスタのゲート１０９〜１１２
上に配置された端子であり隣り合ったトランジスタのゲ
ートを相互接続するための端子である。
【００２２】また、この実施の形態では、トランジスタ
のゲート１０５〜１０８、及び１０９〜１１２は全て同
じ駆動能力とされ、その駆動能力（電流駆動能力）は例
えば２ｍＡとされている。
のゲート１０５〜１０８、及び１０９〜１１２は全て同
じ駆動能力とされ、その駆動能力（電流駆動能力）は例
えば２ｍＡとされている。
【００２３】次に、上記した本発明の実施の形態に関す
る具体例を例示する実施例を図１を参照して説明する。
る具体例を例示する実施例を図１を参照して説明する。
【００２４】図１に示すように、２ｍＡ×４本の最大８
ｍＡの駆動能力のＩ／Ｏブロック１０３、１０４をＬＳ
Ｉメーカが用意している場合に、ユーザが１６ｍＡの駆
動能力のＩ／Ｏブロックを要求した場合には、トランジ
スタゲート１０５と１０６を端子１１３と１１４を使用
し、配線１２９で、トランジスタゲート１０６と１０７
を、端子１１８と１１９を使用して配線１３０で相互接
続し、トランジスタゲート１０７と１０８を、端子１１
５と１１６を使用して配線１３１で相互接続し、同様に
トランジスタゲート１０９と１１０を端子１２１と１２
２を使用して配線１３３で相互接続し、トランジスタゲ
ート１１０と１１１を端子１２６と１２７を使用して配
線１３４で相互接続し、トランジスタゲート１１１と１
１２を端子１２３と１２４を使用して配線１３５で相互
接続し、トランジスタゲート１０８と１０９を端子１２
０と１２５を使用して配線１３２で相互接続し、トラン
ジスタゲート１０５〜１１２までを全てつなげているこ
とにより、ユーザが要求する１６ｍＡの駆動能力のＩ／
Ｏブロックを実現することが可能となる。
ｍＡの駆動能力のＩ／Ｏブロック１０３、１０４をＬＳ
Ｉメーカが用意している場合に、ユーザが１６ｍＡの駆
動能力のＩ／Ｏブロックを要求した場合には、トランジ
スタゲート１０５と１０６を端子１１３と１１４を使用
し、配線１２９で、トランジスタゲート１０６と１０７
を、端子１１８と１１９を使用して配線１３０で相互接
続し、トランジスタゲート１０７と１０８を、端子１１
５と１１６を使用して配線１３１で相互接続し、同様に
トランジスタゲート１０９と１１０を端子１２１と１２
２を使用して配線１３３で相互接続し、トランジスタゲ
ート１１０と１１１を端子１２６と１２７を使用して配
線１３４で相互接続し、トランジスタゲート１１１と１
１２を端子１２３と１２４を使用して配線１３５で相互
接続し、トランジスタゲート１０８と１０９を端子１２
０と１２５を使用して配線１３２で相互接続し、トラン
ジスタゲート１０５〜１１２までを全てつなげているこ
とにより、ユーザが要求する１６ｍＡの駆動能力のＩ／
Ｏブロックを実現することが可能となる。
【００２５】また、本発明の実施例として、ＬＳＩメー
カがＩ／Ｏブロック１０３のタイプのＩ／Ｏブロックし
か用意していない場合でも、ユーザが１６ｍＡの駆動能
力のＩ／Ｏブロックを要求した場合はＩ／Ｏブロック１
０３と１０４を隣接して配置し、トランジスタゲート１
０５は〜１０８、１０９〜１１２を相互接続し、且つト
ランジスタゲート１０８と１０９を相互接続することに
より、１６ｍＡの駆動能力のＩ／Ｏブロックを実現でき
る。
カがＩ／Ｏブロック１０３のタイプのＩ／Ｏブロックし
か用意していない場合でも、ユーザが１６ｍＡの駆動能
力のＩ／Ｏブロックを要求した場合はＩ／Ｏブロック１
０３と１０４を隣接して配置し、トランジスタゲート１
０５は〜１０８、１０９〜１１２を相互接続し、且つト
ランジスタゲート１０８と１０９を相互接続することに
より、１６ｍＡの駆動能力のＩ／Ｏブロックを実現でき
る。
【００２６】上述のように、Ｉ／Ｏブロックのトランジ
スタゲートを相互接続することによりユーザの要求の駆
動能力のＩ／Ｏブロックを容易に実現することが可能と
なる。
スタゲートを相互接続することによりユーザの要求の駆
動能力のＩ／Ｏブロックを容易に実現することが可能と
なる。
【００２７】次に、本発明の他の実施例について図２を
参照して詳細に説明する。図２に、本発明の第２の実施
例であるＩ／Ｏブロックのマスクレイアウト図を示す。
図２には、本発明の理解を容易とするため、トランジス
タのゲート、端子、配線のみが示されている。
参照して詳細に説明する。図２に、本発明の第２の実施
例であるＩ／Ｏブロックのマスクレイアウト図を示す。
図２には、本発明の理解を容易とするため、トランジス
タのゲート、端子、配線のみが示されている。
【００２８】図２において、２０５はＩ／Ｏブロックを
示し、２０８〜２１１はＩ／Ｏブロック２０５の駆動能
力を決定するトランジスタのゲートを示す。また、２２
０〜２２７は各々トランジスタのゲート２０８〜２１１
上に配置された端子であり、隣り合ったトランジスタの
ゲートを相互接続するための端子である。
示し、２０８〜２１１はＩ／Ｏブロック２０５の駆動能
力を決定するトランジスタのゲートを示す。また、２２
０〜２２７は各々トランジスタのゲート２０８〜２１１
上に配置された端子であり、隣り合ったトランジスタの
ゲートを相互接続するための端子である。
【００２９】同様に、２０６はＩ／Ｏブロックを示し、
２１２〜２１５はＩ／Ｏブロック２０６の駆動能力を決
定するトランジスタのゲートを示す。また、２２８〜２
３５は各々トランジスタのゲート２１２〜２１５上に配
置された端子であり、隣り合ったトランジスタのゲート
を相互接続するための端子である。
２１２〜２１５はＩ／Ｏブロック２０６の駆動能力を決
定するトランジスタのゲートを示す。また、２２８〜２
３５は各々トランジスタのゲート２１２〜２１５上に配
置された端子であり、隣り合ったトランジスタのゲート
を相互接続するための端子である。
【００３０】同様に、２０７はＩ／Ｏブロックを示し、
２１６〜２１９はＩ／Ｏブロック２０７の駆動能力を決
定するトランジスタのゲートを示す。また、２３６〜２
４３は各々トランジスタのゲート２１６〜２１９上に配
置された端子であり、隣り合ったトランジスタのゲート
を相互接続するための端子である。
２１６〜２１９はＩ／Ｏブロック２０７の駆動能力を決
定するトランジスタのゲートを示す。また、２３６〜２
４３は各々トランジスタのゲート２１６〜２１９上に配
置された端子であり、隣り合ったトランジスタのゲート
を相互接続するための端子である。
【００３１】本実施例では、トランジスタのゲート２０
８〜２１１、２１２〜２１５、及び２１６〜２１９は全
て同じ駆動能力とされ、その駆動能力は例えば２ｍＡと
されている。
８〜２１１、２１２〜２１５、及び２１６〜２１９は全
て同じ駆動能力とされ、その駆動能力は例えば２ｍＡと
されている。
【００３２】ここで、図２に示したように、２ｍＡ×４
本の最大８ｍＡの駆動能力のＩ／Ｏブロック２０５、２
０６、２０７をＬＳＩメーカが用意している場合に、ユ
ーザが１２ｍＡの駆動能力のＩ／Ｏブロックを２個要求
した場合、Ｉ／Ｏブロック２０５、２０６、２０７を連
続して配置し、且つ、ゲート２０８〜２１３を配線２４
４〜２４８で相互接続し、１２ｍＡの駆動能力を実現
し、また、ゲート２１４〜２１９を配線２４９〜２５３
で相互接続し、１２ｍＡの駆動能力を実現する。
本の最大８ｍＡの駆動能力のＩ／Ｏブロック２０５、２
０６、２０７をＬＳＩメーカが用意している場合に、ユ
ーザが１２ｍＡの駆動能力のＩ／Ｏブロックを２個要求
した場合、Ｉ／Ｏブロック２０５、２０６、２０７を連
続して配置し、且つ、ゲート２０８〜２１３を配線２４
４〜２４８で相互接続し、１２ｍＡの駆動能力を実現
し、また、ゲート２１４〜２１９を配線２４９〜２５３
で相互接続し、１２ｍＡの駆動能力を実現する。
【００３３】上述のように、直接外部端子に接続されな
いＩ／Ｏブロック２０６の駆動能力を分割して使用する
ことにより、Ｉ／Ｏブロックの３個分のスペースで、１
２ｍＡの駆動能力のＩ／Ｏブロックを２個配置すること
が可能であるので、従来の技術において、６ｍＡの駆動
能力のＩ／Ｏブロックを４個を使用して、１２ｍＡの駆
動能力のＩ／Ｏブロック２個を実現していたのに対し
て、ＩＣの周辺に配置されるＩ／Ｏブロックの総数を低
減することが可能となる。
いＩ／Ｏブロック２０６の駆動能力を分割して使用する
ことにより、Ｉ／Ｏブロックの３個分のスペースで、１
２ｍＡの駆動能力のＩ／Ｏブロックを２個配置すること
が可能であるので、従来の技術において、６ｍＡの駆動
能力のＩ／Ｏブロックを４個を使用して、１２ｍＡの駆
動能力のＩ／Ｏブロック２個を実現していたのに対し
て、ＩＣの周辺に配置されるＩ／Ｏブロックの総数を低
減することが可能となる。
【００３４】このため、本実施例は、パッド・ネックが
発生する可能性を低減できる。
発生する可能性を低減できる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００３６】（１）第１の効果は、ユーザの要求する駆
動能力のＩ／Ｏブロックを常に最適の駆動能力で提供で
きる、ということである。
動能力のＩ／Ｏブロックを常に最適の駆動能力で提供で
きる、ということである。
【００３７】その理由は、本発明においては、Ｉ／Ｏブ
ロックの駆動能力を決定するトランジスタのゲートのデ
ィメンジョンをユーザの要求に応じて変化させることが
できるようにしたことによる。
ロックの駆動能力を決定するトランジスタのゲートのデ
ィメンジョンをユーザの要求に応じて変化させることが
できるようにしたことによる。
【００３８】（２）第２の効果は、パッド・ネックの発
生する可能性を低減できる。
生する可能性を低減できる。
【００３９】その理由は、本発明においては、Ｉ／Ｏブ
ロックの駆動能力を分割して使用できるため、必要なＩ
／Ｏブロックの総数を低減できるためである。
ロックの駆動能力を分割して使用できるため、必要なＩ
／Ｏブロックの総数を低減できるためである。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の別の実施例の構成を示す図である。
【図３】従来技術のＩ／Ｏブロックのパッド・ブリッジ
の例を示した図である。
の例を示した図である。
１０１ ＩＣの外部端子 １０２ ＩＣの外部端子１０１とＩ／Ｏブロック１０３
を相互接続する配線 １０３〜１０４ Ｉ／Ｏブロック １０５〜１１２ Ｉ／Ｏブロックの駆動能力を決定する
トランジスタのゲート １１３〜１２８ トランジスタのゲートを相互接続する
ための端子 １２９ 端子１１３と１１４を相互接続する配線 １３０ 端子１１８と１１９を相互接続する配線 １３１ 端子１１５と１１６を相互接続する配線 １３２ 端子１２０と１２５を相互接続する配線 １３３ 端子１２１と１２２を相互接続する配線 １３４ 端子１２６と１２７を相互接続する配線 １３５ 端子１２３と１２４を相互接続する配線 ２０１、２０２ ＩＣの外部端子 ２０３ ＩＣの外部端子２０１とＩ／Ｏブロック２０５
を相互接続する配線 ２０４ ＩＣの外部端子２０２とＩ／Ｏブロック２０７
を相互接続する配線 ２０５〜１０７ Ｉ／Ｏ ２０８〜２１９ Ｉ／Ｏブロックの駆動能力を決定する
トランジスタのゲート ２２０〜２４３ トランジスタのゲートを相互接続する
ための端子 ２４４ 端子２２０と２２１を相互接続する配線 ２４５ 端子２２５と２２６を相互接続する配線 ２４６ 端子２２２と２２３を相互接続する配線 ２４７ 端子２２７と２３２を相互接続する配線 ２４８ 端子２２８と２２９を相互接続する配線 ２４９ 端子２３０と２３１を相互接続する配線 ２５０ 端子２３５と２４０を相互接続する配線 ２５１ 端子２３６と２３７を相互接続する配線 ２５２ 端子２４１と２４２を相互接続する配線 ２５３ 端子２３８と２３９を相互接続する配線 ３０１、３０２ ＩＣの外部端子 ３０３ ＩＣの外部端子３０１とＩ／Ｏブロック３０７
を相互接続する配線 ３０４ ＩＣの外部端子３０１とＩ／Ｏブロック３０８
を相互接続する配線 ３０５ ＩＣの外部端子３０２とＩ／Ｏブロック３０９
を相互接続する配線 ３０６ ＩＣの外部端子３０２とＩ／Ｏブロック３１０
を相互接続する配線 ３０７〜３１０ Ｉ／Ｏブロック
を相互接続する配線 １０３〜１０４ Ｉ／Ｏブロック １０５〜１１２ Ｉ／Ｏブロックの駆動能力を決定する
トランジスタのゲート １１３〜１２８ トランジスタのゲートを相互接続する
ための端子 １２９ 端子１１３と１１４を相互接続する配線 １３０ 端子１１８と１１９を相互接続する配線 １３１ 端子１１５と１１６を相互接続する配線 １３２ 端子１２０と１２５を相互接続する配線 １３３ 端子１２１と１２２を相互接続する配線 １３４ 端子１２６と１２７を相互接続する配線 １３５ 端子１２３と１２４を相互接続する配線 ２０１、２０２ ＩＣの外部端子 ２０３ ＩＣの外部端子２０１とＩ／Ｏブロック２０５
を相互接続する配線 ２０４ ＩＣの外部端子２０２とＩ／Ｏブロック２０７
を相互接続する配線 ２０５〜１０７ Ｉ／Ｏ ２０８〜２１９ Ｉ／Ｏブロックの駆動能力を決定する
トランジスタのゲート ２２０〜２４３ トランジスタのゲートを相互接続する
ための端子 ２４４ 端子２２０と２２１を相互接続する配線 ２４５ 端子２２５と２２６を相互接続する配線 ２４６ 端子２２２と２２３を相互接続する配線 ２４７ 端子２２７と２３２を相互接続する配線 ２４８ 端子２２８と２２９を相互接続する配線 ２４９ 端子２３０と２３１を相互接続する配線 ２５０ 端子２３５と２４０を相互接続する配線 ２５１ 端子２３６と２３７を相互接続する配線 ２５２ 端子２４１と２４２を相互接続する配線 ２５３ 端子２３８と２３９を相互接続する配線 ３０１、３０２ ＩＣの外部端子 ３０３ ＩＣの外部端子３０１とＩ／Ｏブロック３０７
を相互接続する配線 ３０４ ＩＣの外部端子３０１とＩ／Ｏブロック３０８
を相互接続する配線 ３０５ ＩＣの外部端子３０２とＩ／Ｏブロック３０９
を相互接続する配線 ３０６ ＩＣの外部端子３０２とＩ／Ｏブロック３１０
を相互接続する配線 ３０７〜３１０ Ｉ／Ｏブロック
Claims (4)
- 【請求項１】Ｉ／Ｏブロックが、該Ｉ／Ｏブロックの駆
動能力を分割するための手段を有することを特徴とする
半導体集積回路。 - 【請求項２】Ｉ／Ｏブロックがその駆動能力を決定する
トランジスタのゲートのディメンジョンを可変に設定す
る手段を備え、要求される駆動能力に応じて、前記Ｉ／
Ｏブロックの駆動能力が多段階に変化される、ようにし
たことを特徴とする半導体集積回路。 - 【請求項３】要求される駆動能力に応じて、前直接外部
端子に接続されないＩ／Ｏブロックの駆動能力を分割し
て使用する、ようにしたことを特徴とする請求項２記載
の半導体集積回路。 - 【請求項４】前記トランジスタのゲート上に端子を配置
し、要求される駆動能力に応じて複数のトランジスタの
ゲート端子を相互接続させる、ことを特徴とする請求項
２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227757A JP2985787B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227757A JP2985787B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056072A true JPH1056072A (ja) | 1998-02-24 |
| JP2985787B2 JP2985787B2 (ja) | 1999-12-06 |
Family
ID=16865906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227757A Expired - Fee Related JP2985787B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985787B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287765A (ja) * | 2005-04-04 | 2006-10-19 | Ricoh Co Ltd | 水晶発振回路 |
-
1996
- 1996-08-09 JP JP8227757A patent/JP2985787B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287765A (ja) * | 2005-04-04 | 2006-10-19 | Ricoh Co Ltd | 水晶発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2985787B2 (ja) | 1999-12-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
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