JPH03238917A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03238917A JPH03238917A JP2033775A JP3377590A JPH03238917A JP H03238917 A JPH03238917 A JP H03238917A JP 2033775 A JP2033775 A JP 2033775A JP 3377590 A JP3377590 A JP 3377590A JP H03238917 A JPH03238917 A JP H03238917A
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- Japan
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- output
- state
- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路技術さらには出力バッファの
並列接続を可能とした半導体集積回路に関し、例えばネ
ットワーク・プロセッシング・ユニット（Ｎ Ｐ Ｕ）
に適用して有効な技術に関する。
並列接続を可能とした半導体集積回路に関し、例えばネ
ットワーク・プロセッシング・ユニット（Ｎ Ｐ Ｕ）
に適用して有効な技術に関する。
マスタスライス法により形成されるゲートアレイのよう
な論理ＬＳＩにおいて、チップサイズを増大させること
なく出力バッファの駆動能力を増加させる技術として、
特開昭６１−１６９０２１号に開示されたものが知られ
ている。これによれば、各ポンディングパッドに対応し
て入力バッファ回路を構成するための第１のセルと出力
バッファを構成するための第２のセルがそれぞれ設けら
れ、マスタスライス方式で選択的に入力バッファ回路ま
たは出力バッファ回路が接続されるようにされた論理集
積回路において、出力バッフ７回路内の素子に隣接する
未使用状態の第２セル内の素子を並列に接続するように
している。
な論理ＬＳＩにおいて、チップサイズを増大させること
なく出力バッファの駆動能力を増加させる技術として、
特開昭６１−１６９０２１号に開示されたものが知られ
ている。これによれば、各ポンディングパッドに対応し
て入力バッファ回路を構成するための第１のセルと出力
バッファを構成するための第２のセルがそれぞれ設けら
れ、マスタスライス方式で選択的に入力バッファ回路ま
たは出力バッファ回路が接続されるようにされた論理集
積回路において、出力バッフ７回路内の素子に隣接する
未使用状態の第２セル内の素子を並列に接続するように
している。
しかしながら上記従来技術は、未使用状態の第２セル内
の素子を並列接続することによって出カバソファ駆動能
力を増加するものであり、それは半導体集積回路製造過
程で威されるもので固定的であり、完成された半導体集
積回路では、ユーザの使用状態に応じて負荷駆動能力を
変更することができないという問題点のあることが、本
発明者によって見い出された。
の素子を並列接続することによって出カバソファ駆動能
力を増加するものであり、それは半導体集積回路製造過
程で威されるもので固定的であり、完成された半導体集
積回路では、ユーザの使用状態に応じて負荷駆動能力を
変更することができないという問題点のあることが、本
発明者によって見い出された。
本発明の目的は、負荷駆動能力をユーザ使用状態に応じ
て変更可能な半導体集積回路を提供することにある。
て変更可能な半導体集積回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴につ
いては１本明細書の記述及び添付図面から明らかになる
であろう。
いては１本明細書の記述及び添付図面から明らかになる
であろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数の出力バッファが同一の端子に共通接続
された状態を選択的に形成するバッファ制御手段を含ん
で半導体集積回路を構成したものである。
された状態を選択的に形成するバッファ制御手段を含ん
で半導体集積回路を構成したものである。
またこのような状態の選択的形成を簡単に実現するには
、出力バッファの入力側及び出力側に複数のスイッチ素
子を設け、このスイッチ素子のオン・オフ状態の組合わ
せを制御するようにするとよい。
、出力バッファの入力側及び出力側に複数のスイッチ素
子を設け、このスイッチ素子のオン・オフ状態の組合わ
せを制御するようにするとよい。
上記した手段によれば、複数の出カバソファが同一の端
子に共通接続された状態がバッファ制御手段の制御によ
って形成され、このことが、負荷駆動能力をユーザ使用
状態に応じて変更可能とするように作用する。
子に共通接続された状態がバッファ制御手段の制御によ
って形成され、このことが、負荷駆動能力をユーザ使用
状態に応じて変更可能とするように作用する。
第２図には本発明の一実施例であるＮＰじ（ネットワー
ク・プロセッシング・ユニット）が示される。同図に示
されるＮ Ｐ Ｕ １は、公知の半導体技術によって１
個の単結晶シリコン基板のような半導体基板に形成され
ている。
ク・プロセッシング・ユニット）が示される。同図に示
されるＮ Ｐ Ｕ １は、公知の半導体技術によって１
個の単結晶シリコン基板のような半導体基板に形成され
ている。
第２図に示されるＮＰＵＩは、特に制限されないが、Ｃ
ＰＵ２を中心に、ダイナミック・メモリアクセス・コン
トローラ（ＤＭＡＣ）４．マルチプロトコル・シリアル
・コミュニケーション・インタフェース（ＭＳＣＩ）５
、アシンクロナス・シリアル・コミュニケーション・イ
ンタフェース（ＡＳＣＩ）６、タイマ７、割込み制御部
８やその他の周辺回路がアプリケーション・スペシフィ
ック方式で搭載されて成る。そしてこれら各機能モジュ
ールは、アドレスバス、データバス、及びコントロール
バスを含む共通内部バス３に結合され、相互間でデータ
やアドレス信号さらには制御信号のような共通信号をや
りとり可能になっている。特に上記ＭＳＣＩ５及びＡＳ
ＣＩ６は通信回線に結合されており、当該ＮＰＵＩが適
用されるネットワークにおいて当該通信回線を使用した
データ通信が可能とされている。
ＰＵ２を中心に、ダイナミック・メモリアクセス・コン
トローラ（ＤＭＡＣ）４．マルチプロトコル・シリアル
・コミュニケーション・インタフェース（ＭＳＣＩ）５
、アシンクロナス・シリアル・コミュニケーション・イ
ンタフェース（ＡＳＣＩ）６、タイマ７、割込み制御部
８やその他の周辺回路がアプリケーション・スペシフィ
ック方式で搭載されて成る。そしてこれら各機能モジュ
ールは、アドレスバス、データバス、及びコントロール
バスを含む共通内部バス３に結合され、相互間でデータ
やアドレス信号さらには制御信号のような共通信号をや
りとり可能になっている。特に上記ＭＳＣＩ５及びＡＳ
ＣＩ６は通信回線に結合されており、当該ＮＰＵＩが適
用されるネットワークにおいて当該通信回線を使用した
データ通信が可能とされている。
第２図に代表的に示された機能モジュール間でやりとり
される個別信号としては＋’ ＣＰ Ｕ ２に対する割
込み要求信号を一例として挙げることができ、これがＩ
ＲＱよ乃至ＩＲＱ４で示されている。
される個別信号としては＋’ ＣＰ Ｕ ２に対する割
込み要求信号を一例として挙げることができ、これがＩ
ＲＱよ乃至ＩＲＱ４で示されている。
割込み要求信号ＩＲＱＬ乃至ＩＲＱ４は、各機能モジュ
ールにおいてデータ転送エラーなど所定の事象が発生し
た時点で出力され、それが割込み制御部８に入力される
と、ＣＰＵ２で所定の割込み処理がなされる。
ールにおいてデータ転送エラーなど所定の事象が発生し
た時点で出力され、それが割込み制御部８に入力される
と、ＣＰＵ２で所定の割込み処理がなされる。
第１図にはＭＳＣＩ５における送信系の構成が示される
。同図に示されるようにＭ Ｓ ＣＩ ５は２系統の送
信部１０．１１及びこれに対応する出力バッファ１８．
１９を備える。出力バッファ１８゜１９の入力側及び出
力側には、信号伝達路を断続可能なスイッチ素子群１２
．１３が設けられ、上記送信部１０．１１からの出力信
号はこのスイッチ素子群１２．１３を介してポンディン
グパッド（ＰＡＤ）１４．１５に伝達される。
。同図に示されるようにＭ Ｓ ＣＩ ５は２系統の送
信部１０．１１及びこれに対応する出力バッファ１８．
１９を備える。出力バッファ１８゜１９の入力側及び出
力側には、信号伝達路を断続可能なスイッチ素子群１２
．１３が設けられ、上記送信部１０．１１からの出力信
号はこのスイッチ素子群１２．１３を介してポンディン
グパッド（ＰＡＤ）１４．１５に伝達される。
第１のスイッチ素子群１２は、送信部１０と出力バッフ
ァ１８との間に設けられたＮチャンネル型ＭＯ８ＦＥＴ
２１、送信部１１と出力バッファ１９との間に設けられ
たＮチャンネル型ＭＯ５ＦＥ−７２３、それらＭＯ５Ｆ
ＥＴ２１．２３の出力側を橋絡するように設けられたＸ
チャンネル型ＭＯＳＦＥＴ２２を含み、第２のスイッチ
素子群１３は、出力バッファ１８とボンディングパッド
エ４との間に設けられたＸチャンネル型ＭＯＳＦＥＴ２
５、出力バッファ↓９とポンディングパッド１５との間
に設けられたＸチャンネル型ＭＯＳＦＥＴ２６、出力バ
ッファ１８．１９の出力側を橋絡するように設けられた
Ｎチャンネル型Ｍ ＯＳ ＦＥＴ２４を含む。
ァ１８との間に設けられたＮチャンネル型ＭＯ８ＦＥＴ
２１、送信部１１と出力バッファ１９との間に設けられ
たＮチャンネル型ＭＯ５ＦＥ−７２３、それらＭＯ５Ｆ
ＥＴ２１．２３の出力側を橋絡するように設けられたＸ
チャンネル型ＭＯＳＦＥＴ２２を含み、第２のスイッチ
素子群１３は、出力バッファ１８とボンディングパッド
エ４との間に設けられたＸチャンネル型ＭＯＳＦＥＴ２
５、出力バッファ↓９とポンディングパッド１５との間
に設けられたＸチャンネル型ＭＯＳＦＥＴ２６、出力バ
ッファ１８．１９の出力側を橋絡するように設けられた
Ｎチャンネル型Ｍ ＯＳ ＦＥＴ２４を含む。
更にＭＳＣＩ５は、負荷駆動能力をプログラマブルに設
定可能とするため、ＣＰＵ２の命令実行によって４ビツ
トの制御信号Ｉｔ−Ｉ４を出力する制御回路１７と、こ
の制御回路１７からの４ビット制御信号工１〜■４に応
じて上記スイッチ素子群１２．１３の駆動信号φｌ〜φ
６を生成する駆動回路１６とを含む。駆動信号φｔはＭ
ＯＳＦＥＴ２５に供給され、駆動信号φ２はＭＯＳＦＥ
Ｔ２４に供給され、駆動信号φ３はＭＯＳＦＥＴ２６に
供給され、駆動信号φ４はＭＯＳＦＥＴ２上に供給され
、駆動信号φ５はＭＯＳＦＥＴ２２に供給され、駆動信
号φ６はＭＯＳＦＥＴ２３に供給される。
定可能とするため、ＣＰＵ２の命令実行によって４ビツ
トの制御信号Ｉｔ−Ｉ４を出力する制御回路１７と、こ
の制御回路１７からの４ビット制御信号工１〜■４に応
じて上記スイッチ素子群１２．１３の駆動信号φｌ〜φ
６を生成する駆動回路１６とを含む。駆動信号φｔはＭ
ＯＳＦＥＴ２５に供給され、駆動信号φ２はＭＯＳＦＥ
Ｔ２４に供給され、駆動信号φ３はＭＯＳＦＥＴ２６に
供給され、駆動信号φ４はＭＯＳＦＥＴ２上に供給され
、駆動信号φ５はＭＯＳＦＥＴ２２に供給され、駆動信
号φ６はＭＯＳＦＥＴ２３に供給される。
第３図には駆動回路１６の詳細な構成が示される。
駆動回路１６はノット回路３０，３２，３３゜３５とオ
ア回路３１．３４とを含む。制御信号■１がノット回路
３０で反転されることにより駆動信号φ４が生成され、
制御信号■２がノット回路３２で反転されることにより
駆動信号φ６が生成され、制御信号ＩＩ、Ｉ２の論理和
をオア回路３ｔで得ることにより駆動信号φ５が生成さ
れる。
ア回路３１．３４とを含む。制御信号■１がノット回路
３０で反転されることにより駆動信号φ４が生成され、
制御信号■２がノット回路３２で反転されることにより
駆動信号φ６が生成され、制御信号ＩＩ、Ｉ２の論理和
をオア回路３ｔで得ることにより駆動信号φ５が生成さ
れる。
また、制御信号■３がノット回路３３で反転されること
により駆動信号φ１が生成され、制御信号Ｉ４がノット
回路３５で反転されることにより駆動信号φ３が生成さ
れ、制御信号１３．Ｉ４の論理和をオア回路３４で得る
ことにより駆動信号φ２が生成される。
により駆動信号φ１が生成され、制御信号Ｉ４がノット
回路３５で反転されることにより駆動信号φ３が生成さ
れ、制御信号１３．Ｉ４の論理和をオア回路３４で得る
ことにより駆動信号φ２が生成される。
第４図には制御信号■↓〜Ｉ４の組合わせと駆動信号φ
工〜φ６との関係が示される。
工〜φ６との関係が示される。
制御信号１１〜二、の全てがＯ（ロウレベル）の場合、
駆動信号φ１．φ３．φ４．φ６が１（ハイレベル）と
され、駆動信号φ２．φ５はＯとされる。このとき、Ｍ
ＯＳＦＥＴ２５，２６゜２１．２３がオン状態とされ、
送信部１０からの出力信号はＭＯＳＦＥＴ２１．出カバ
ソファ１８゜ＭＯＳＦＥＴ２５を介してポンディングパ
ッド１４に伝達され、また送信部１１からの出力信号は
ＭＯＳＦＥＴ２３．出力バッファ１９．ＭＯＳＦＥＴ２
６を介してポンディングパッド１５に伝達される。すな
わちこの状態では送信部１０．１１からの出力信号がそ
れぞれ個別的に出力端子を介して外部に送出可能とされ
る。
駆動信号φ１．φ３．φ４．φ６が１（ハイレベル）と
され、駆動信号φ２．φ５はＯとされる。このとき、Ｍ
ＯＳＦＥＴ２５，２６゜２１．２３がオン状態とされ、
送信部１０からの出力信号はＭＯＳＦＥＴ２１．出カバ
ソファ１８゜ＭＯＳＦＥＴ２５を介してポンディングパ
ッド１４に伝達され、また送信部１１からの出力信号は
ＭＯＳＦＥＴ２３．出力バッファ１９．ＭＯＳＦＥＴ２
６を介してポンディングパッド１５に伝達される。すな
わちこの状態では送信部１０．１１からの出力信号がそ
れぞれ個別的に出力端子を介して外部に送出可能とされ
る。
制御信号工１〜■４の組合わせが０１０１の場合、駆動
信号φ１．φ２．φ４．φ５が１とされ、駆動信号φ３
．φ６はＯとされる。このとき、ＭＯＳＦＥＴ２５，２
４，２１，２２がオン状態とされ、出力バッファ１８．
１９がポンディングパッド■４に対して共通接続された
状態となる。すなわち、出カバソファ１８．’１９が互
いに並列接続され、送信部１０からの出力信号が出力バ
ッファ１８，１９を介してポンディングパッド１４に伝
達される。この状態では、送信部１↓からの外部出力が
不可能とされるが、ポンディングパッド１４に対応する
出力端子での負荷駆動能力は、出力バッファ１８．１９
の駆動能力が互いに等しい場合に、出力バッファ１８の
みの場合に比にで２倍に増加される。
信号φ１．φ２．φ４．φ５が１とされ、駆動信号φ３
．φ６はＯとされる。このとき、ＭＯＳＦＥＴ２５，２
４，２１，２２がオン状態とされ、出力バッファ１８．
１９がポンディングパッド■４に対して共通接続された
状態となる。すなわち、出カバソファ１８．’１９が互
いに並列接続され、送信部１０からの出力信号が出力バ
ッファ１８，１９を介してポンディングパッド１４に伝
達される。この状態では、送信部１↓からの外部出力が
不可能とされるが、ポンディングパッド１４に対応する
出力端子での負荷駆動能力は、出力バッファ１８．１９
の駆動能力が互いに等しい場合に、出力バッファ１８の
みの場合に比にで２倍に増加される。
制御信号工１〜Ｉ４の組合わせがｆｏｏｌの場合、駆動
信号φ２〜φ５が１とされ、駆動信号φｌ、φ６がＯと
される。このとき、ＭＯＳＦＥＴ２４．２６，２１．２
２がオン状態とされ、出力バッファ１８．１９がポンデ
ィングパッド１５に対して共通接続された状態となる。
信号φ２〜φ５が１とされ、駆動信号φｌ、φ６がＯと
される。このとき、ＭＯＳＦＥＴ２４．２６，２１．２
２がオン状態とされ、出力バッファ１８．１９がポンデ
ィングパッド１５に対して共通接続された状態となる。
すにわち、出力バッファ１８．１９が並列接続され、送
信部１１からの出力信号が出カバソファ１８．１９を介
してポンディングパッド１５に伝達される。この状態で
は、送信部１０からの外部出力が不可能とされるが、ポ
ンディングパッド１５に対応する出力端子での負荷駆動
能力は、出力バッファ１９のみの場合に比べて２倍に増
加される。
信部１１からの出力信号が出カバソファ１８．１９を介
してポンディングパッド１５に伝達される。この状態で
は、送信部１０からの外部出力が不可能とされるが、ポ
ンディングパッド１５に対応する出力端子での負荷駆動
能力は、出力バッファ１９のみの場合に比べて２倍に増
加される。
制御信号■↓〜■４の組合わせがＯ↓１０の場合、駆動
信号φ↓、ψ２．φ５．φ６が（とされ、駆動信号ψ３
．φ４はＯとされる。このとき、ＭＯ５ＦＥＴ２５，２
４，２２．２３がオン状態とされ、出カバソファ１８．
１９がポンディングパッドＬ４に対して共通接続された
状態となり、この状態では、送信部１１からの外部出力
が出力バッファ（８，↓９を介してポンディングパソ１
−１４に伝達される。この場合も上記と同様に送信部１
０からの外部出力が不可能とされるが、ポンディングパ
ッド１４に対応する出力端子での負荷駆動能力は、出力
バッファ■８のみの場合に比へて２倍に増加される。
信号φ↓、ψ２．φ５．φ６が（とされ、駆動信号ψ３
．φ４はＯとされる。このとき、ＭＯ５ＦＥＴ２５，２
４，２２．２３がオン状態とされ、出カバソファ１８．
１９がポンディングパッドＬ４に対して共通接続された
状態となり、この状態では、送信部１１からの外部出力
が出力バッファ（８，↓９を介してポンディングパソ１
−１４に伝達される。この場合も上記と同様に送信部１
０からの外部出力が不可能とされるが、ポンディングパ
ッド１４に対応する出力端子での負荷駆動能力は、出力
バッファ■８のみの場合に比へて２倍に増加される。
制御信号１１〜■４の組合わせが１０１０の場合、駆動
信号φ２．φ３．φ５．φ６がＹとされ、駆動信号φｌ
、φ４がＯとされる。このとき、ＭＯ５ＦＥＴ２４，２
６，２２．２３がオン状態とされ、出力バッファ１８．
１９がボンディングパットエ５に対して共通接続された
状態となり、この状態では、送信部１１からの出力信号
が出カバソファ１８．１９を介してポンディングパッド
１５に伝達される。この場合も上記と同様に送信部１０
からの外部出力が不可能とされるが、ポンディングパッ
ド１５に対応する出力端子での負荷駆動能力は、出力バ
ッファ１９のみの場合に比べて２倍に増加される。
信号φ２．φ３．φ５．φ６がＹとされ、駆動信号φｌ
、φ４がＯとされる。このとき、ＭＯ５ＦＥＴ２４，２
６，２２．２３がオン状態とされ、出力バッファ１８．
１９がボンディングパットエ５に対して共通接続された
状態となり、この状態では、送信部１１からの出力信号
が出カバソファ１８．１９を介してポンディングパッド
１５に伝達される。この場合も上記と同様に送信部１０
からの外部出力が不可能とされるが、ポンディングパッ
ド１５に対応する出力端子での負荷駆動能力は、出力バ
ッファ１９のみの場合に比べて２倍に増加される。
尚、制御信号工１〜Ｉ４の組合わせは他にも存在するが
、以上述へた組合わせのみが使用され、それ以上は未使
用とされる。
、以上述へた組合わせのみが使用され、それ以上は未使
用とされる。
上記実施例によれば以下のような作用効果を得ることが
できる。
できる。
（１）制御信号■↓〜工４の組合わせを制御することに
よって、出力バッファ１８．１９が同一の端子に共通接
続された状態を選択的に形成することができ、負荷駆動
能力をユーザ使用状態に応して増加することができる。
よって、出力バッファ１８．１９が同一の端子に共通接
続された状態を選択的に形成することができ、負荷駆動
能力をユーザ使用状態に応して増加することができる。
（２）上記（１）の作用効果によりユーザ使用状態に応
じて負荷駆動能力を増加できるので、ＮＰじ実装ボード
の設計及び製造において有利となる。
じて負荷駆動能力を増加できるので、ＮＰじ実装ボード
の設計及び製造において有利となる。
（３）出カバソファ１８．１９の入力側及び出力側に複
数のスイッチ素子２１，２２．２３及び２４．２５．２
６を設けており、この複数のスイッチ素子のオン・オフ
状態の組合わせをＩｌｌすることにより、出力バッファ
１８．１９が同一の端子に共通接続された状態の選択的
形成を簡単に実現することができる。
数のスイッチ素子２１，２２．２３及び２４．２５．２
６を設けており、この複数のスイッチ素子のオン・オフ
状態の組合わせをＩｌｌすることにより、出力バッファ
１８．１９が同一の端子に共通接続された状態の選択的
形成を簡単に実現することができる。
（４）また、標準モジュールを使うかどうかの仕様しか
変えることができないアプリケーション・スペシフィッ
ク方式のＮＰＵにおいて、負荷駆動能力をプログラマブ
ルに設定可能とすることにより負荷駆動能力についての
ユーザ要求を満足させ得る。
変えることができないアプリケーション・スペシフィッ
ク方式のＮＰＵにおいて、負荷駆動能力をプログラマブ
ルに設定可能とすることにより負荷駆動能力についての
ユーザ要求を満足させ得る。
（５）更に負荷駆動能力を増加させる必要がない場合に
は、出力バッファ回路を個別的に動作させることができ
るので、従来技術のようにマスタスライスで出力バッフ
ァ回路内の素子を並列接続する場合に比べて出力端子の
有効利用が図れる。
は、出力バッファ回路を個別的に動作させることができ
るので、従来技術のようにマスタスライスで出力バッフ
ァ回路内の素子を並列接続する場合に比べて出力端子の
有効利用が図れる。
以上本発明者によって成された発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えばＡＳＣＩ ６にお
いても上記実施例と同様に負荷駆動能力をプログラマブ
ルに設定可能としてもよい。また同一モジュール内の２
系統の送信部１０．１１に対応する出力バッファ１８，
１９の並列接続ではなく、他のモジュール内の出力バッ
ファを利用して出カバソファの並列接続を実現するよう
にしてもよい。更に３個以上の出力バッファをプログラ
マブルに並列接続可能としてもよい。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えばＡＳＣＩ ６にお
いても上記実施例と同様に負荷駆動能力をプログラマブ
ルに設定可能としてもよい。また同一モジュール内の２
系統の送信部１０．１１に対応する出力バッファ１８，
１９の並列接続ではなく、他のモジュール内の出力バッ
ファを利用して出カバソファの並列接続を実現するよう
にしてもよい。更に３個以上の出力バッファをプログラ
マブルに並列接続可能としてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮＰＵに適用したも
のについて説明したが、それに限定されるものではなく
、例えばＣＰＵ （中央処理装置）やマイクロコンピュ
ータなどの半導体集積回路にも広く適用することができ
る。本発明は少なくとも出力バッファを備える条件のも
のに適用することができる。
をその背景となった利用分野であるＮＰＵに適用したも
のについて説明したが、それに限定されるものではなく
、例えばＣＰＵ （中央処理装置）やマイクロコンピュ
ータなどの半導体集積回路にも広く適用することができ
る。本発明は少なくとも出力バッファを備える条件のも
のに適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、複数の出カバソファが同一の端子に共通接続
された状態をバッファ制御手段の制御によって形成する
ことができ、これによって負荷駆動能力をユーザ使用状
態に応して変更することができる。
された状態をバッファ制御手段の制御によって形成する
ことができ、これによって負荷駆動能力をユーザ使用状
態に応して変更することができる。
第１図は本発明の一実施例であるＮＰじの主要部構成ブ
ロック図。 第２図は本発明の一実施例であるＮ Ｐ Ｕの全体的な
構成ブロック図、 第３図は第１図に示される駆動回路の詳細な回路図、 第４図は制御信号の組合わせと駆動信号との関係説明図
である。 １・・・ＮＰＵ、２・・・ＣＰＵ、５・・・ＭＳＣ１，
６・ＡＳＣＩ、ｔｏ、１１・・送信部、１２．１３・・
・スイッチ素子群、１４．１５・・ボンディングパノト
。 １６・・・駆動回路、１７・・・制御回路、１８．１９
・・・出力バッファ、２１，２２，２３，２４，２５＋
２６・ＭＯＳＦＥＴ、ｌｌ−Ｉ４−・・制御信号、φ１
〜φ６・・・駆動信号、３０，３２，３３．３５・・ノ
ット回路、３１．３４・・・オア回路５第 １、 図 第 １ 図
ロック図。 第２図は本発明の一実施例であるＮ Ｐ Ｕの全体的な
構成ブロック図、 第３図は第１図に示される駆動回路の詳細な回路図、 第４図は制御信号の組合わせと駆動信号との関係説明図
である。 １・・・ＮＰＵ、２・・・ＣＰＵ、５・・・ＭＳＣ１，
６・ＡＳＣＩ、ｔｏ、１１・・送信部、１２．１３・・
・スイッチ素子群、１４．１５・・ボンディングパノト
。 １６・・・駆動回路、１７・・・制御回路、１８．１９
・・・出力バッファ、２１，２２，２３，２４，２５＋
２６・ＭＯＳＦＥＴ、ｌｌ−Ｉ４−・・制御信号、φ１
〜φ６・・・駆動信号、３０，３２，３３．３５・・ノ
ット回路、３１．３４・・・オア回路５第 １、 図 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、出力端子に個別的に対応するように配置された複数
系統の出力バッファを備え、この出力バッファを介して
信号送出を行うようにした半導体集積回路において、複
数の出力バッファが同一の端子に共通接続された状態を
選択的に形成するバッファ制御手段を含むことを特徴と
する半導体集積回路。 ２、上記出力バッファの入力側及び出力側に、信号伝達
路を断続可能な複数のスイッチ素子を設け、このスイッ
チ素子のオン・オフ状態の組合わせを上記バッファ制御
手段で制御することによって、複数の出力バッファが同
一の端子に共通接続された状態を形成するようにした請
求項１記載の半導体集積回路。 ３、アプリケーション・スペシフィック方式によって形
成された請求項１又は２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033775A JPH03238917A (ja) | 1990-02-16 | 1990-02-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033775A JPH03238917A (ja) | 1990-02-16 | 1990-02-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238917A true JPH03238917A (ja) | 1991-10-24 |
Family
ID=12395826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2033775A Pending JPH03238917A (ja) | 1990-02-16 | 1990-02-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158567A (ja) * | 2005-12-02 | 2007-06-21 | Nec Electronics Corp | アッテネータ |
-
1990
- 1990-02-16 JP JP2033775A patent/JPH03238917A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158567A (ja) * | 2005-12-02 | 2007-06-21 | Nec Electronics Corp | アッテネータ |
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