JPH1074844A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1074844A JPH1074844A JP8228901A JP22890196A JPH1074844A JP H1074844 A JPH1074844 A JP H1074844A JP 8228901 A JP8228901 A JP 8228901A JP 22890196 A JP22890196 A JP 22890196A JP H1074844 A JPH1074844 A JP H1074844A
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】素子分離領域が形成された半導体基板上にトラ
ンジスタを含む半導体装置を製造する際、４段階でイオ
ン注入し、チャネル表面から半導体基板内部に渡って不
純物領域を最適な不純物プロファイルで形成する。 【解決手段】前記第１導電型不純物領域を、前記素子分
離領域底面より深い位置にピークを有する第１のイオン
注入Ｂ１、前記素子分離領域底面近傍にピークを有する
第２のイオン注入Ｂ２、前記ソース／ドレイン領域を形
成する領域の接合部近傍にピークを有する第３のイオン
注入Ｂ３、前記チャネルとなる領域表面又はその直下に
ピークを有する第４のイオン注入Ｂ４により形成する。
イオン注入直後に通常行っているウェル形成の熱処理は
省略し、ゲート絶縁膜形成時などの他の熱処理を利用す
る。
ンジスタを含む半導体装置を製造する際、４段階でイオ
ン注入し、チャネル表面から半導体基板内部に渡って不
純物領域を最適な不純物プロファイルで形成する。 【解決手段】前記第１導電型不純物領域を、前記素子分
離領域底面より深い位置にピークを有する第１のイオン
注入Ｂ１、前記素子分離領域底面近傍にピークを有する
第２のイオン注入Ｂ２、前記ソース／ドレイン領域を形
成する領域の接合部近傍にピークを有する第３のイオン
注入Ｂ３、前記チャネルとなる領域表面又はその直下に
ピークを有する第４のイオン注入Ｂ４により形成する。
イオン注入直後に通常行っているウェル形成の熱処理は
省略し、ゲート絶縁膜形成時などの他の熱処理を利用す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳細には、高集積化されたＣＭＯＳ回路
素子を有する半導体装置の製造方法に関する。
法に関し、より詳細には、高集積化されたＣＭＯＳ回路
素子を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
例えばＣＭＯＳ素子を形成するための不純物領域（ウエ
ル）は、不純物を注入した後、熱拡散することによって
形成するが、所望のサイズのウェルを形成しようとして
も不純物の横方向の拡散が大きく、ウエル境界付近での
不純物濃度変動領域が長くなる。このため、トランジス
タの閾値電圧や耐圧を確保できない無効領域を予め広く
とっておく必要があった。また、不純物濃度が表面より
単調に減少するプロファイルとなり、ラッチアップに弱
い構造となる。さらに、ウエル形成後、ウエル内の素子
分離領域底部でのリーク電流を抑えるためのチャネルス
トップ層の形成工程や、トランジスタの短チャネル効果
を制御する等のために、チャネル領域やその下部の不純
物分布を精密に制御するためのイオン注入工程等が必要
となる。
例えばＣＭＯＳ素子を形成するための不純物領域（ウエ
ル）は、不純物を注入した後、熱拡散することによって
形成するが、所望のサイズのウェルを形成しようとして
も不純物の横方向の拡散が大きく、ウエル境界付近での
不純物濃度変動領域が長くなる。このため、トランジス
タの閾値電圧や耐圧を確保できない無効領域を予め広く
とっておく必要があった。また、不純物濃度が表面より
単調に減少するプロファイルとなり、ラッチアップに弱
い構造となる。さらに、ウエル形成後、ウエル内の素子
分離領域底部でのリーク電流を抑えるためのチャネルス
トップ層の形成工程や、トランジスタの短チャネル効果
を制御する等のために、チャネル領域やその下部の不純
物分布を精密に制御するためのイオン注入工程等が必要
となる。
【０００３】これに対して、近年の高エネルギーイオン
注入技術の進展に伴い、基板内部の深い領域までイオン
注入できるようになり、また、ウェル形成のためのイオ
ン注入量も比較的低濃度であるため、基板に及ぼすダメ
ージも軽微である。よって、従来の高温熱処理を行わず
に、高いエネルギーで不純物イオンを多段注入し、ウエ
ルを形成することができる。これにより、トランジスタ
の閾値電圧制御以外に、素子分離形成後に厚い分離酸化
膜直下にイオン注入してチャネルトップを形成し、かつ
基板内部のウエルの濃度を高くすることでラッチアップ
耐性を上げることができる。
注入技術の進展に伴い、基板内部の深い領域までイオン
注入できるようになり、また、ウェル形成のためのイオ
ン注入量も比較的低濃度であるため、基板に及ぼすダメ
ージも軽微である。よって、従来の高温熱処理を行わず
に、高いエネルギーで不純物イオンを多段注入し、ウエ
ルを形成することができる。これにより、トランジスタ
の閾値電圧制御以外に、素子分離形成後に厚い分離酸化
膜直下にイオン注入してチャネルトップを形成し、かつ
基板内部のウエルの濃度を高くすることでラッチアップ
耐性を上げることができる。
【０００４】例えば、従来のツインウエル構造に対し
て、高エネルギーイオン注入技術によってウエルを形成
してＣＭＯＳを製造する方法が特開平２−２６４４６４
号公報（米国特許５１４１８８２号）に提案されてい
る。
て、高エネルギーイオン注入技術によってウエルを形成
してＣＭＯＳを製造する方法が特開平２−２６４４６４
号公報（米国特許５１４１８８２号）に提案されてい
る。
【０００５】この方法によれば、まず、シリコン基板上
に酸化膜、シリコン窒化膜及びレジストを塗布する。次
いで、フォトリソグラフィ及びエッチング工程により素
子分離領域となる領域のレジストに開口部を形成し、こ
の領域のシリコン窒化膜をエッチング除去する。さら
に、図９（ａ）に示したように、熱酸化により厚さ０．
５μｍのフィールド酸化膜８７を形成する。
に酸化膜、シリコン窒化膜及びレジストを塗布する。次
いで、フォトリソグラフィ及びエッチング工程により素
子分離領域となる領域のレジストに開口部を形成し、こ
の領域のシリコン窒化膜をエッチング除去する。さら
に、図９（ａ）に示したように、熱酸化により厚さ０．
５μｍのフィールド酸化膜８７を形成する。
【０００６】続いて、熱リン酸溶液により、シリコン窒
化膜８３、フッ酸溶液により酸化膜８２を除去した後、
図９（ｂ）に示したように、シリコン基板８１上に保護
酸化膜８２ａを形成し、さらにＮＭＯＳトランジスタ形
成領域９６に開口部を有するレジストパターン８８を形
成した後、次の３段階のエネルギーでボロンイオンを注
入し、Ｐウエル８６の形成およびチャネル領域９３の制
御を行う。 ・第１のイオン注入：２００ｋｅＶ〜７００ｋｅＶ（素
子分離領域８７を貫通させ、素子分離領域８７直下にチ
ャネルストップ層８９を形成する。 ・第２のイオン注入：１０ｋｅＶ〜２５０ｋｅＶ（第１
のイオン注入よりも低エネルギーで行う。） ・第３のイオン注入：１０ｋｅＶ〜８０ｋｅＶ（トラン
ジスタのパンチスルー防止及び閾値電圧制御用、チャネ
ル領域９３を形成する。） 次いで、レジストパターン８８を除去し、図９（ｃ）に
示したように、ＰＭＯＳトランジスタ形成領域９７に開
口部を有するレジストパターン９０を形成する。その
後、次のエネルギーで燐、砒素、ボロンイオン注入を行
ない、Ｎウエル８５の形成及びチャネル領域の制御を行
う。 ・第１のイオン注入：燐イオン、３００ｋｅＶ〜１２０
０ｋｅＶ（素子分離領域８７を貫通させ、素子分離領域
８７直下にチャネルストップ層９１を形成し、ラッチア
ップを防止する。） ・第２のイオン注入：燐イオン、１００ｋｅＶ〜５００
ｋｅＶ（第１のイオン注入よりも低エネルギーで行
う。） ・第３のイオン注入：ボロンイオン、２０ｋｅＶ（トラ
ンジスタの閾値電圧制御用、チャネル領域９５を形成す
る。） ・第４のイオン注入：砒素イオン、５０ｋｅＶ〜２２０
ｋｅＶ（トランジスタのパンチスルー防止及び閾値電圧
制御用、チャネル領域９５を形成する。）
化膜８３、フッ酸溶液により酸化膜８２を除去した後、
図９（ｂ）に示したように、シリコン基板８１上に保護
酸化膜８２ａを形成し、さらにＮＭＯＳトランジスタ形
成領域９６に開口部を有するレジストパターン８８を形
成した後、次の３段階のエネルギーでボロンイオンを注
入し、Ｐウエル８６の形成およびチャネル領域９３の制
御を行う。 ・第１のイオン注入：２００ｋｅＶ〜７００ｋｅＶ（素
子分離領域８７を貫通させ、素子分離領域８７直下にチ
ャネルストップ層８９を形成する。 ・第２のイオン注入：１０ｋｅＶ〜２５０ｋｅＶ（第１
のイオン注入よりも低エネルギーで行う。） ・第３のイオン注入：１０ｋｅＶ〜８０ｋｅＶ（トラン
ジスタのパンチスルー防止及び閾値電圧制御用、チャネ
ル領域９３を形成する。） 次いで、レジストパターン８８を除去し、図９（ｃ）に
示したように、ＰＭＯＳトランジスタ形成領域９７に開
口部を有するレジストパターン９０を形成する。その
後、次のエネルギーで燐、砒素、ボロンイオン注入を行
ない、Ｎウエル８５の形成及びチャネル領域の制御を行
う。 ・第１のイオン注入：燐イオン、３００ｋｅＶ〜１２０
０ｋｅＶ（素子分離領域８７を貫通させ、素子分離領域
８７直下にチャネルストップ層９１を形成し、ラッチア
ップを防止する。） ・第２のイオン注入：燐イオン、１００ｋｅＶ〜５００
ｋｅＶ（第１のイオン注入よりも低エネルギーで行
う。） ・第３のイオン注入：ボロンイオン、２０ｋｅＶ（トラ
ンジスタの閾値電圧制御用、チャネル領域９５を形成す
る。） ・第４のイオン注入：砒素イオン、５０ｋｅＶ〜２２０
ｋｅＶ（トランジスタのパンチスルー防止及び閾値電圧
制御用、チャネル領域９５を形成する。）
【０００７】続いて、図９（ｄ）に示したように、レジ
ストパターン９０を取り除く。さらに、図９（ｅ）に示
したように、表面の保護酸化膜８２ａを除去し、以降従
来工程を経由してＣＭＯＳトランジスタを形成する。上
記方法においては、２回のリソグラフィ工程によりツイ
ンウエルが形成されており、製造工程が従来より簡略化
されている。
ストパターン９０を取り除く。さらに、図９（ｅ）に示
したように、表面の保護酸化膜８２ａを除去し、以降従
来工程を経由してＣＭＯＳトランジスタを形成する。上
記方法においては、２回のリソグラフィ工程によりツイ
ンウエルが形成されており、製造工程が従来より簡略化
されている。
【０００８】さらに簡略な方法としては、１回のリソグ
ラフィ工程でツインウエルを形成する方法が特開昭６２
−２５４２０３号公報又は特開昭６３−８８７１４号公
報等に提案されている。以下にその製造方法を説明す
る。
ラフィ工程でツインウエルを形成する方法が特開昭６２
−２５４２０３号公報又は特開昭６３−８８７１４号公
報等に提案されている。以下にその製造方法を説明す
る。
【０００９】図１０（ａ）に示したように、シリコン基
板１００上に、保護酸化膜１０１とＰＭＯＳトランジス
タ形成領域に開口部を有するレジストパターン１１２を
形成し、ボロンの高エネルギーイオン注入を行って、Ｐ
型領域（Ｐウエル）１０２を形成する。なお、この際の
イオンは、レジストパターン１１２を貫通するため、レ
ジストパターン１１２下では、シリコン基板１００の比
較的浅い位置にＰウエル１０２ｂが形成されるととも
に、レジストパターン１１２の存在しない領域では、シ
リコン基板１００の比較的深い位置にＰウエル１０２ａ
が形成されることとなる。
板１００上に、保護酸化膜１０１とＰＭＯＳトランジス
タ形成領域に開口部を有するレジストパターン１１２を
形成し、ボロンの高エネルギーイオン注入を行って、Ｐ
型領域（Ｐウエル）１０２を形成する。なお、この際の
イオンは、レジストパターン１１２を貫通するため、レ
ジストパターン１１２下では、シリコン基板１００の比
較的浅い位置にＰウエル１０２ｂが形成されるととも
に、レジストパターン１１２の存在しない領域では、シ
リコン基板１００の比較的深い位置にＰウエル１０２ａ
が形成されることとなる。
【００１０】次いで、図１０（ｂ）に示したように、燐
等のＮ型不純物をレジストパターン１１２を貫通しない
エネルギーで注入し、Ｎウエル１０３をＰＭＯＳトラン
ジスタ形成領域に形成する。これにより１回のフォトリ
ソグラフィ工程でツインウエルを形成することができ
る。
等のＮ型不純物をレジストパターン１１２を貫通しない
エネルギーで注入し、Ｎウエル１０３をＰＭＯＳトラン
ジスタ形成領域に形成する。これにより１回のフォトリ
ソグラフィ工程でツインウエルを形成することができ
る。
【００１１】その後、図１０（ｃ）に示したように、素
子分離絶縁膜１０４、さらにゲート絶縁膜１０５を形成
する。
子分離絶縁膜１０４、さらにゲート絶縁膜１０５を形成
する。
【００１２】また、上記１回のリソグラフィ工程を行う
方法の改良として、Ｎ型、Ｐ型各ウェル形成のためのイ
オン注入を２〜３回で行う方法が、米国特許５５０１９
９３号に提案されている。しかし、上記に示した種々の
従来例では、１種類の閾値電圧を有するＮＭＯＳトラン
ジスタと１種類の閾値電圧を有するＰＭＯＳトランジス
タとを形成するツインウエル構造の形成方法であり、２
種類以上の閾値電圧を有するＭＯＳトランジスタを形成
する方法は開示されていない。つまり、最近需要の高い
低電圧低消費電力用ＣＭＯＳ回路素子を有する半導体装
置においては、高速動作性と低消費電力化との二つの要
求を満たすために、動作速度は低いがスタンバイリーク
電流を抑制できる閾値の高いトランジスタとリーク電流
は大きいが高速動作に適した閾値電圧の低いトランジス
タとの作り分けが必要となっている。ところが閾値電圧
が異なる２種類の同じ導電型の領域を形成するため、最
も単純であるチャネル領域の不純物濃度を制御する工程
を追加しようとすると、リソグラフィ工程が１回増加し
てしまい、結局製造コストの上昇を招くこととなる。
方法の改良として、Ｎ型、Ｐ型各ウェル形成のためのイ
オン注入を２〜３回で行う方法が、米国特許５５０１９
９３号に提案されている。しかし、上記に示した種々の
従来例では、１種類の閾値電圧を有するＮＭＯＳトラン
ジスタと１種類の閾値電圧を有するＰＭＯＳトランジス
タとを形成するツインウエル構造の形成方法であり、２
種類以上の閾値電圧を有するＭＯＳトランジスタを形成
する方法は開示されていない。つまり、最近需要の高い
低電圧低消費電力用ＣＭＯＳ回路素子を有する半導体装
置においては、高速動作性と低消費電力化との二つの要
求を満たすために、動作速度は低いがスタンバイリーク
電流を抑制できる閾値の高いトランジスタとリーク電流
は大きいが高速動作に適した閾値電圧の低いトランジス
タとの作り分けが必要となっている。ところが閾値電圧
が異なる２種類の同じ導電型の領域を形成するため、最
も単純であるチャネル領域の不純物濃度を制御する工程
を追加しようとすると、リソグラフィ工程が１回増加し
てしまい、結局製造コストの上昇を招くこととなる。
【００１３】また、上記に示した種々の従来例では、Ｐ
ウエルを１〜３回のイオン注入により形成しているが、
これではＮＭＯＳトランジスタを形成すべきウエル構造
（ここではチャネル領域を含めたＰ型領域全体をウエル
と呼ぶ、但し基板は除く）全体を十分に制御することは
できない。Ｐウエルの特性としては、以下の要件のすべ
てを満たす必要があるからである。 基板内部に高濃度領域を形成し、ウエル抵抗を低減さ
せ、ラッチアップ耐性を高める、 素子分離領域端部及び底部に比較的高濃度領域を形成
し、Ｐウエル内の素子分離を実現する、 チャネル深部の濃度を適度に制御し、トランジスタの
パンチスルーを防止する、 基板表面のチャネルの濃度を制御し、トランジスタの
閾値電圧を制御する。
ウエルを１〜３回のイオン注入により形成しているが、
これではＮＭＯＳトランジスタを形成すべきウエル構造
（ここではチャネル領域を含めたＰ型領域全体をウエル
と呼ぶ、但し基板は除く）全体を十分に制御することは
できない。Ｐウエルの特性としては、以下の要件のすべ
てを満たす必要があるからである。 基板内部に高濃度領域を形成し、ウエル抵抗を低減さ
せ、ラッチアップ耐性を高める、 素子分離領域端部及び底部に比較的高濃度領域を形成
し、Ｐウエル内の素子分離を実現する、 チャネル深部の濃度を適度に制御し、トランジスタの
パンチスルーを防止する、 基板表面のチャネルの濃度を制御し、トランジスタの
閾値電圧を制御する。
【００１４】トランジスタの短チャネル効果を抑制しつ
つ、閾値電圧を制御することは１回のイオン注入では困
難である。また、ラッチアップ耐性を向上する程の量の
イオン注入をチャネルストップ層の位置に行うと素子分
離領域厚が薄くなる微細素子ではチャネルへの影響が大
きくなりすぎるという問題がある。
つ、閾値電圧を制御することは１回のイオン注入では困
難である。また、ラッチアップ耐性を向上する程の量の
イオン注入をチャネルストップ層の位置に行うと素子分
離領域厚が薄くなる微細素子ではチャネルへの影響が大
きくなりすぎるという問題がある。
【００１５】一方、リソグラフィ工程を増やすことな
く、異なる閾値電圧のトランジスタを形成する方法が、
特開平２−６７７５５号公報に提案されている。まず、
図１１（ａ）に示したように、基板２０１上のＮＭＯＳ
トランジスタ形成領域２１４、２１５にボロン等のＰ型
不純物を８×１０12／cm2のドーズでイオン注入し、次
いでＮＭＯＳトランジスタ形成領域２１４及びＰＭＯＳ
トランジスタ形成領域２１６にリン等のＮ型不純物を６
×１０12／cm2のドーズでイオン注入し、さらに、１０
５０〜１２００℃の熱処理を行ってＮウェル２０３、Ｐ
ウェル２０２及び低濃度Ｐウェル２１８を形成する。
く、異なる閾値電圧のトランジスタを形成する方法が、
特開平２−６７７５５号公報に提案されている。まず、
図１１（ａ）に示したように、基板２０１上のＮＭＯＳ
トランジスタ形成領域２１４、２１５にボロン等のＰ型
不純物を８×１０12／cm2のドーズでイオン注入し、次
いでＮＭＯＳトランジスタ形成領域２１４及びＰＭＯＳ
トランジスタ形成領域２１６にリン等のＮ型不純物を６
×１０12／cm2のドーズでイオン注入し、さらに、１０
５０〜１２００℃の熱処理を行ってＮウェル２０３、Ｐ
ウェル２０２及び低濃度Ｐウェル２１８を形成する。
【００１６】続いて、図１１（ｂ）に示したように、素
子分離領域２０４を形成し、さらにチャネル不純物とし
てボロン等のＰ型不純物を７×１０11／cm2のドーズ
で、チャネル領域２０５、２０６、２０７、２０８にイ
オン注入する。
子分離領域２０４を形成し、さらにチャネル不純物とし
てボロン等のＰ型不純物を７×１０11／cm2のドーズ
で、チャネル領域２０５、２０６、２０７、２０８にイ
オン注入する。
【００１７】次いで、図１１（ｃ）に示したように、ゲ
ート絶縁膜２０９、ゲート電極２１０及びソース／ドレ
イン領域２１１をそれぞれ形成し、閾値電圧の異なる３
種類のＮＭＯＳトランジスタ及び１種類のＰＭＯＳトラ
ンジスタを形成する。上記方法においては、Ｐウェル２
０２及びＮウェル２０３は、通常の不純物濃度を有する
ウェルであり、低濃度Ｐウェル２１８は、図１１（ａ）
で注入したＰ型不純物の一部をＮ型不純物が打ち消すこ
とにより、低濃度Ｐウェルとして形成されている。ま
た、上記方法においては、閾値電圧制御用のチャネルイ
オン注入は基板２０１表面全面に対して行われるため、
Ｐウェル及びＮウェルを形成するための２回のリソグラ
フィ工程で、３種類のＮＭＯＳトランジスタを形成する
ことができる。
ート絶縁膜２０９、ゲート電極２１０及びソース／ドレ
イン領域２１１をそれぞれ形成し、閾値電圧の異なる３
種類のＮＭＯＳトランジスタ及び１種類のＰＭＯＳトラ
ンジスタを形成する。上記方法においては、Ｐウェル２
０２及びＮウェル２０３は、通常の不純物濃度を有する
ウェルであり、低濃度Ｐウェル２１８は、図１１（ａ）
で注入したＰ型不純物の一部をＮ型不純物が打ち消すこ
とにより、低濃度Ｐウェルとして形成されている。ま
た、上記方法においては、閾値電圧制御用のチャネルイ
オン注入は基板２０１表面全面に対して行われるため、
Ｐウェル及びＮウェルを形成するための２回のリソグラ
フィ工程で、３種類のＮＭＯＳトランジスタを形成する
ことができる。
【００１８】しかし、この方法では、閾値電圧は基板２
０１全体に行うボロンイオンの注入で制御することとな
るが、この注入は通常Ｐウエル内のＮＭＯＳトランジス
タの閾値電圧、通常Ｎウエル内のＰＭＯＳトランジスタ
の閾値電圧、Ｎ型不純物とＰ型不純物とを同時に注入す
ることによって形成したＰウェル内のＮＭＯＳトランジ
スタの閾値電圧をも制御するため、これらを独立に制御
することは極めて難しい。リソグラフィ工程を増加すれ
ば容易に改善できるが、それでは製造工程が増加すると
いう問題があった。
０１全体に行うボロンイオンの注入で制御することとな
るが、この注入は通常Ｐウエル内のＮＭＯＳトランジス
タの閾値電圧、通常Ｎウエル内のＰＭＯＳトランジスタ
の閾値電圧、Ｎ型不純物とＰ型不純物とを同時に注入す
ることによって形成したＰウェル内のＮＭＯＳトランジ
スタの閾値電圧をも制御するため、これらを独立に制御
することは極めて難しい。リソグラフィ工程を増加すれ
ば容易に改善できるが、それでは製造工程が増加すると
いう問題があった。
【００１９】また、この方法では１つのウエルを形成す
るためにＮ型不純物とＰ型不純物とを注入し、両不純物
を相殺させることによって、ウエル濃度を決める方式を
とっているが、これでは通常のＮ、Ｐ両ウエルの形成が
制約されることとなり、３つのウエルに構成されるトラ
ンジスタを独立に制御することができない。さらに、相
殺型のウエル形成では、不純物濃度のバラツキが大き
く、再現性が悪いため、精度の良い閾値電圧制御は極め
て困難である。特に閾値電圧を下げたい場合には閾値電
圧のバラツキに対する仕様は極めて厳しく、上記の方法
を採用すること自体極めて難しいこととなる。しかも、
この方法では素子分離絶縁膜下へのチャネルストッパ用
の不純物注入については全く考慮されていない。
るためにＮ型不純物とＰ型不純物とを注入し、両不純物
を相殺させることによって、ウエル濃度を決める方式を
とっているが、これでは通常のＮ、Ｐ両ウエルの形成が
制約されることとなり、３つのウエルに構成されるトラ
ンジスタを独立に制御することができない。さらに、相
殺型のウエル形成では、不純物濃度のバラツキが大き
く、再現性が悪いため、精度の良い閾値電圧制御は極め
て困難である。特に閾値電圧を下げたい場合には閾値電
圧のバラツキに対する仕様は極めて厳しく、上記の方法
を採用すること自体極めて難しいこととなる。しかも、
この方法では素子分離絶縁膜下へのチャネルストッパ用
の不純物注入については全く考慮されていない。
【００２０】
【課題を解決するための手段】本発明によれば、半導体
基板に素子分離領域を形成し、少なくとも第１導電型不
純物領域を形成した後、ゲート絶縁膜、ゲート電極、ソ
ース／ドレイン領域及び前記ゲート電極直下に位置する
チャネルからなるトランジスタを含む半導体装置を製造
する方法であって、前記第１導電型不純物領域を、前記
素子分離領域底面より深い位置にピークを有する第１の
イオン注入、前記素子分離領域底面近傍にピークを有す
る第２のイオン注入、前記ソース／ドレイン領域を形成
する領域の接合部近傍にピークを有する第３のイオン注
入、前記チャネルとなる領域表面又はその直下にピーク
を有する第４のイオン注入により形成する半導体装置の
製造方法が提供される。
基板に素子分離領域を形成し、少なくとも第１導電型不
純物領域を形成した後、ゲート絶縁膜、ゲート電極、ソ
ース／ドレイン領域及び前記ゲート電極直下に位置する
チャネルからなるトランジスタを含む半導体装置を製造
する方法であって、前記第１導電型不純物領域を、前記
素子分離領域底面より深い位置にピークを有する第１の
イオン注入、前記素子分離領域底面近傍にピークを有す
る第２のイオン注入、前記ソース／ドレイン領域を形成
する領域の接合部近傍にピークを有する第３のイオン注
入、前記チャネルとなる領域表面又はその直下にピーク
を有する第４のイオン注入により形成する半導体装置の
製造方法が提供される。
【００２１】また、第１導電型半導体基板に０．６μｍ
よりも深い素子分離領域を形成し、少なくとも第１導電
型不純物領域を形成した後、ゲート絶縁膜、ゲート電
極、ソース／ドレイン領域及び前記ゲート電極直下に位
置するチャネルからなるトランジスタを含む半導体装置
を製造する方法であって、前記第１導電型不純物領域
を、０．６μｍの深さ近傍にピークを有する第１′のイ
オン注入、０．３５μｍの深さ近傍にピークを有する第
２′のイオン注入、前記ソース／ドレイン領域を形成す
る領域の接合部近傍にピークを有する第３′のイオン注
入、前記チャネルとなる領域表面又はその直下にピーク
を有する第４′のイオン注入により形成する半導体装置
の製造方法が提供される。
よりも深い素子分離領域を形成し、少なくとも第１導電
型不純物領域を形成した後、ゲート絶縁膜、ゲート電
極、ソース／ドレイン領域及び前記ゲート電極直下に位
置するチャネルからなるトランジスタを含む半導体装置
を製造する方法であって、前記第１導電型不純物領域
を、０．６μｍの深さ近傍にピークを有する第１′のイ
オン注入、０．３５μｍの深さ近傍にピークを有する第
２′のイオン注入、前記ソース／ドレイン領域を形成す
る領域の接合部近傍にピークを有する第３′のイオン注
入、前記チャネルとなる領域表面又はその直下にピーク
を有する第４′のイオン注入により形成する半導体装置
の製造方法が提供される。
【００２２】さらに、半導体基板に素子分離領域を形成
し、少なくとも異なる不純物濃度を有する複数の第１導
電型不純物領域を形成した後、ゲート絶縁膜、ゲート電
極、ソース／ドレイン領域及び前記ゲート電極直下に位
置するチャネルからなり、異なる閾値電圧を有する複数
のトランジスタを含む半導体装置を製造する方法であっ
て、前記異なる不純物濃度を有する複数の第１導電型不
純物領域を、前記半導体基板上に少なくとも絶対値が大
きな閾値電圧を有するトランジスタ形成領域に開口部を
有するマスクパターンを形成し、該マスクパターンを用
いて、前記トランジスタ形成領域に選択的に第１導電型
不純物を請求項１記載の第１〜第４のイオン注入又は請
求項２記載の第１′〜第４′のイオン注入により注入す
るとともに、前記マスクパターンに被覆された絶対値が
小さな閾値電圧を有するトランジスタ形成領域に、前記
マスクパターンを貫通させる第５のイオン注入により第
１導電型不純物を注入することによってそれぞれ形成す
る半導体装置の製造方法が提供される。
し、少なくとも異なる不純物濃度を有する複数の第１導
電型不純物領域を形成した後、ゲート絶縁膜、ゲート電
極、ソース／ドレイン領域及び前記ゲート電極直下に位
置するチャネルからなり、異なる閾値電圧を有する複数
のトランジスタを含む半導体装置を製造する方法であっ
て、前記異なる不純物濃度を有する複数の第１導電型不
純物領域を、前記半導体基板上に少なくとも絶対値が大
きな閾値電圧を有するトランジスタ形成領域に開口部を
有するマスクパターンを形成し、該マスクパターンを用
いて、前記トランジスタ形成領域に選択的に第１導電型
不純物を請求項１記載の第１〜第４のイオン注入又は請
求項２記載の第１′〜第４′のイオン注入により注入す
るとともに、前記マスクパターンに被覆された絶対値が
小さな閾値電圧を有するトランジスタ形成領域に、前記
マスクパターンを貫通させる第５のイオン注入により第
１導電型不純物を注入することによってそれぞれ形成す
る半導体装置の製造方法が提供される。
【００２３】
【発明の実施の態様】本発明は、素子分離領域が形成さ
れた半導体基板上にトランジスタを含む半導体装置を製
造するにあたって、４段回でイオン注入を行うことによ
り、チャネル表面から半導体基板内部に渡って配置する
不純物領域（ウェル）全体を最適な不純物プロファイル
で形成する方法である。
れた半導体基板上にトランジスタを含む半導体装置を製
造するにあたって、４段回でイオン注入を行うことによ
り、チャネル表面から半導体基板内部に渡って配置する
不純物領域（ウェル）全体を最適な不純物プロファイル
で形成する方法である。
【００２４】本発明において使用する半導体基板として
は、通常ＰＭＯＳ、ＮＭＯＳ又はＣＭＯＳ等の半導体装
置を形成するために使用される基板であれば特に限定さ
れるものではなく、シリコン基板が好ましい。
は、通常ＰＭＯＳ、ＮＭＯＳ又はＣＭＯＳ等の半導体装
置を形成するために使用される基板であれば特に限定さ
れるものではなく、シリコン基板が好ましい。
【００２５】この半導体基板にまず、活性領域を規定す
るために素子分離領域を形成する。素子分離領域は、例
えば、ＬＯＣＯＳ法、改良ＬＯＣＯＳ法、トレンチ素子
分離法等の公知の方法により形成することができる。素
子分離領域の膜厚は、素子を形成するための不純物領域
（ウェル）の大きさ、深さ、不純物濃度、素子のレイア
ウト、サイズ等種々の条件により適宜調節することがで
きるが、少なくとも後に形成するソース／ドレイン領域
よりも深いことが好ましい。
るために素子分離領域を形成する。素子分離領域は、例
えば、ＬＯＣＯＳ法、改良ＬＯＣＯＳ法、トレンチ素子
分離法等の公知の方法により形成することができる。素
子分離領域の膜厚は、素子を形成するための不純物領域
（ウェル）の大きさ、深さ、不純物濃度、素子のレイア
ウト、サイズ等種々の条件により適宜調節することがで
きるが、少なくとも後に形成するソース／ドレイン領域
よりも深いことが好ましい。
【００２６】素子分離領域が形成された半導体基板に、
４段階のイオン注入により、第１導電型不純物領域（ウ
ェル）を形成する。第１のイオン注入として、第１導電
型不純物イオンを、素子分離領域底面より深い位置に不
純物の濃度がピークを有するように注入する。ピーク
は、０．４〜１．０μｍ程度に位置するように注入する
ことが好ましい。ピークの位置の調整は、例えば、注入
エネルギーを調節することにより行うことができる。具
体的には、第１導電型不純物がＰ型であれば、例えばボ
ロンイオンで１３０〜５００ｋｅＶ程度が挙げられる。
また第１導電型不純物がＮ型であれば、例えばリンイオ
ンで３００〜８００ｋｅＶ程度が好ましい。不純物の注
入量は、５．０×１０12〜５．０×１０13ｃｍ-2程度が
好ましい。また、素子分離領域が、０．６μｍ程度以上
の膜厚を有する場合には、第１′のイオン注入として、
０．６μｍの深さ近傍にピークを有するように、第１導
電型不純物イオンを注入する。この場合、半導体基板及
び第１導電型不純物がＰ型であれば、例えば２００〜３
００ｋｅＶ程度、注入量は５．０×１０12〜５．０×１
０13ｃｍ-2程度のボロンイオン注入が好ましい。
４段階のイオン注入により、第１導電型不純物領域（ウ
ェル）を形成する。第１のイオン注入として、第１導電
型不純物イオンを、素子分離領域底面より深い位置に不
純物の濃度がピークを有するように注入する。ピーク
は、０．４〜１．０μｍ程度に位置するように注入する
ことが好ましい。ピークの位置の調整は、例えば、注入
エネルギーを調節することにより行うことができる。具
体的には、第１導電型不純物がＰ型であれば、例えばボ
ロンイオンで１３０〜５００ｋｅＶ程度が挙げられる。
また第１導電型不純物がＮ型であれば、例えばリンイオ
ンで３００〜８００ｋｅＶ程度が好ましい。不純物の注
入量は、５．０×１０12〜５．０×１０13ｃｍ-2程度が
好ましい。また、素子分離領域が、０．６μｍ程度以上
の膜厚を有する場合には、第１′のイオン注入として、
０．６μｍの深さ近傍にピークを有するように、第１導
電型不純物イオンを注入する。この場合、半導体基板及
び第１導電型不純物がＰ型であれば、例えば２００〜３
００ｋｅＶ程度、注入量は５．０×１０12〜５．０×１
０13ｃｍ-2程度のボロンイオン注入が好ましい。
【００２７】第２のイオン注入として、第１導電型不純
物イオンを、素子分離領域底面近傍にピークを有するよ
うに注入する。具体的には、素子分離領域の膜厚が２０
００〜５０００Å程度の場合には、ピークは、０．２５
μｍ〜０．６μｍ程度の深さに位置するように、注入エ
ネルギー及びイオン種を適宜選択して注入することが好
ましく、例えば第１導電型不純物がＰ型であれば、ボロ
ンイオンを８０〜２００ｋｅＶ程度が挙げられる。この
際の不純物イオン注入量は、１×１０12〜１×１０13ｃ
ｍ-2程度が好ましい。また、第１導電型不純物がＮ型で
あれば、リンイオンで１５０〜５００ｋｅＶ程度の注入
エネルギーで１×１０12〜１×１０13ｃｍ-2程度の注入
量が好ましい。また、素子分離領域が、０．６μｍ程度
以上の膜厚を有する場合には、第２′のイオン注入とし
て、０．３５μｍの深さ近傍、あるいは素子分離領域の
膜厚の２／３〜１／２程度の深さにピークを有するよう
に、第１導電型不純物イオンを注入する。半導体基板及
び第１導電型不純物領域がＰ型であれば、例えば１００
〜１５０ｋｅＶ程度の注入エネルギー、注入量は１×１
０12〜１×１０13ｃｍ-2程度のボロンイオン注入が好ま
しい。
物イオンを、素子分離領域底面近傍にピークを有するよ
うに注入する。具体的には、素子分離領域の膜厚が２０
００〜５０００Å程度の場合には、ピークは、０．２５
μｍ〜０．６μｍ程度の深さに位置するように、注入エ
ネルギー及びイオン種を適宜選択して注入することが好
ましく、例えば第１導電型不純物がＰ型であれば、ボロ
ンイオンを８０〜２００ｋｅＶ程度が挙げられる。この
際の不純物イオン注入量は、１×１０12〜１×１０13ｃ
ｍ-2程度が好ましい。また、第１導電型不純物がＮ型で
あれば、リンイオンで１５０〜５００ｋｅＶ程度の注入
エネルギーで１×１０12〜１×１０13ｃｍ-2程度の注入
量が好ましい。また、素子分離領域が、０．６μｍ程度
以上の膜厚を有する場合には、第２′のイオン注入とし
て、０．３５μｍの深さ近傍、あるいは素子分離領域の
膜厚の２／３〜１／２程度の深さにピークを有するよう
に、第１導電型不純物イオンを注入する。半導体基板及
び第１導電型不純物領域がＰ型であれば、例えば１００
〜１５０ｋｅＶ程度の注入エネルギー、注入量は１×１
０12〜１×１０13ｃｍ-2程度のボロンイオン注入が好ま
しい。
【００２８】第３のイオン注入として、第１導電型不純
物イオンを、ソース／ドレイン領域を形成する領域の接
合部近傍にピークを有するように注入する。具体的に
は、ソース／ドレイン領域が０．１〜０．３μｍ程度の
深さで形成される場合には、ピークは、０．１５〜０．
４μｍ程度の深さに位置するように、注入エネルギー及
びイオン種を適宜選択して注入することが好ましく、例
えば、第１導電型不純物領域がＰ型であれば４０〜１５
０ｋｅＶ程度でのボロンイオン注入が挙げられる。この
際の不純物の注入量は、１×１０12〜１×１０13ｃｍ-2
程度が好ましい。また、第１導電型不純物領域がＮ型で
あれば、例えば１００〜３００ｋｅＶ程度でのリンイオ
ン注入が挙げられる。この際の不純物の注入量は、１×
１０12〜１×１０13ｃｍ-2程度が好ましい。なお、素子
分離領域の膜厚が厚い場合に行う第３′のイオン注入
は、上記第３のイオン注入と実質的に同様に行うことが
できる。
物イオンを、ソース／ドレイン領域を形成する領域の接
合部近傍にピークを有するように注入する。具体的に
は、ソース／ドレイン領域が０．１〜０．３μｍ程度の
深さで形成される場合には、ピークは、０．１５〜０．
４μｍ程度の深さに位置するように、注入エネルギー及
びイオン種を適宜選択して注入することが好ましく、例
えば、第１導電型不純物領域がＰ型であれば４０〜１５
０ｋｅＶ程度でのボロンイオン注入が挙げられる。この
際の不純物の注入量は、１×１０12〜１×１０13ｃｍ-2
程度が好ましい。また、第１導電型不純物領域がＮ型で
あれば、例えば１００〜３００ｋｅＶ程度でのリンイオ
ン注入が挙げられる。この際の不純物の注入量は、１×
１０12〜１×１０13ｃｍ-2程度が好ましい。なお、素子
分離領域の膜厚が厚い場合に行う第３′のイオン注入
は、上記第３のイオン注入と実質的に同様に行うことが
できる。
【００２９】第４のイオン注入として、第１導電型不純
物イオンを、チャネルとなる領域表面又はその直下にピ
ークを有するように注入する。具体的には、ピークは、
０〜０．２μｍ程度の深さに位置するように、注入エネ
ルギー及びイオン種を適宜選択して注入することが好ま
しく、例えば、Ｐ型不純物の場合、ボロンイオンを１０
〜６０ｋｅＶ程度が挙げられる。また、この際の不純物
の注入量は、１×１０ 12〜５×１０12ｃｍ-2程度が好ま
しい。Ｎ型不純物の場合、リンイオンを１０〜１５０ｋ
ｅＶ程度が挙げられる。また、この際の不純物の注入量
は、１×１０12〜５×１０12ｃｍ-2程度が好ましい。な
お、素子分離領域の膜厚が厚い場合に行う第４′のイオ
ン注入は、上記第４のイオン注入と実質的に同様に行う
ことができる。
物イオンを、チャネルとなる領域表面又はその直下にピ
ークを有するように注入する。具体的には、ピークは、
０〜０．２μｍ程度の深さに位置するように、注入エネ
ルギー及びイオン種を適宜選択して注入することが好ま
しく、例えば、Ｐ型不純物の場合、ボロンイオンを１０
〜６０ｋｅＶ程度が挙げられる。また、この際の不純物
の注入量は、１×１０ 12〜５×１０12ｃｍ-2程度が好ま
しい。Ｎ型不純物の場合、リンイオンを１０〜１５０ｋ
ｅＶ程度が挙げられる。また、この際の不純物の注入量
は、１×１０12〜５×１０12ｃｍ-2程度が好ましい。な
お、素子分離領域の膜厚が厚い場合に行う第４′のイオ
ン注入は、上記第４のイオン注入と実質的に同様に行う
ことができる。
【００３０】上述の第１〜第４及び第１′〜第４′のイ
オン注入は、ピーク位置が異なるように条件を選択して
順次行うことができるが、その順序は必ずしも順番に行
う必要はない。また、これらイオン注入は条件を変化さ
せながら連続的に行ってもよい。さらに、上記４種の特
性の制御を独立的に行うことができる限り、その半導体
装置、第１導電型不純物領域等の大きさに応じて４段階
注入のみならず、５段階以上の注入方法を行ってもよ
い。
オン注入は、ピーク位置が異なるように条件を選択して
順次行うことができるが、その順序は必ずしも順番に行
う必要はない。また、これらイオン注入は条件を変化さ
せながら連続的に行ってもよい。さらに、上記４種の特
性の制御を独立的に行うことができる限り、その半導体
装置、第１導電型不純物領域等の大きさに応じて４段階
注入のみならず、５段階以上の注入方法を行ってもよ
い。
【００３１】上記のように４段階のイオン注入を行うこ
とにより、第１導電型不純物領域の深さをそれぞれ独立
のイオン注入により制御することができ、高密度にトラ
ンジスタ特性を制御することが可能となる。つまり、
（１）第１又は第１′のイオン注入により、基板内部に
高濃度領域を形成し、ウエル抵抗を低減し、ラッチアッ
プ耐性を高めることができ、（２）第２又は第２′のイ
オン注入により、素子分離領域端部及び底部に比較的高
濃度領域を形成し、ウエル内の素子分離を実現すること
ができ、（３）第３又は第３′のイオン注入により、チ
ャネル深部の濃度を適度に制御し、トランジスタのパン
チスルーを防止することができ、（４）第４又は第４′
のイオン注入により、基板表面のチャネル部の濃度を制
御し、トランジスタの閾値電圧を制御することができ
る。これら４段階のイオン注入においては、最終的に得
られる第１導電型不純物領域は、基板表面から不純物領
域底面にかけて略均一に制御することもできるし、上記
特性を十分満足させることができる不純物プロファイル
を有するようにすることもできる。例えば、第１導電型
不純物領域の全体の濃度は、５×１０16〜５×１０18ｃ
ｍ-3程度の範囲で均一又は不均一に分布させることがで
きる。
とにより、第１導電型不純物領域の深さをそれぞれ独立
のイオン注入により制御することができ、高密度にトラ
ンジスタ特性を制御することが可能となる。つまり、
（１）第１又は第１′のイオン注入により、基板内部に
高濃度領域を形成し、ウエル抵抗を低減し、ラッチアッ
プ耐性を高めることができ、（２）第２又は第２′のイ
オン注入により、素子分離領域端部及び底部に比較的高
濃度領域を形成し、ウエル内の素子分離を実現すること
ができ、（３）第３又は第３′のイオン注入により、チ
ャネル深部の濃度を適度に制御し、トランジスタのパン
チスルーを防止することができ、（４）第４又は第４′
のイオン注入により、基板表面のチャネル部の濃度を制
御し、トランジスタの閾値電圧を制御することができ
る。これら４段階のイオン注入においては、最終的に得
られる第１導電型不純物領域は、基板表面から不純物領
域底面にかけて略均一に制御することもできるし、上記
特性を十分満足させることができる不純物プロファイル
を有するようにすることもできる。例えば、第１導電型
不純物領域の全体の濃度は、５×１０16〜５×１０18ｃ
ｍ-3程度の範囲で均一又は不均一に分布させることがで
きる。
【００３２】上述の４段階のイオン注入により第１導電
型不純物領域を形成した後、その領域上にゲート絶縁
膜、ゲート電極及びソース／ドレイン領域を有するトラ
ンジスタを形成し、さらに、これらトランジスタ上に層
間絶縁膜、配線層等を形成して半導体装置を完成させ
る。具体的には、ゲート絶縁膜を形成するために、熱酸
化法として８００〜９５０℃程度の酸素あるいは水蒸
気、あるいは両者の雰囲気中でシリコン基板表面を酸化
する。ゲート電極は、ポリシリコン単層、高融点金属等
とのシリサイド及びこれらのポリサイド等の単層又は積
層膜により形成することができ、任意にサイドウォール
スペーサ等を形成してもよい。ソース／ドレイン領域
は、所望の注入量で、所望の深さを有するように不純物
イオンを注入し、その後任意にアニール処理を行う。こ
の際のアニール処理は、８５０〜９５０℃程度、５〜２
０分間程度行うことが好ましい。さらに、このようにし
て形成したトランジスタ上に層間絶縁膜としてＰＳＧ，
ＢＰＳＧ、ＳｉＯ2 、ＳｉＮ等を形成し、コンタクト及
びメタル系の配線を施し、半導体装置が構築される。
型不純物領域を形成した後、その領域上にゲート絶縁
膜、ゲート電極及びソース／ドレイン領域を有するトラ
ンジスタを形成し、さらに、これらトランジスタ上に層
間絶縁膜、配線層等を形成して半導体装置を完成させ
る。具体的には、ゲート絶縁膜を形成するために、熱酸
化法として８００〜９５０℃程度の酸素あるいは水蒸
気、あるいは両者の雰囲気中でシリコン基板表面を酸化
する。ゲート電極は、ポリシリコン単層、高融点金属等
とのシリサイド及びこれらのポリサイド等の単層又は積
層膜により形成することができ、任意にサイドウォール
スペーサ等を形成してもよい。ソース／ドレイン領域
は、所望の注入量で、所望の深さを有するように不純物
イオンを注入し、その後任意にアニール処理を行う。こ
の際のアニール処理は、８５０〜９５０℃程度、５〜２
０分間程度行うことが好ましい。さらに、このようにし
て形成したトランジスタ上に層間絶縁膜としてＰＳＧ，
ＢＰＳＧ、ＳｉＯ2 、ＳｉＮ等を形成し、コンタクト及
びメタル系の配線を施し、半導体装置が構築される。
【００３３】本発明の半導体装置の製造方法、つまり４
段階のイオン注入により第１導電型不純物領域を形成す
る場合の重要な点は、これらのイオン注入直後に、特に
ウェル形成用として熱処理を行わない点である。つま
り、ウェル形成用の熱処理を省略して、トランジスタを
含む集積回路形成のための他の工程の熱処理を利用す
る。例えば、ゲート絶縁膜の形成工程、ソース／ドレイ
ン領域形成工程、層間絶縁膜形成工程等において行われ
るいずれかの熱処理を利用することができる。これらの
熱処理は、通常１１００℃以下、好ましくは９００℃以
下での比較的短時間、例えば、１０秒間〜３０分間程度
での熱処理である。このような他の工程における熱処理
を利用することにより、第１導電型不純物領域を形成す
るために注入された不純物の顕著な拡散を抑制すること
ができる。
段階のイオン注入により第１導電型不純物領域を形成す
る場合の重要な点は、これらのイオン注入直後に、特に
ウェル形成用として熱処理を行わない点である。つま
り、ウェル形成用の熱処理を省略して、トランジスタを
含む集積回路形成のための他の工程の熱処理を利用す
る。例えば、ゲート絶縁膜の形成工程、ソース／ドレイ
ン領域形成工程、層間絶縁膜形成工程等において行われ
るいずれかの熱処理を利用することができる。これらの
熱処理は、通常１１００℃以下、好ましくは９００℃以
下での比較的短時間、例えば、１０秒間〜３０分間程度
での熱処理である。このような他の工程における熱処理
を利用することにより、第１導電型不純物領域を形成す
るために注入された不純物の顕著な拡散を抑制すること
ができる。
【００３４】さらに、本発明の半導体装置の製造方法の
別の観点では、半導体基板上に異なる閾値電圧を有する
少なくとも２種類の第１導電型トランジスタを形成する
ことができる。この発明においても、素子分離領域の形
成は上述と同様に行うことができ、素子分離領域の膜厚
に応じて、後工程で形成する第１導電型不純物領域形成
のためのイオン注入の注入深さを調節することができ
る。
別の観点では、半導体基板上に異なる閾値電圧を有する
少なくとも２種類の第１導電型トランジスタを形成する
ことができる。この発明においても、素子分離領域の形
成は上述と同様に行うことができ、素子分離領域の膜厚
に応じて、後工程で形成する第１導電型不純物領域形成
のためのイオン注入の注入深さを調節することができ
る。
【００３５】素子分離領域が形成された半導体基板に、
まず、マスクパターンを形成する。このマスクパターン
は、異なる閾値電圧を有する複数の第１導電型トランジ
スタうちの少なくとも絶対値が大きな閾値電圧を有する
（高Ｖｔｈ）トランジスタ形成領域に開口部を有するも
のである。この際のマスクパターンは、公知のレジスト
を、１．０〜４．０μｍ程度の膜厚で塗布し、フォトリ
ソグラフィ及びエッチング工程により所望の形状にパタ
ーニングして形成することができる。なお、このマスク
パターンは、高Ｖｔｈトランジスタ形成領域に開口部を
有するとともに、絶対値が小さな閾値電圧を有する（低
Ｖｔｈ）トランジスタ形成領域の外周部にも開口部を有
していてもよい。
まず、マスクパターンを形成する。このマスクパターン
は、異なる閾値電圧を有する複数の第１導電型トランジ
スタうちの少なくとも絶対値が大きな閾値電圧を有する
（高Ｖｔｈ）トランジスタ形成領域に開口部を有するも
のである。この際のマスクパターンは、公知のレジスト
を、１．０〜４．０μｍ程度の膜厚で塗布し、フォトリ
ソグラフィ及びエッチング工程により所望の形状にパタ
ーニングして形成することができる。なお、このマスク
パターンは、高Ｖｔｈトランジスタ形成領域に開口部を
有するとともに、絶対値が小さな閾値電圧を有する（低
Ｖｔｈ）トランジスタ形成領域の外周部にも開口部を有
していてもよい。
【００３６】上記マスクパターンを用いて、高Ｖｔｈト
ランジスタ形成領域に選択的に第１導電型不純物を注入
する。この際の第１導電型不純物の注入は、先の工程で
形成した素子分離領域の膜厚により上記第１〜第４のイ
オン注入又は上記第１′〜第４′のイオン注入により行
うことができる。なお、これらイオン注入は、上述の
（１）〜（４）の特性を確保することができるように、
注入条件を適宜調節することが好ましい。これにより、
高Ｖｔｈトランジスタ形成領域に、比較的濃度の高い第
１導電型不純物領域、例えば５×１０16〜５×１０18ｃ
ｍ-3の不純物濃度の範囲の均一又は不均一な不純物プロ
ファイルを有する第１導電型不純物領域を形成すること
ができる。なお、先の工程において、マスクパターン
が、低Ｖｔｈトランジスタ形成領域の外周部にも開口部
を有している場合には、その外周部に同様に比較的濃度
の高い第１導電型不純物領域が形成される。これによ
り、低Ｖｔｈトランジスタ形成領域の確実な素子分離を
図ることができる。
ランジスタ形成領域に選択的に第１導電型不純物を注入
する。この際の第１導電型不純物の注入は、先の工程で
形成した素子分離領域の膜厚により上記第１〜第４のイ
オン注入又は上記第１′〜第４′のイオン注入により行
うことができる。なお、これらイオン注入は、上述の
（１）〜（４）の特性を確保することができるように、
注入条件を適宜調節することが好ましい。これにより、
高Ｖｔｈトランジスタ形成領域に、比較的濃度の高い第
１導電型不純物領域、例えば５×１０16〜５×１０18ｃ
ｍ-3の不純物濃度の範囲の均一又は不均一な不純物プロ
ファイルを有する第１導電型不純物領域を形成すること
ができる。なお、先の工程において、マスクパターン
が、低Ｖｔｈトランジスタ形成領域の外周部にも開口部
を有している場合には、その外周部に同様に比較的濃度
の高い第１導電型不純物領域が形成される。これによ
り、低Ｖｔｈトランジスタ形成領域の確実な素子分離を
図ることができる。
【００３７】また、同じマスクパターンを用いて、第５
のイオン注入を行う。この際のイオン注入は、第１導電
型不純物を、マスクパターンを貫通させて半導体基板表
面に導入するものであり、マスクパターンを貫通させる
のに十分な注入エネルギーで注入することが必要であ
る。また、この際の第１導電型不純物の注入量は、低Ｖ
ｔｈトランジスタのチャネル部の不純物濃度に対応する
ものであるため、その閾値電圧により適宜設定すること
ができる。これにより、マスクパターンで被覆された領
域の全部又は一部に、比較的濃度が低く、比較的浅い第
１導電型不純物領域が形成されることとなる。また、マ
スクパターンが存在しない領域、つまり高Ｖｔｈトラン
ジスタ形成領域では、半導体基板のかなり深い位置に第
１導電型不純物が注入されることとなるので、高Ｖｔｈ
トランジスタの特性に直接影響はあたえない。なお、こ
の第５のイオン注入は、必ずしも上記第１〜第４又は第
１′〜第４′のイオン注入の後に行う必要はなく、これ
らイオン注入の前又は各イオン注入の間等、同じマスク
パターンを用いてイオン注入することができればいつで
もよい。
のイオン注入を行う。この際のイオン注入は、第１導電
型不純物を、マスクパターンを貫通させて半導体基板表
面に導入するものであり、マスクパターンを貫通させる
のに十分な注入エネルギーで注入することが必要であ
る。また、この際の第１導電型不純物の注入量は、低Ｖ
ｔｈトランジスタのチャネル部の不純物濃度に対応する
ものであるため、その閾値電圧により適宜設定すること
ができる。これにより、マスクパターンで被覆された領
域の全部又は一部に、比較的濃度が低く、比較的浅い第
１導電型不純物領域が形成されることとなる。また、マ
スクパターンが存在しない領域、つまり高Ｖｔｈトラン
ジスタ形成領域では、半導体基板のかなり深い位置に第
１導電型不純物が注入されることとなるので、高Ｖｔｈ
トランジスタの特性に直接影響はあたえない。なお、こ
の第５のイオン注入は、必ずしも上記第１〜第４又は第
１′〜第４′のイオン注入の後に行う必要はなく、これ
らイオン注入の前又は各イオン注入の間等、同じマスク
パターンを用いてイオン注入することができればいつで
もよい。
【００３８】上記方法は、少なくとも２種の閾値電圧を
有するトランジスタについて説明しているが、Ｎ型又は
Ｐ型のいずれのトランジスタにも適用することができ
る。また、この方法を、さらに２種の閾値電圧を有する
Ｎ型トランジスタとＰ型トランジスタ、２種の閾値電圧
を有するＰ型トランジスタとＮ型トランジスタ又は２種
の閾値電圧を有するＰ型トランジスタと２種の閾値電圧
を有するＮ型トランジスタのいずれのトランジスタにも
適用することができる。これらの方法においても、少な
くとも２回のリソグラフィ工程と簡素な製造方法を実現
することができる。
有するトランジスタについて説明しているが、Ｎ型又は
Ｐ型のいずれのトランジスタにも適用することができ
る。また、この方法を、さらに２種の閾値電圧を有する
Ｎ型トランジスタとＰ型トランジスタ、２種の閾値電圧
を有するＰ型トランジスタとＮ型トランジスタ又は２種
の閾値電圧を有するＰ型トランジスタと２種の閾値電圧
を有するＮ型トランジスタのいずれのトランジスタにも
適用することができる。これらの方法においても、少な
くとも２回のリソグラフィ工程と簡素な製造方法を実現
することができる。
【００３９】具体的には、少なくとも２種の閾値電圧を
有するＮＭＯＳトランジスタと２種の閾値電圧を有する
ＰＭＯＳトランジスタからなるＣＭＯＳを形成する場
合、まず、高ＶｔｈＮＭＯＳトランジスタ形成領域と低
ＶｔｈＰＭＯＳトランジスタ形成領域とに開口部を有す
るマスクパターンを形成し、このマスクパターンを用い
て、これら領域に４段階のイオン注入により比較的濃度
の高いＰ型不純物領域を形成するとともに、マスクパタ
ーンに覆われている低ＶｔｈＮＭＯＳトランジスタ形成
領域と高ＶｔｈＰＭＯＳトランジスタ形成領域表面に、
マスクパターンを貫通させるイオン注入によりＰ型不純
物を注入する。なお、このマスクパターンを貫通させる
イオン注入の注入量は、低ＶｔｈＮＭＯＳトランジスタ
の形成領域を形成するためのものであるため、比較的不
純物濃度は低く設定することが好ましい。
有するＮＭＯＳトランジスタと２種の閾値電圧を有する
ＰＭＯＳトランジスタからなるＣＭＯＳを形成する場
合、まず、高ＶｔｈＮＭＯＳトランジスタ形成領域と低
ＶｔｈＰＭＯＳトランジスタ形成領域とに開口部を有す
るマスクパターンを形成し、このマスクパターンを用い
て、これら領域に４段階のイオン注入により比較的濃度
の高いＰ型不純物領域を形成するとともに、マスクパタ
ーンに覆われている低ＶｔｈＮＭＯＳトランジスタ形成
領域と高ＶｔｈＰＭＯＳトランジスタ形成領域表面に、
マスクパターンを貫通させるイオン注入によりＰ型不純
物を注入する。なお、このマスクパターンを貫通させる
イオン注入の注入量は、低ＶｔｈＮＭＯＳトランジスタ
の形成領域を形成するためのものであるため、比較的不
純物濃度は低く設定することが好ましい。
【００４０】次いで、公知の方法により、高Ｖｔｈ及び
低ＶｔｈＰＭＯＳトランジスタ形成領域に開口部を有す
るマスクパターンを形成し、このマスクパターンを用い
て、４段階のイオン注入によりＮ型不純物領域を形成す
る。なお、低ＶｔｈＰＭＯＳトランジスタ形成領域に
は、先の４段階のイオン注入により比較的濃度の高いＰ
型不純物及び半導体基板深部には低ＶｔｈＮＭＯＳ閾値
電圧調整用のＰ型不純物が注入されているが、この４段
階のイオン注入で、少なくとも半導体基板表面のＰ型不
純物が相殺され、比較的濃度の低いＮ型不純物領域が形
成されることとなるように、不純物の注入量を、適宜調
節することが好ましい。同様に、高ＶｔｈＰＭＯＳトラ
ンジスタ形成領域においては、先のマスクパターンを貫
通して注入された比較的低濃度のＰ型不純物領域が形成
されているが、この４段階のイオン注入で、低濃度のＰ
型不純物が相殺され、比較的濃度の高いＮ型不純物領域
が形成されることとなるように、不純物の注入量を、適
宜調節することが好ましい。
低ＶｔｈＰＭＯＳトランジスタ形成領域に開口部を有す
るマスクパターンを形成し、このマスクパターンを用い
て、４段階のイオン注入によりＮ型不純物領域を形成す
る。なお、低ＶｔｈＰＭＯＳトランジスタ形成領域に
は、先の４段階のイオン注入により比較的濃度の高いＰ
型不純物及び半導体基板深部には低ＶｔｈＮＭＯＳ閾値
電圧調整用のＰ型不純物が注入されているが、この４段
階のイオン注入で、少なくとも半導体基板表面のＰ型不
純物が相殺され、比較的濃度の低いＮ型不純物領域が形
成されることとなるように、不純物の注入量を、適宜調
節することが好ましい。同様に、高ＶｔｈＰＭＯＳトラ
ンジスタ形成領域においては、先のマスクパターンを貫
通して注入された比較的低濃度のＰ型不純物領域が形成
されているが、この４段階のイオン注入で、低濃度のＰ
型不純物が相殺され、比較的濃度の高いＮ型不純物領域
が形成されることとなるように、不純物の注入量を、適
宜調節することが好ましい。
【００４１】以下、本発明の半導体装置の製造方法の実
施例を図面に基づいて説明する。実施例１ まず、図１（ａ）に示したように、Ｐ型シリコン基板１
上に、改良ＬＯＣＯＳ法により非活性領域に３０００Å
程度の膜厚の素子分離領域２を選択的に形成した。ま
た、素子分離領域２で覆われていない活性領域上に２０
０Åの保護酸化膜３を熱酸化によって形成した。なお、
本実施例は、ＮＭＯＳトランジスタの形成について説明
するが、同時に、ＮＭＯＳトランジスタ形成領域４にＰ
ＭＯＳトランシスタ形成領域５が隣接して形成される場
合について説明する。
施例を図面に基づいて説明する。実施例１ まず、図１（ａ）に示したように、Ｐ型シリコン基板１
上に、改良ＬＯＣＯＳ法により非活性領域に３０００Å
程度の膜厚の素子分離領域２を選択的に形成した。ま
た、素子分離領域２で覆われていない活性領域上に２０
０Åの保護酸化膜３を熱酸化によって形成した。なお、
本実施例は、ＮＭＯＳトランジスタの形成について説明
するが、同時に、ＮＭＯＳトランジスタ形成領域４にＰ
ＭＯＳトランシスタ形成領域５が隣接して形成される場
合について説明する。
【００４２】次いで、図１（ｂ）に示したように、Ｐウ
ェル１４を形成するために、ＮＭＯＳトランジスタ形成
領域４（素子分離領域２の一部も含む）に開口部を有す
る膜厚は２．０μｍのレジストパターン６を形成し、こ
のレジストパターン６をマスクとして以下の条件でボロ
ンイオンを注入した。 Ｂ１ 注入エネルギー：２５０ｋｅＶ、ドーズ：１×10
13ｃｍ-2 Ｂ２ 注入エネルギー：１２０ｋｅＶ、ドーズ：３×10
12ｃｍ-2 Ｂ３ 注入エネルギー：６０ｋｅＶ、ドーズ：２×1012
ｃｍ-2 Ｂ４ 注入エネルギー：２０ｋｅＶ、ドーズ：３×1012
ｃｍ-2 上記条件で注入されたイオンは全てレジスト中でストッ
プし、レジストパターン６で覆われたＰＭＯＳトランジ
スタ形成領域５には注入されない。
ェル１４を形成するために、ＮＭＯＳトランジスタ形成
領域４（素子分離領域２の一部も含む）に開口部を有す
る膜厚は２．０μｍのレジストパターン６を形成し、こ
のレジストパターン６をマスクとして以下の条件でボロ
ンイオンを注入した。 Ｂ１ 注入エネルギー：２５０ｋｅＶ、ドーズ：１×10
13ｃｍ-2 Ｂ２ 注入エネルギー：１２０ｋｅＶ、ドーズ：３×10
12ｃｍ-2 Ｂ３ 注入エネルギー：６０ｋｅＶ、ドーズ：２×1012
ｃｍ-2 Ｂ４ 注入エネルギー：２０ｋｅＶ、ドーズ：３×1012
ｃｍ-2 上記条件で注入されたイオンは全てレジスト中でストッ
プし、レジストパターン６で覆われたＰＭＯＳトランジ
スタ形成領域５には注入されない。
【００４３】続いて、レジストパターン６を除去し、図
１（ｃ）に示したように、Ｎウエル１５と表面Ｐ領域１
６を形成するために、ＰＭＯＳトランジスタ形成領域５
（素子分離領域２の一部も含む）に開口部を有する膜厚
２．０μｍのレジストパターン７を形成し、このレジス
トパターン７をマスクとして以下の条件で燐イオン及び
ボロンイオンを注入した。 Ｐ１ 燐イオン、注入エネルギー：６００ｋｅＶ、ドー
ズ：３×1013ｃｍ-2 Ｐ２ 燐イオン、注入エネルギー：２３０ｋｅＶ、ドー
ズ：２×1012ｃｍ-2 Ｐ３ 燐イオン、注入エネルギー：１００ｋｅＶ、ドー
ズ：１×1012ｃｍ-2 Ｂ５ ボロンイオン、注入エネルギー：２０ｋｅＶ、ド
ーズ：３．３×1012ｃｍ-2 上記条件で注入されたイオンは全てレジスト中でストッ
プし、レジストパターン７で覆われたＮＭＯＳトランジ
スタ形成領域４には注入されない。
１（ｃ）に示したように、Ｎウエル１５と表面Ｐ領域１
６を形成するために、ＰＭＯＳトランジスタ形成領域５
（素子分離領域２の一部も含む）に開口部を有する膜厚
２．０μｍのレジストパターン７を形成し、このレジス
トパターン７をマスクとして以下の条件で燐イオン及び
ボロンイオンを注入した。 Ｐ１ 燐イオン、注入エネルギー：６００ｋｅＶ、ドー
ズ：３×1013ｃｍ-2 Ｐ２ 燐イオン、注入エネルギー：２３０ｋｅＶ、ドー
ズ：２×1012ｃｍ-2 Ｐ３ 燐イオン、注入エネルギー：１００ｋｅＶ、ドー
ズ：１×1012ｃｍ-2 Ｂ５ ボロンイオン、注入エネルギー：２０ｋｅＶ、ド
ーズ：３．３×1012ｃｍ-2 上記条件で注入されたイオンは全てレジスト中でストッ
プし、レジストパターン７で覆われたＮＭＯＳトランジ
スタ形成領域４には注入されない。
【００４４】次に、図１（ｄ）に示したように、公知の
技術を用いて、膜厚８０Å程度のゲート絶縁膜８；膜厚
１０００ÅのＮ+ ポリシリコン膜９及び膜厚１０００Å
のＷＳｉ膜１０からなり、サイドウォールスペーサ１１
を有するゲート電極；ＬＤＤ構造を有するソース／ドレ
イン領域１２から構成されるＮＭＯＳトランジスタと、
ゲート絶縁膜８；Ｎ+ ポリシリコン膜９及びＷＳｉ膜１
０からなり、サイドウォールスペーサ１１を有するゲー
ト電極；ＬＤＤ構造を有するソース／ドレイン領域１
３、表面Ｐ領域１６から構成されるＰＭＯＳトランジス
タとを有するＣＭＯＳトランジスタを形成した。なお、
本実施例ではＮＭＯＳ、ＰＭＯＳトランジスタともにＮ
+ ポリシリコンゲート電極を用いているため、ＰＭＯＳ
トランジスタは埋め込みチャネル型となり、Ｎウエル１
５表面に表面Ｐ領域１６を設けて、閾値電圧を調整して
いる。
技術を用いて、膜厚８０Å程度のゲート絶縁膜８；膜厚
１０００ÅのＮ+ ポリシリコン膜９及び膜厚１０００Å
のＷＳｉ膜１０からなり、サイドウォールスペーサ１１
を有するゲート電極；ＬＤＤ構造を有するソース／ドレ
イン領域１２から構成されるＮＭＯＳトランジスタと、
ゲート絶縁膜８；Ｎ+ ポリシリコン膜９及びＷＳｉ膜１
０からなり、サイドウォールスペーサ１１を有するゲー
ト電極；ＬＤＤ構造を有するソース／ドレイン領域１
３、表面Ｐ領域１６から構成されるＰＭＯＳトランジス
タとを有するＣＭＯＳトランジスタを形成した。なお、
本実施例ではＮＭＯＳ、ＰＭＯＳトランジスタともにＮ
+ ポリシリコンゲート電極を用いているため、ＰＭＯＳ
トランジスタは埋め込みチャネル型となり、Ｎウエル１
５表面に表面Ｐ領域１６を設けて、閾値電圧を調整して
いる。
【００４５】この実施例においては、ゲート電極はＮＭ
ＯＳトランジスタを最小ゲート長0.35μｍ、ＰＭＯＳト
ランジスタを最小ゲート長0.45μｍに加工した。また、
図示していないが、ＮＭＯＳトランジスタ形成領域４に
は、ウエルへの電源供給を行う電源線（アース線）が接
続されており、そのためにＰ+ 拡散領域が形成されてい
る。ＰＭＯＳトランジスタ形成領域５の場合も同様にＮ
+ 拡散領域が形成されている。
ＯＳトランジスタを最小ゲート長0.35μｍ、ＰＭＯＳト
ランジスタを最小ゲート長0.45μｍに加工した。また、
図示していないが、ＮＭＯＳトランジスタ形成領域４に
は、ウエルへの電源供給を行う電源線（アース線）が接
続されており、そのためにＰ+ 拡散領域が形成されてい
る。ＰＭＯＳトランジスタ形成領域５の場合も同様にＮ
+ 拡散領域が形成されている。
【００４６】本実施例では、ウエル活性化のための意図
的なアニールを行っておらず、ゲート酸化工程や、トラ
ンジスタ完成後にこのトランジスタ上に形成される層間
絶縁膜（ＢＰＳＧ膜、図示せず）のアニール工程で、自
然にウェルを形成する不純物イオンの活性化が行われ
る。これらの熱処理温度はいずれも９００℃であり、こ
の程度では顕著な不純物拡散は起こらなかった。よっ
て、Ｎウエル−Ｐウエル間に生じるウエル濃度遷移領域
はせいぜい１．０μｍ程度であり、Ｎウエル−Ｐウエル
間の無効領域はフォトリソグラフィ工程の重ね合わせ制
度や種々のマージンを考慮しても１．５μｍ程度に低減
できた。
的なアニールを行っておらず、ゲート酸化工程や、トラ
ンジスタ完成後にこのトランジスタ上に形成される層間
絶縁膜（ＢＰＳＧ膜、図示せず）のアニール工程で、自
然にウェルを形成する不純物イオンの活性化が行われ
る。これらの熱処理温度はいずれも９００℃であり、こ
の程度では顕著な不純物拡散は起こらなかった。よっ
て、Ｎウエル−Ｐウエル間に生じるウエル濃度遷移領域
はせいぜい１．０μｍ程度であり、Ｎウエル−Ｐウエル
間の無効領域はフォトリソグラフィ工程の重ね合わせ制
度や種々のマージンを考慮しても１．５μｍ程度に低減
できた。
【００４７】本実施例のＮＭＯＳトランジスタではＢ１
〜Ｂ４までの４段階のイオン注入を行うことで、それぞ
れ下記の点の不純物濃度のピークを制御できた。なお、
ＮウエルとＰウエルとの隣あった注入領域では、不純物
が互いに影響し合うが、制御性は向上した。 Ｂ１ ピーク位置：O.6μｍ 素子分離領域底面により
さらに深い点、 Ｂ２ ピーク位置：0.35μｍ 素子分離領域（0.3μｍ
厚）底部付近、 Ｂ３ ピーク位置：0.18μｍ ソース／ドレイン領域の
接合（深さ0.15μｍ）付近、 Ｂ４ ピーク位置：0.05μｍ 表面のチャネル層。 また、Ｂ４の注入量を変更すれば、ＮＭＯＳトランジタ
の閾値電圧を０．４Ｖ以上で自由に制御でき、この場合
でも、短チャネル効果の劣化は特に見られない。つま
り、長チャネルトランジスタに比べ0.35μｍゲート長で
の閾値電圧の低下は、いずれも0.1Ｖ以下に抑えられて
いる。これにより、種々のデバイス毎に最適の閾値電圧
を容易に設定できるようになった。
〜Ｂ４までの４段階のイオン注入を行うことで、それぞ
れ下記の点の不純物濃度のピークを制御できた。なお、
ＮウエルとＰウエルとの隣あった注入領域では、不純物
が互いに影響し合うが、制御性は向上した。 Ｂ１ ピーク位置：O.6μｍ 素子分離領域底面により
さらに深い点、 Ｂ２ ピーク位置：0.35μｍ 素子分離領域（0.3μｍ
厚）底部付近、 Ｂ３ ピーク位置：0.18μｍ ソース／ドレイン領域の
接合（深さ0.15μｍ）付近、 Ｂ４ ピーク位置：0.05μｍ 表面のチャネル層。 また、Ｂ４の注入量を変更すれば、ＮＭＯＳトランジタ
の閾値電圧を０．４Ｖ以上で自由に制御でき、この場合
でも、短チャネル効果の劣化は特に見られない。つま
り、長チャネルトランジスタに比べ0.35μｍゲート長で
の閾値電圧の低下は、いずれも0.1Ｖ以下に抑えられて
いる。これにより、種々のデバイス毎に最適の閾値電圧
を容易に設定できるようになった。
【００４８】実施例２ まず、図２（ａ）に示したように、素子分離領域厚を２
５００Å程度とする以外は、実施例１と同様にシリコン
基板１上に素子分離領域２及び保護酸化膜３を形成し
た。なお、本実施例は、ＰＭＯＳトランジスタの形成に
ついて説明するが、同時に、ＰＭＯＳトランジスタ形成
領域５にＮＭＯＳトランシスタ形成領域４が隣接して形
成される場合について説明する。
５００Å程度とする以外は、実施例１と同様にシリコン
基板１上に素子分離領域２及び保護酸化膜３を形成し
た。なお、本実施例は、ＰＭＯＳトランジスタの形成に
ついて説明するが、同時に、ＰＭＯＳトランジスタ形成
領域５にＮＭＯＳトランシスタ形成領域４が隣接して形
成される場合について説明する。
【００４９】次いで、図２（ｂ）に示したように、Ｐウ
ェル１４を形成するために、ＮＭＯＳトランジスタ形成
領域４に開口部を有するレジストパターン６を形成した
のち、実施例１と同様に４段階のボロンイオン注入を行
った。
ェル１４を形成するために、ＮＭＯＳトランジスタ形成
領域４に開口部を有するレジストパターン６を形成した
のち、実施例１と同様に４段階のボロンイオン注入を行
った。
【００５０】続いて、レジストパターン６を除去し、図
２（ｃ）に示したように、Ｎウエル１５を形成するため
に、ＰＭＯＳトランジスタ形成領域５（素子分離領域２
の一部も含む）に開口部を有するレジストパターン７を
形成し、このレジストパターン７をマスクとして以下の
条件で燐イオンを注入した。 Ｐ１ 注入エネルギー：600ｋｅＶ、ドーズ：３×1013
ｃｍ-2 Ｐ２ 注入エネルギー：230ｋｅＶ、ドーズ：２×1012
ｃｍ-2 Ｐ３ 注入エネルギー：100ｋｅＶ、ドーズ：１×1012
ｃｍ-2 Ｐ４ 注入エネルギー： 60ｋｅＶ、ドーズ：3.3×1012
ｃｍ-2
２（ｃ）に示したように、Ｎウエル１５を形成するため
に、ＰＭＯＳトランジスタ形成領域５（素子分離領域２
の一部も含む）に開口部を有するレジストパターン７を
形成し、このレジストパターン７をマスクとして以下の
条件で燐イオンを注入した。 Ｐ１ 注入エネルギー：600ｋｅＶ、ドーズ：３×1013
ｃｍ-2 Ｐ２ 注入エネルギー：230ｋｅＶ、ドーズ：２×1012
ｃｍ-2 Ｐ３ 注入エネルギー：100ｋｅＶ、ドーズ：１×1012
ｃｍ-2 Ｐ４ 注入エネルギー： 60ｋｅＶ、ドーズ：3.3×1012
ｃｍ-2
【００５１】次に、図２（ｄ）に示したように、公知の
技術を用いて、膜厚６０Å程度のゲート絶縁膜８；表面
に膜厚１０００Å程度のシリサイド層（ＴｉＳｉ2 層）
２１を有する膜厚２０００Å程度のＮ+ ポリシリコン１
９又はＰ+ ポリシリコン２０からなるゲート電極；ＬＤ
Ｄ構造を有し、自己整合的に表面にシリサイド層２１を
有するソース／ドレイン領域１２又は１３から構成され
るＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有
するＣＭＯＳトランジスタを形成した。なお、この図２
（ｄ）においては、ＮＭＯＳトランジスタにはＮ+ ポリ
シリコンゲート電極、ＰＭＯＳトランジスタにはＰ+ ポ
リシリコンゲート電極を用いるデュアルゲート構造を採
るため、両トランジスタとも表面チャネル型となってい
る。この実施例においては、ゲート電極はＮＭＯＳトラ
ンジスタを最小ゲート長0.25μｍ、ＰＭＯＳトランジス
タを最小ゲート長0.25μｍに加工した。また、図示して
いないが、ＮＭＯＳトランジスタ形成領域４には、ウエ
ルへの電源供給を行う電源線（アース線）が接続されて
おり、そのためにＰ+ 拡散領域が形成されている。ＰＭ
ＯＳトランジスタ形成領域５の場合も同様にＮ+ 拡散領
域が形成されている。
技術を用いて、膜厚６０Å程度のゲート絶縁膜８；表面
に膜厚１０００Å程度のシリサイド層（ＴｉＳｉ2 層）
２１を有する膜厚２０００Å程度のＮ+ ポリシリコン１
９又はＰ+ ポリシリコン２０からなるゲート電極；ＬＤ
Ｄ構造を有し、自己整合的に表面にシリサイド層２１を
有するソース／ドレイン領域１２又は１３から構成され
るＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有
するＣＭＯＳトランジスタを形成した。なお、この図２
（ｄ）においては、ＮＭＯＳトランジスタにはＮ+ ポリ
シリコンゲート電極、ＰＭＯＳトランジスタにはＰ+ ポ
リシリコンゲート電極を用いるデュアルゲート構造を採
るため、両トランジスタとも表面チャネル型となってい
る。この実施例においては、ゲート電極はＮＭＯＳトラ
ンジスタを最小ゲート長0.25μｍ、ＰＭＯＳトランジス
タを最小ゲート長0.25μｍに加工した。また、図示して
いないが、ＮＭＯＳトランジスタ形成領域４には、ウエ
ルへの電源供給を行う電源線（アース線）が接続されて
おり、そのためにＰ+ 拡散領域が形成されている。ＰＭ
ＯＳトランジスタ形成領域５の場合も同様にＮ+ 拡散領
域が形成されている。
【００５２】本実施例では、ウエル活性化のための意図
的なアニールを行っておらず、ゲート酸化工程や、ソー
ス／ドレイン領域形成のために行うアニール工程で、自
然にウェルを形成する不純物イオンの活性化が行われ
る。これらの熱処理温度のうち、最高の熱処理はアニー
ル工程の１１００℃（処理時間10秒）であり、この程度
では顕著な不純物拡散は起こらず、Ｎウエル−Ｐウエル
間に生じるウエル濃度遷移領域はせいぜい１．０μｍ程
度であった。よって、Ｎウエル−Ｐウエル間の無効領域
はフォトリソグラフィ工程の重ね合わせ精度や種々のマ
ージンを考慮しても１．５μｍ程度に低減できた。
的なアニールを行っておらず、ゲート酸化工程や、ソー
ス／ドレイン領域形成のために行うアニール工程で、自
然にウェルを形成する不純物イオンの活性化が行われ
る。これらの熱処理温度のうち、最高の熱処理はアニー
ル工程の１１００℃（処理時間10秒）であり、この程度
では顕著な不純物拡散は起こらず、Ｎウエル−Ｐウエル
間に生じるウエル濃度遷移領域はせいぜい１．０μｍ程
度であった。よって、Ｎウエル−Ｐウエル間の無効領域
はフォトリソグラフィ工程の重ね合わせ精度や種々のマ
ージンを考慮しても１．５μｍ程度に低減できた。
【００５３】本実施例のＮＭＯＳトランジスタではＢ１
〜Ｂ４までの４段階のイオン注入を行うことで、実施例
１と同様の不純物濃度のピークを制御できた。なお、Ｎ
ウエルとＰウエルとの隣あった注入領域では、不純物が
互いに影響し合うが、制御性は向上した。また、ＮＭＯ
Ｓトランジスタに関しては、実施例１と同様に、Ｂ４の
注入量を変更すれば、ＮＭＯＳトランジタの閾値電圧を
０．３Ｖ以上で自由に制御でき、この場合でも、短チャ
ネル効果の劣化は特に見られない。つまり、長チャネル
トランジスタに比べ0.25μｍゲート長での閾値電圧の低
下は、いずれも0.1Ｖ以下に抑えられている。これによ
り、種々のデバイス毎に最適の閾値電圧を容易に設定で
きるようになった。
〜Ｂ４までの４段階のイオン注入を行うことで、実施例
１と同様の不純物濃度のピークを制御できた。なお、Ｎ
ウエルとＰウエルとの隣あった注入領域では、不純物が
互いに影響し合うが、制御性は向上した。また、ＮＭＯ
Ｓトランジスタに関しては、実施例１と同様に、Ｂ４の
注入量を変更すれば、ＮＭＯＳトランジタの閾値電圧を
０．３Ｖ以上で自由に制御でき、この場合でも、短チャ
ネル効果の劣化は特に見られない。つまり、長チャネル
トランジスタに比べ0.25μｍゲート長での閾値電圧の低
下は、いずれも0.1Ｖ以下に抑えられている。これによ
り、種々のデバイス毎に最適の閾値電圧を容易に設定で
きるようになった。
【００５４】一方、ＰＯＳトランジスタでは、Ｐ１〜Ｐ
４までの４段階のイオン注入を行うことで、それぞれ下
記の点の不純物濃度のピークを制御できた。なお、Ｎウ
エルとＰウエルとの隣あった注入領域では、不純物が互
いに影響し合うが、制御性は向上した。 Ｐ１ ピーク位置：0.7μｍ 素子分離領域底面より更
に深い点 Ｐ２ ピーク位置：0.28μｍ 素子分離領域（0.25μｍ
厚）底部付近 Ｐ３ ピーク位置：0.1μｍ ソースドレイン拡散層の
接合（深さ0.15μｍ）付近 Ｐ４ ピーク位置：0.05μｍ 表面のチャネル層 ＰＭＯＳトランジスタに関しては、実施例１のＮＭＯＳ
トランジスタと同様の効果が得られた。Ｐ４の注入量を
変更すれば、ＰＭＯＳトランジスタの閾値電圧を０．３
Ｖ以上で自由に制御でき、この場合でも、短チャネル効
果の劣化は特にみられない。つまり、長チャネルトラン
ジスタに比べ0.25μｍゲート長での閾値電圧の低下は、
いずれも0.1Ｖ以下に抑えられている。これにより、種
々のデバイス毎に最適の閾値電圧を容易に設定できるよ
うになった。
４までの４段階のイオン注入を行うことで、それぞれ下
記の点の不純物濃度のピークを制御できた。なお、Ｎウ
エルとＰウエルとの隣あった注入領域では、不純物が互
いに影響し合うが、制御性は向上した。 Ｐ１ ピーク位置：0.7μｍ 素子分離領域底面より更
に深い点 Ｐ２ ピーク位置：0.28μｍ 素子分離領域（0.25μｍ
厚）底部付近 Ｐ３ ピーク位置：0.1μｍ ソースドレイン拡散層の
接合（深さ0.15μｍ）付近 Ｐ４ ピーク位置：0.05μｍ 表面のチャネル層 ＰＭＯＳトランジスタに関しては、実施例１のＮＭＯＳ
トランジスタと同様の効果が得られた。Ｐ４の注入量を
変更すれば、ＰＭＯＳトランジスタの閾値電圧を０．３
Ｖ以上で自由に制御でき、この場合でも、短チャネル効
果の劣化は特にみられない。つまり、長チャネルトラン
ジスタに比べ0.25μｍゲート長での閾値電圧の低下は、
いずれも0.1Ｖ以下に抑えられている。これにより、種
々のデバイス毎に最適の閾値電圧を容易に設定できるよ
うになった。
【００５５】実施例３ 実施例３は、素子分離領域が比較的深いトレンチ分離で
構成されている以外、実施例２と同様である。つまり、
図３（ａ）に示したように、０．７μｍの深さのトレン
チ素子分離領域３２がＰ型シリコン基板１上に形成され
ている。また、図３（ｂ）及び図３（ｃ）に示したよう
に、ＮＭＯＳトランジスタ形成領域４及びＰＭＯＳトラ
ンジスタ形成領域５へのウェル形成のためのイオン注入
のエネルギー及びドーズは、実施例２と同様であり、図
３（ｄ）に示したように、その後のトランジスタ形成も
実施例２と同様であった。本実施例において、実施例１
及び２に準じてイオン注入を実現しようとすると、素子
分離領域３２はトレンチ状で比較的深いため、深いトレ
ンチ底部とさらにその下部を狙ってイオン注入をするこ
とが必要となる。例えば1.0μｍのトレンチではボロン
で500keV 〜１．０ＭｅＶのエネルギーでの注入が必要
となり、燐では800keV 〜1.5ＭｅＶのエネルギーでのイ
オン注入が必要となる。このような高エネルギーで注入
されるイオンをストップさせるためには、実際に実施例
１や２で使用しているレジストよりも厚いレジストが必
要となる。しかし、厚いレジストでは解像度が劣化し、
トレンチ分離によって微細化された分離領域上に精度よ
くレジストパターンの端部を配置することが難しくな
る。また、高いエネルギーイオン注入を行う装置が必要
となり、装置コストが増大することとなり好ましくな
い。
構成されている以外、実施例２と同様である。つまり、
図３（ａ）に示したように、０．７μｍの深さのトレン
チ素子分離領域３２がＰ型シリコン基板１上に形成され
ている。また、図３（ｂ）及び図３（ｃ）に示したよう
に、ＮＭＯＳトランジスタ形成領域４及びＰＭＯＳトラ
ンジスタ形成領域５へのウェル形成のためのイオン注入
のエネルギー及びドーズは、実施例２と同様であり、図
３（ｄ）に示したように、その後のトランジスタ形成も
実施例２と同様であった。本実施例において、実施例１
及び２に準じてイオン注入を実現しようとすると、素子
分離領域３２はトレンチ状で比較的深いため、深いトレ
ンチ底部とさらにその下部を狙ってイオン注入をするこ
とが必要となる。例えば1.0μｍのトレンチではボロン
で500keV 〜１．０ＭｅＶのエネルギーでの注入が必要
となり、燐では800keV 〜1.5ＭｅＶのエネルギーでのイ
オン注入が必要となる。このような高エネルギーで注入
されるイオンをストップさせるためには、実際に実施例
１や２で使用しているレジストよりも厚いレジストが必
要となる。しかし、厚いレジストでは解像度が劣化し、
トレンチ分離によって微細化された分離領域上に精度よ
くレジストパターンの端部を配置することが難しくな
る。また、高いエネルギーイオン注入を行う装置が必要
となり、装置コストが増大することとなり好ましくな
い。
【００５６】一方、本実施例のようにトレンチ分離が深
くなった場合でも、トランジスタの特性は表面付近で決
定されるため、ウェル形成のためのイオン注入は実施例
２と同様の条件を採用することができる。この場合、Ｎ
ＭＯＳトランジスタ形成領域４でのトレンチ分離底部に
はＰ型不純物が注入されていないため、Ｐ型不純物濃度
が低濃度となりリークパスとなり得るが、上記のイオン
注入を行うことにより、トレンチ分離の側面に沿った電
流経路でのＰ型不純物が高濃度に保持されるため、リー
ク電流は、実施例２と同様に低いレベルに保つことがで
きる。
くなった場合でも、トランジスタの特性は表面付近で決
定されるため、ウェル形成のためのイオン注入は実施例
２と同様の条件を採用することができる。この場合、Ｎ
ＭＯＳトランジスタ形成領域４でのトレンチ分離底部に
はＰ型不純物が注入されていないため、Ｐ型不純物濃度
が低濃度となりリークパスとなり得るが、上記のイオン
注入を行うことにより、トレンチ分離の側面に沿った電
流経路でのＰ型不純物が高濃度に保持されるため、リー
ク電流は、実施例２と同様に低いレベルに保つことがで
きる。
【００５７】実施例４ 本実施例では、異なる閾値電圧を有するＭＯＳトランジ
スタの製造方法を示す。つまり、閾値電圧Ｖｔｈが０．
４〜０．７Ｖと比較的高い閾値電圧を有する高ＶｔｈＮ
ＭＯＳトランジスタ、閾値電圧Ｖｔｈが０〜０．３Ｖと
比較的低い閾値電圧を有する低ＶｔｈＮＭＯＳトランジ
スタ、さらに、閾値電圧Ｖｔｈが−０．４〜−０．７Ｖ
と比較的（絶対値が）高い閾値電圧を有する高ＶｔｈＰ
ＭＯＳトランジスタと閾値電圧Ｖｔｈが０〜−０．３Ｖ
と比較的（絶対値が）低い閾値電圧を有する低ＶｔｈＰ
ＭＯＳトランジスタとを有するＣＭＯＳトランジスタを
製造する方法について示す。
スタの製造方法を示す。つまり、閾値電圧Ｖｔｈが０．
４〜０．７Ｖと比較的高い閾値電圧を有する高ＶｔｈＮ
ＭＯＳトランジスタ、閾値電圧Ｖｔｈが０〜０．３Ｖと
比較的低い閾値電圧を有する低ＶｔｈＮＭＯＳトランジ
スタ、さらに、閾値電圧Ｖｔｈが−０．４〜−０．７Ｖ
と比較的（絶対値が）高い閾値電圧を有する高ＶｔｈＰ
ＭＯＳトランジスタと閾値電圧Ｖｔｈが０〜−０．３Ｖ
と比較的（絶対値が）低い閾値電圧を有する低ＶｔｈＰ
ＭＯＳトランジスタとを有するＣＭＯＳトランジスタを
製造する方法について示す。
【００５８】まず、図４に示したように、実施例１と同
様にＰ型シリコン基板１上に３０００Å程度の膜厚の素
子分離領域２及び２００Åの保護酸化膜３を形成した。
様にＰ型シリコン基板１上に３０００Å程度の膜厚の素
子分離領域２及び２００Åの保護酸化膜３を形成した。
【００５９】次いで、図５に示したように、高ＶｔｈＮ
ＭＯＳトランジスタ形成領域４０と低ＶｔｈＰＭＯＳト
ランジスタ形成領域４３とに開口部を有する膜厚２．０
μｍのレジストパターン４４を形成し、このレジストパ
ターン４４をマスクとして以下の条件でボロンイオンを
注入した。 （Ｂ１）注入エネルギー：250ｋｅＶ、ドーズ： 1.6×1
013ｃｍ-2 （Ｂ２）注入エネルギー：120ｋｅＶ、ドーズ： 4.7×1
012ｃｍ-2 （Ｂ３）注入エネルギー： 60 ｋｅＶ、ドーズ： 3.1×
1012ｃｍ-2 （Ｂ４）注入エネルギー： 20 ｋｅＶ、ドーズ：３×10
12ｃｍ-2 （Ｂ10）注入エネルギー：1000ｋｅＶ、ドーズ：1.2 ×
1012ｃｍ-2
ＭＯＳトランジスタ形成領域４０と低ＶｔｈＰＭＯＳト
ランジスタ形成領域４３とに開口部を有する膜厚２．０
μｍのレジストパターン４４を形成し、このレジストパ
ターン４４をマスクとして以下の条件でボロンイオンを
注入した。 （Ｂ１）注入エネルギー：250ｋｅＶ、ドーズ： 1.6×1
013ｃｍ-2 （Ｂ２）注入エネルギー：120ｋｅＶ、ドーズ： 4.7×1
012ｃｍ-2 （Ｂ３）注入エネルギー： 60 ｋｅＶ、ドーズ： 3.1×
1012ｃｍ-2 （Ｂ４）注入エネルギー： 20 ｋｅＶ、ドーズ：３×10
12ｃｍ-2 （Ｂ10）注入エネルギー：1000ｋｅＶ、ドーズ：1.2 ×
1012ｃｍ-2
【００６０】これらイオン注入のうち、Ｂ１〜Ｂ４で注
入されたイオンは全てレジスト中でストップし、レジス
トで覆われた高ＶｔｈＰＭＯＳトランジスタ形成領域４
２と低ＶｔｈＮＭＯＳトランジスタ形成領域４１とには
注入されない。Ｂ１０のイオン注入は、レジストパター
ン４４を貫通して、シリコン基板１の表面に達する。こ
の注入により、低ＶｔｈＮＭＯＳトランジスタ形成領域
４１のシリコン基板１表面の不純物濃度を直接調整する
ことができる（図７中、４６で表される低濃度Ｐ型領域
が形成されることとなる）。また、レジストパターン４
４が存在しない領域では、このイオン注入でのイオンは
基板の深部（約１μｍ以上）に達し、注入量もＢ１の注
入量に比較して１桁程度低いため、電気的影響は殆ど考
慮する必要がない。
入されたイオンは全てレジスト中でストップし、レジス
トで覆われた高ＶｔｈＰＭＯＳトランジスタ形成領域４
２と低ＶｔｈＮＭＯＳトランジスタ形成領域４１とには
注入されない。Ｂ１０のイオン注入は、レジストパター
ン４４を貫通して、シリコン基板１の表面に達する。こ
の注入により、低ＶｔｈＮＭＯＳトランジスタ形成領域
４１のシリコン基板１表面の不純物濃度を直接調整する
ことができる（図７中、４６で表される低濃度Ｐ型領域
が形成されることとなる）。また、レジストパターン４
４が存在しない領域では、このイオン注入でのイオンは
基板の深部（約１μｍ以上）に達し、注入量もＢ１の注
入量に比較して１桁程度低いため、電気的影響は殆ど考
慮する必要がない。
【００６１】なお、レジストパターン４４においては、
低ＶｔｈＮＭＯＳトランジスタ形成領域４１を完全に被
覆しておらず、その外周部分に露出領域Ｘを設けるとと
もに、低ＶｔｈＰＭＯＳトランジスタ形成領域４３の外
周部分に被覆領域Ｙを設けることにより、低ＶｔｈＭＯ
Ｓトランジスタ形成領域の確実な素子分離を図ってい
る。
低ＶｔｈＮＭＯＳトランジスタ形成領域４１を完全に被
覆しておらず、その外周部分に露出領域Ｘを設けるとと
もに、低ＶｔｈＰＭＯＳトランジスタ形成領域４３の外
周部分に被覆領域Ｙを設けることにより、低ＶｔｈＭＯ
Ｓトランジスタ形成領域の確実な素子分離を図ってい
る。
【００６２】続いて、レジストパターン４４を除去し、
図６に示したように、高Ｖｔｈ及び低ＶｔｈＰＭＯＳト
ランジスタ形成領域４２及び４３に開口部を有する膜厚
２．０μｍのレジストパターン４５を形成し、このレジ
ストパターン４５をマスクとして以下の条件で燐イオン
を注入した。 （Ｐ１）注入エネルギー：600ｋｅＶ、ドーズ： 3.1×1
013ｃｍ-2 （Ｐ２）注入エネルギー：300ｋｅＶ、ドーズ： 1.2×1
012ｃｍ-2 （Ｐ３）注入エネルギー：120ｋｅＶ、ドーズ： 5.3×1
012ｃｍ-2 （Ｐ４）注入エネルギー： 40ｋｅＶ、ドーズ： 1.7×1
012ｃｍ-2
図６に示したように、高Ｖｔｈ及び低ＶｔｈＰＭＯＳト
ランジスタ形成領域４２及び４３に開口部を有する膜厚
２．０μｍのレジストパターン４５を形成し、このレジ
ストパターン４５をマスクとして以下の条件で燐イオン
を注入した。 （Ｐ１）注入エネルギー：600ｋｅＶ、ドーズ： 3.1×1
013ｃｍ-2 （Ｐ２）注入エネルギー：300ｋｅＶ、ドーズ： 1.2×1
012ｃｍ-2 （Ｐ３）注入エネルギー：120ｋｅＶ、ドーズ： 5.3×1
012ｃｍ-2 （Ｐ４）注入エネルギー： 40ｋｅＶ、ドーズ： 1.7×1
012ｃｍ-2
【００６３】Ｐ１〜Ｐ４で注入されたイオンは全てレジ
スト中でストップし、レジストで覆われたＮＭＯＳトラ
ンジスタ形成領域４０及び４１には注入されない。な
お、高ＶｔｈＰＭＯＳトランジスタ形成領域４２では、
先の工程であるＢ１０のイオン注入によりＰ型不純物で
あるボロンが基板１表面に注入されているため、このイ
オンを補償してＮ型不純物濃度を上げるために、Ｐ３及
びＰ４の注入は、実施例２に比較してそのドーズを増加
させている。また、Ｂ１０による表面のボロン濃度は、
Ｐ３及びＰ４の燐濃度に比較して数分の１〜１０分の１
程度であるため、Ｂ１０による高ＶｔｈＰＭＯＳトラン
ジスタの閾値電圧のばらつきは少ない。低ＶｔｈＰＭＯ
Ｓトランジスタ形成領域４３においては、ボロンイオン
と燐イオンの両方が同様の深さに渡って注入されてい
る。基板１の比較的深部（Ｐ１及びＰ２によって燐イオ
ンが注入された領域）では、燐イオンの濃度の方が高い
ため、全体としてＮ型領域が形成される。また、基板１
の比較的浅い部分（Ｐ３及びＰ４によって燐イオンが注
入された領域）では、ほぼ、低ＶｔｈＮＭＯＳトランジ
スタのボロン濃度と同程度で対応する燐濃度を有する低
濃度Ｎ型領域（図７中、４７）が形成されることとな
る。
スト中でストップし、レジストで覆われたＮＭＯＳトラ
ンジスタ形成領域４０及び４１には注入されない。な
お、高ＶｔｈＰＭＯＳトランジスタ形成領域４２では、
先の工程であるＢ１０のイオン注入によりＰ型不純物で
あるボロンが基板１表面に注入されているため、このイ
オンを補償してＮ型不純物濃度を上げるために、Ｐ３及
びＰ４の注入は、実施例２に比較してそのドーズを増加
させている。また、Ｂ１０による表面のボロン濃度は、
Ｐ３及びＰ４の燐濃度に比較して数分の１〜１０分の１
程度であるため、Ｂ１０による高ＶｔｈＰＭＯＳトラン
ジスタの閾値電圧のばらつきは少ない。低ＶｔｈＰＭＯ
Ｓトランジスタ形成領域４３においては、ボロンイオン
と燐イオンの両方が同様の深さに渡って注入されてい
る。基板１の比較的深部（Ｐ１及びＰ２によって燐イオ
ンが注入された領域）では、燐イオンの濃度の方が高い
ため、全体としてＮ型領域が形成される。また、基板１
の比較的浅い部分（Ｐ３及びＰ４によって燐イオンが注
入された領域）では、ほぼ、低ＶｔｈＮＭＯＳトランジ
スタのボロン濃度と同程度で対応する燐濃度を有する低
濃度Ｎ型領域（図７中、４７）が形成されることとな
る。
【００６４】本実施例では、デュアルゲート型構造をと
っているため、閾値の絶対値がほぼ等しいＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタは、それら表面の実
効的なＰ及びＮ型不純物濃度はほぼ同程度である。つま
り、高ＶｔｈＮＭＯＳトランジスタ形成領域４０と高Ｖ
ｔｈＰＭＯＳトランジスタ形成領域４２でこの様な状況
を実現するため、高ＶｔｈＰＭＯＳトランジスタ形成領
域４２へのＰイオン注入量は、高ＶｔｈＮＭＯＳトラン
ジスタ形成領域４０のボロンイオン注入量より、Ｂ１０
により注入された表面のボロンイオン相当分だけ多くな
っている。次に、図７に示したように、公知の技術を用
いて、膜厚６０Å程度のゲート絶縁膜８；表面に膜厚１
０００Å程度のシリサイド層（ＴｉＳｉ2 層）２１を有
する膜厚２０００Å程度のＮ+ ポリシリコン１９及びＰ
+ ポリシリコン２０からなるゲート電極；ＬＤＤ構造を
有し、自己整合的に表面にシリサイド層２１を有するソ
ース／ドレイン領域１２又は１３から構成されるＮＭＯ
Ｓトランジスタ及びＰＭＯＳトランジスタを有するＣＭ
ＯＳトランジスタを形成した。
っているため、閾値の絶対値がほぼ等しいＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタは、それら表面の実
効的なＰ及びＮ型不純物濃度はほぼ同程度である。つま
り、高ＶｔｈＮＭＯＳトランジスタ形成領域４０と高Ｖ
ｔｈＰＭＯＳトランジスタ形成領域４２でこの様な状況
を実現するため、高ＶｔｈＰＭＯＳトランジスタ形成領
域４２へのＰイオン注入量は、高ＶｔｈＮＭＯＳトラン
ジスタ形成領域４０のボロンイオン注入量より、Ｂ１０
により注入された表面のボロンイオン相当分だけ多くな
っている。次に、図７に示したように、公知の技術を用
いて、膜厚６０Å程度のゲート絶縁膜８；表面に膜厚１
０００Å程度のシリサイド層（ＴｉＳｉ2 層）２１を有
する膜厚２０００Å程度のＮ+ ポリシリコン１９及びＰ
+ ポリシリコン２０からなるゲート電極；ＬＤＤ構造を
有し、自己整合的に表面にシリサイド層２１を有するソ
ース／ドレイン領域１２又は１３から構成されるＮＭＯ
Ｓトランジスタ及びＰＭＯＳトランジスタを有するＣＭ
ＯＳトランジスタを形成した。
【００６５】なお、この実施例においては、ゲート電極
は高ＶｔｈＮＭＯＳトランジスタを最小ゲート長0.25μ
ｍ、低ＶｔｈＮＭＯＳトランジスタを最小ゲート長0.45
μｍ、高ＶｔｈＰＭＯＳトランジスタを最小ゲート長0.
25μｍ、低ＶｔｈＰＭＯＳトランジスタを最小ゲート長
0.45μｍに加工した。また、図示していないが、ＮＭＯ
Ｓトランジスタ形成領域４には、ウエルへの電源供給を
行う電源線（アース線）が接続されており、そのために
Ｐ+ 拡散領域も形成されている。ＰＭＯＳトランジスタ
形成領域の場合も同様にＮ+ 拡散領域が形成されてい
る。このようにして作製された本実施例のＣＭＯＳにお
いては、高ＶｔｈＮＭＯＳトランジスタの閾値電圧Ｖｔ
ｈは０．６５Ｖ、低ＶｔｈＮＭＯＳトランジスタの閾値
電圧Ｖｔｈは０．２Ｖ、高ＶｔｈＰＭＯＳトランジスタ
の閾値電圧Ｖｔｈは−０．７Ｖ、低ＶｔｈＰＭＯＳトラ
ンジスタの閾値電圧Ｖｔｈは−０．２Ｖであった。
は高ＶｔｈＮＭＯＳトランジスタを最小ゲート長0.25μ
ｍ、低ＶｔｈＮＭＯＳトランジスタを最小ゲート長0.45
μｍ、高ＶｔｈＰＭＯＳトランジスタを最小ゲート長0.
25μｍ、低ＶｔｈＰＭＯＳトランジスタを最小ゲート長
0.45μｍに加工した。また、図示していないが、ＮＭＯ
Ｓトランジスタ形成領域４には、ウエルへの電源供給を
行う電源線（アース線）が接続されており、そのために
Ｐ+ 拡散領域も形成されている。ＰＭＯＳトランジスタ
形成領域の場合も同様にＮ+ 拡散領域が形成されてい
る。このようにして作製された本実施例のＣＭＯＳにお
いては、高ＶｔｈＮＭＯＳトランジスタの閾値電圧Ｖｔ
ｈは０．６５Ｖ、低ＶｔｈＮＭＯＳトランジスタの閾値
電圧Ｖｔｈは０．２Ｖ、高ＶｔｈＰＭＯＳトランジスタ
の閾値電圧Ｖｔｈは−０．７Ｖ、低ＶｔｈＰＭＯＳトラ
ンジスタの閾値電圧Ｖｔｈは−０．２Ｖであった。
【００６６】本実施例では、図５において使用したレジ
ストパターン４４を、低ＶｔｈＮＭＯＳトランジスタ形
成領域４１の外周部分に露出領域Ｘ、低ＶｔｈＰＭＯＳ
トランジスタ形成領域４３の外周部分に被覆領域Ｙを設
けるように形成したため、低ＶｔｈＮＭＯＳトランジス
タ形成領域４１及び低ＶｔｈＰＭＯＳトランジスタ形成
領域４３の外周部分にそれぞれ比較的不純物濃度の高い
領域を形成している。つまり、低ＶｔｈＮＭＯＳトラン
ジスタ形成領域４１及び低ＶｔｈＰＭＯＳトランジスタ
形成領域４３に隣接する高ＶｔｈＮＭＯＳトランジスタ
形成領域４０及び高ＶｔｈＰＭＯＳトランジスタ形成領
域４２に形成されたＰウェル１４及びＮウェル１５が、
低ＶｔｈＮＭＯＳトランジスタ形成領域４１及び低Ｖｔ
ｈＰＭＯＳトランジスタ形成領域４３の外周部に及んで
いる。これは、特にＮＭＯＳトランジスタの場合、低濃
度ウェルでは素子分離領域の底部や端部での正の固定電
荷によりリークチャネルが生じ、トランジスタのオフ特
性が劣化をもたらすため、その外周部分に比較的濃度の
高い領域を配置させて確実な素子分離を図るためにであ
る。また、ＰＭＯＳトランジスタの場合には、必ずしも
このような比較的濃度の高い領域を配置は必要ではない
が、素子分離特性を高ＶｔｈＭＯＳトランジスタと共通
化するために有用である。つまり、素子分離特性が高低
ＶｔｈＭＯＳトランジスタ間で異なる場合には、それぞ
れ別々のレイアウトルールを設定しなければならず、設
計が極めて煩雑となるが、この実施例によれば、全ての
トランジスタにおいて素子分離特性を共通化することが
でき、ＣＭＯＳの設計が容易となる。
ストパターン４４を、低ＶｔｈＮＭＯＳトランジスタ形
成領域４１の外周部分に露出領域Ｘ、低ＶｔｈＰＭＯＳ
トランジスタ形成領域４３の外周部分に被覆領域Ｙを設
けるように形成したため、低ＶｔｈＮＭＯＳトランジス
タ形成領域４１及び低ＶｔｈＰＭＯＳトランジスタ形成
領域４３の外周部分にそれぞれ比較的不純物濃度の高い
領域を形成している。つまり、低ＶｔｈＮＭＯＳトラン
ジスタ形成領域４１及び低ＶｔｈＰＭＯＳトランジスタ
形成領域４３に隣接する高ＶｔｈＮＭＯＳトランジスタ
形成領域４０及び高ＶｔｈＰＭＯＳトランジスタ形成領
域４２に形成されたＰウェル１４及びＮウェル１５が、
低ＶｔｈＮＭＯＳトランジスタ形成領域４１及び低Ｖｔ
ｈＰＭＯＳトランジスタ形成領域４３の外周部に及んで
いる。これは、特にＮＭＯＳトランジスタの場合、低濃
度ウェルでは素子分離領域の底部や端部での正の固定電
荷によりリークチャネルが生じ、トランジスタのオフ特
性が劣化をもたらすため、その外周部分に比較的濃度の
高い領域を配置させて確実な素子分離を図るためにであ
る。また、ＰＭＯＳトランジスタの場合には、必ずしも
このような比較的濃度の高い領域を配置は必要ではない
が、素子分離特性を高ＶｔｈＭＯＳトランジスタと共通
化するために有用である。つまり、素子分離特性が高低
ＶｔｈＭＯＳトランジスタ間で異なる場合には、それぞ
れ別々のレイアウトルールを設定しなければならず、設
計が極めて煩雑となるが、この実施例によれば、全ての
トランジスタにおいて素子分離特性を共通化することが
でき、ＣＭＯＳの設計が容易となる。
【００６７】以上のように、本実施例においては、異な
る閾値電圧を有する２種類のＮＭＯＳトランジスタより
構成されたＣＭＯＳ回路素子のウェル形成工程を少なく
とも２回のフォトリソグラフィ工程で実現できる。さら
にＮＭＯＳトランジスタの場合、閾値電圧の絶対値が大
きなＮＭＯＳトランジスタが配置される高Ｖｔｈトラン
ジスタ用ウェルに開口部を有するマスクパターンを用い
ることにより、そのウェル構造全体の不純物濃度を制御
することができる。閾値電圧の絶対値が小さなＮＭＯＳ
トランジスタ（この領域は２回のフォトリソグラフィ工
程を通じて、常にマスクパターンで覆われている。この
閾値電圧は前記マスクパターンを貫通するイオン注入
（低Ｖｔｈ注入）により制御できる。このイオン注入は
閾値電圧の絶対値が大きなトランジスタの特性に対して
殆ど影響を与えない。なぜなら、高Ｖｔｈウェルでは低
Ｖｔｈ注入は最深部にイオン注入されるからである。ま
た、低Ｖｔｈ用の不純物濃度は高Ｖｔｈ用不純物に比べ
濃度が低く、注入量も少ないからである。本実施例では
低Ｖｔｈ注入はＰＭＯＳ領域にも注入されるが、注入量
が少ないため、Ｎウェル注入量を調整することにより、
容易に補正できる。従って、本発明によれば、大きな影
響を残すことなく、容易、かつ高精度に２種類の閾値電
圧を制御できる。
る閾値電圧を有する２種類のＮＭＯＳトランジスタより
構成されたＣＭＯＳ回路素子のウェル形成工程を少なく
とも２回のフォトリソグラフィ工程で実現できる。さら
にＮＭＯＳトランジスタの場合、閾値電圧の絶対値が大
きなＮＭＯＳトランジスタが配置される高Ｖｔｈトラン
ジスタ用ウェルに開口部を有するマスクパターンを用い
ることにより、そのウェル構造全体の不純物濃度を制御
することができる。閾値電圧の絶対値が小さなＮＭＯＳ
トランジスタ（この領域は２回のフォトリソグラフィ工
程を通じて、常にマスクパターンで覆われている。この
閾値電圧は前記マスクパターンを貫通するイオン注入
（低Ｖｔｈ注入）により制御できる。このイオン注入は
閾値電圧の絶対値が大きなトランジスタの特性に対して
殆ど影響を与えない。なぜなら、高Ｖｔｈウェルでは低
Ｖｔｈ注入は最深部にイオン注入されるからである。ま
た、低Ｖｔｈ用の不純物濃度は高Ｖｔｈ用不純物に比べ
濃度が低く、注入量も少ないからである。本実施例では
低Ｖｔｈ注入はＰＭＯＳ領域にも注入されるが、注入量
が少ないため、Ｎウェル注入量を調整することにより、
容易に補正できる。従って、本発明によれば、大きな影
響を残すことなく、容易、かつ高精度に２種類の閾値電
圧を制御できる。
【００６８】本実施例では、ＮＭＯＳトランジスタ及び
ＰＭＯＳトランジスタ両方とも２種類の閾値電圧を有す
る場合を狙っており、低閾値電圧ＰＭＯＳトランジスタ
形成領域４３は２種類のマスクに開口部を有し、Ｎ及び
Ｐ量ウェルの不純物が同時に導入され、不純物が相殺さ
れることとなる。閾値電圧の安定性は低ＶｔｈＮＭＯＳ
トランジスタほど良くないが、低ＶｔｈＰＭＯＳトラン
ジスタでは単一Ｖｔｈの場合と異なり、オフ電流に対す
る制限が緩いため、多少のＶｔｈのバラツキは許容で
き、実用の範囲内である。
ＰＭＯＳトランジスタ両方とも２種類の閾値電圧を有す
る場合を狙っており、低閾値電圧ＰＭＯＳトランジスタ
形成領域４３は２種類のマスクに開口部を有し、Ｎ及び
Ｐ量ウェルの不純物が同時に導入され、不純物が相殺さ
れることとなる。閾値電圧の安定性は低ＶｔｈＮＭＯＳ
トランジスタほど良くないが、低ＶｔｈＰＭＯＳトラン
ジスタでは単一Ｖｔｈの場合と異なり、オフ電流に対す
る制限が緩いため、多少のＶｔｈのバラツキは許容で
き、実用の範囲内である。
【００６９】実施例５ 本実施例においても、異なる閾値電圧を有するＭＯＳト
ランジスタの製造方法を示す。
ランジスタの製造方法を示す。
【００７０】まず、実施例１と同様に、図８（ａ）に示
したように、Ｐ型シリコン基板１上に、ＬＯＣＯＳ法に
より非活性領域に３０００Å程度の膜厚の素子分離領域
５２を選択的に形成した。また、素子分離領域５２で覆
われていない活性領域上に１４０Åの保護酸化膜３を熱
酸化によって形成した。
したように、Ｐ型シリコン基板１上に、ＬＯＣＯＳ法に
より非活性領域に３０００Å程度の膜厚の素子分離領域
５２を選択的に形成した。また、素子分離領域５２で覆
われていない活性領域上に１４０Åの保護酸化膜３を熱
酸化によって形成した。
【００７１】次いで、図８（ｂ）に示したように、ＮＭ
ＯＳトランジスタ形成領域６２（素子分離領域５２も含
む）と低Ｖｔｈ電圧ＮＭＯＳトランジスタ形成領域６１
の外周に位置する素子分離領域５２上の一部に開口部を
有するレジストパターン６３を形成し、このレジストパ
ターン６３をマスクとして以下の条件でボロンイオンを
注入した。 （Ｂ１）注入エネルギー：250ｋｅＶ、ドーズ：１×10
13ｃｍ-2 （Ｂ２）注入エネルギー：120ｋｅＶ、ドーズ：３×10
12ｃｍ-2 （Ｂ３）注入エネルギー： 60 ｋｅＶ、ドーズ：２×10
12ｃｍ-2 （Ｂ４）注入エネルギー： 20 ｋｅＶ、ドーズ：３×10
12ｃｍ-2 これにより、Ｐウエル６７を形成するとともに、素子分
離領域５２の直下にもイオン注入領域６６を形成するこ
とができるので、素子分離耐圧等の特性の向上を図るこ
とができる。
ＯＳトランジスタ形成領域６２（素子分離領域５２も含
む）と低Ｖｔｈ電圧ＮＭＯＳトランジスタ形成領域６１
の外周に位置する素子分離領域５２上の一部に開口部を
有するレジストパターン６３を形成し、このレジストパ
ターン６３をマスクとして以下の条件でボロンイオンを
注入した。 （Ｂ１）注入エネルギー：250ｋｅＶ、ドーズ：１×10
13ｃｍ-2 （Ｂ２）注入エネルギー：120ｋｅＶ、ドーズ：３×10
12ｃｍ-2 （Ｂ３）注入エネルギー： 60 ｋｅＶ、ドーズ：２×10
12ｃｍ-2 （Ｂ４）注入エネルギー： 20 ｋｅＶ、ドーズ：３×10
12ｃｍ-2 これにより、Ｐウエル６７を形成するとともに、素子分
離領域５２の直下にもイオン注入領域６６を形成するこ
とができるので、素子分離耐圧等の特性の向上を図るこ
とができる。
【００７２】続いて、レジストパターン６３を除去し、
図８（ｃ）に示したように、ＰＭＯＳトランジスタ形成
領域６０（素子分離領域５２の一部も含む）に開口部を
有するレジストパターン６４を形成し、このレジストパ
ターン６４をマスクとして以下の条件で燐イオン及びボ
ロンイオンを注入した。 （Ｐ１）燐イオン、注入エネルギー：600ｋｅＶ、ドー
ズ：３×1013ｃｍ-2 （Ｐ２）燐イオン、注入エネルギー：230ｋｅＶ、ドー
ズ：２×1012ｃｍ-2 （Ｐ３）燐イオン、注入エネルギー：100ｋｅＶ、ドー
ズ：１×1012ｃｍ-2 （Ｂ５）Ｂイオン、注入エネルギー： 20 ｋｅＶ、ドー
ズ：3.3×1012ｃｍ-2
図８（ｃ）に示したように、ＰＭＯＳトランジスタ形成
領域６０（素子分離領域５２の一部も含む）に開口部を
有するレジストパターン６４を形成し、このレジストパ
ターン６４をマスクとして以下の条件で燐イオン及びボ
ロンイオンを注入した。 （Ｐ１）燐イオン、注入エネルギー：600ｋｅＶ、ドー
ズ：３×1013ｃｍ-2 （Ｐ２）燐イオン、注入エネルギー：230ｋｅＶ、ドー
ズ：２×1012ｃｍ-2 （Ｐ３）燐イオン、注入エネルギー：100ｋｅＶ、ドー
ズ：１×1012ｃｍ-2 （Ｂ５）Ｂイオン、注入エネルギー： 20 ｋｅＶ、ドー
ズ：3.3×1012ｃｍ-2
【００７３】次に、図８（ｄ）に示したように、公知の
技術を用いてＭＯＳトランジスタを形成した。つまり、
シリコン基板１上の活性領域に、膜厚８０Å程度のゲー
ト絶縁膜８を介して膜厚１０００Å程度のＮ+ ポリシリ
コン９からなるゲート電極を形成した。また、これらゲ
ート電極の側壁にはサイドウォールスペーサ１１が形成
されており、ソース／ドレイン領域１２及び１３が形成
されている。ゲート電極上には層間絶縁膜６８が形成さ
れており、ゲート電極及びソース／ドレイン領域１２及
び１３はタングステンプラグ６９を介してメタル配線７
０に接続されている。
技術を用いてＭＯＳトランジスタを形成した。つまり、
シリコン基板１上の活性領域に、膜厚８０Å程度のゲー
ト絶縁膜８を介して膜厚１０００Å程度のＮ+ ポリシリ
コン９からなるゲート電極を形成した。また、これらゲ
ート電極の側壁にはサイドウォールスペーサ１１が形成
されており、ソース／ドレイン領域１２及び１３が形成
されている。ゲート電極上には層間絶縁膜６８が形成さ
れており、ゲート電極及びソース／ドレイン領域１２及
び１３はタングステンプラグ６９を介してメタル配線７
０に接続されている。
【００７４】本実施例では、ウエル活性化のための意図
的なアニールを行っておらず、ゲート酸化工程や、トラ
ンジスタ完成後にこのトランジスタ上に形成される層間
絶縁膜のアニール工程で、自然に活性化が行われる。こ
れらの熱処理はいずれも９００℃での短時間処理であ
り、この程度では顕著な不純物拡散は起こらない。な
お、１０００℃の温度で、活性化するのに必要な最小時
間の熱処理を用いると、Ｎウエル−Ｐウエルの境界部分
において不純物の横方向の拡散がおこり、それぞれ濃度
の低下が生じるが、元々の不純物濃度が１０16〜１０18
／ｃｍ3 程度であるため、拡散はウェル形成のために用
いるマスクのアライメント精度の範囲内（例えば０．１
〜０．５μｍ）でおさまる。しかし、ウェル形成のため
に不純物を注入していない領域では、不純物濃度が１０
14〜１０15／ｃｍ3 程度しかないため、熱処理により隣
接するウェルから不純物が入り込むこととなる。よって
熱処理による拡散長さの分だけ広めにリサイズして回路
設計しなければならなくなるため、熱処理温度は短時間
かつ低温で行うことが必要である。以上の工程によりマ
スク枚数と回路面積を増加させることなく、１組のＣＭ
ＯＳトランジスタと閾値電圧の異なる１種類のＭＯＳト
ランジスタを形成できた。
的なアニールを行っておらず、ゲート酸化工程や、トラ
ンジスタ完成後にこのトランジスタ上に形成される層間
絶縁膜のアニール工程で、自然に活性化が行われる。こ
れらの熱処理はいずれも９００℃での短時間処理であ
り、この程度では顕著な不純物拡散は起こらない。な
お、１０００℃の温度で、活性化するのに必要な最小時
間の熱処理を用いると、Ｎウエル−Ｐウエルの境界部分
において不純物の横方向の拡散がおこり、それぞれ濃度
の低下が生じるが、元々の不純物濃度が１０16〜１０18
／ｃｍ3 程度であるため、拡散はウェル形成のために用
いるマスクのアライメント精度の範囲内（例えば０．１
〜０．５μｍ）でおさまる。しかし、ウェル形成のため
に不純物を注入していない領域では、不純物濃度が１０
14〜１０15／ｃｍ3 程度しかないため、熱処理により隣
接するウェルから不純物が入り込むこととなる。よって
熱処理による拡散長さの分だけ広めにリサイズして回路
設計しなければならなくなるため、熱処理温度は短時間
かつ低温で行うことが必要である。以上の工程によりマ
スク枚数と回路面積を増加させることなく、１組のＣＭ
ＯＳトランジスタと閾値電圧の異なる１種類のＭＯＳト
ランジスタを形成できた。
【００７５】
【発明の効果】本発明によれば、半導体基板にトランジ
スタを形成するために第１導電型不純物領域（ウェル）
を、４段階注入によって形成するために、ウエル抵抗
を低減し、ラッチアップ耐性を高めることができ、ウ
エル内の素子分離を確実にする事ができ、トランジス
タのパンチスルーを防止することができ、トランジス
タの閾値電圧を制御することができるというように、こ
れら４種の制御を独立的に行うことができることとな
る。しかも、これらの制御は従来と同じ工程数のままで
行うことができる。また、異なる閾値電圧を有するＰＭ
ＯＳ及び／又はＮＭＯＳ、１組のＣＭＯＳと異なる閾値
電圧を持つ１種類のＭＯＳ等とをマスクアライメント制
度の範囲内で製造でき、製造にかかる時間やコストの増
加がなく、複雑な回路構成をもつ集積回路の製造を実現
することができる。
スタを形成するために第１導電型不純物領域（ウェル）
を、４段階注入によって形成するために、ウエル抵抗
を低減し、ラッチアップ耐性を高めることができ、ウ
エル内の素子分離を確実にする事ができ、トランジス
タのパンチスルーを防止することができ、トランジス
タの閾値電圧を制御することができるというように、こ
れら４種の制御を独立的に行うことができることとな
る。しかも、これらの制御は従来と同じ工程数のままで
行うことができる。また、異なる閾値電圧を有するＰＭ
ＯＳ及び／又はＮＭＯＳ、１組のＣＭＯＳと異なる閾値
電圧を持つ１種類のＭＯＳ等とをマスクアライメント制
度の範囲内で製造でき、製造にかかる時間やコストの増
加がなく、複雑な回路構成をもつ集積回路の製造を実現
することができる。
【図１】本発明の半導体装置の製造方法の一実施例を示
す概略断面図である。
す概略断面図である。
【図２】本発明の半導体装置の製造方法の別の実施例を
示す概略断面図である。
示す概略断面図である。
【図３】本発明の半導体装置の製造方法のさらに別の実
施例を示す概略断面図である。
施例を示す概略断面図である。
【図４】本発明の半導体装置の製造方法のさらに別の実
施例を示す第１の工程図である。
施例を示す第１の工程図である。
【図５】本発明の半導体装置の製造方法のさらに別の実
施例を示す第２の工程図である。
施例を示す第２の工程図である。
【図６】本発明の半導体装置の製造方法のさらに別の実
施例を示す第３の工程図である。
施例を示す第３の工程図である。
【図７】本発明の半導体装置の製造方法のさらに別の実
施例を示す第４の工程図である。
施例を示す第４の工程図である。
【図８】本発明の半導体装置の製造方法のさらに別の実
施例を示す概略断面図である。
施例を示す概略断面図である。
【図９】従来の半導体装置の製造方法を示す概略工程図
である。
である。
【図１０】従来の別の半導体装置の製造方法を示す概略
工程図である。
工程図である。
【図１１】従来のさらに別の半導体装置の製造方法を示
す概略工程図である。
す概略工程図である。
１ シリコン基板 ２、３２、５２ 素子分離領域 ３ 保護酸化膜 ６、７、４４、４５、６３、６４ レジストパターン ８ ゲート絶縁膜 ９、１９ Ｎ+ ポリシリコン １０ ＷＳｉ膜 １１ サイドウォールスペーサ １２ Ｎ型ソース／ドレイン領域 １３ Ｐ型ソース／ドレイン領域 １４、６７ Ｐウェル １５ Ｎウェル １６ 表面Ｐ領域 ２０ Ｐ+ ポリシリコン ２１ シリサイド層（ＴｉＳｉ2 層） ４６ 低濃度Ｐ型領域 ４７ 低濃度Ｎ型領域 ６６ イオン注入領域 ６８ 層間絶縁膜 ６９ タングステンプラグ ７０ メタル配線
Claims (5)
- 【請求項１】 半導体基板に素子分離領域を形成し、少
なくとも第１導電型不純物領域を形成した後、ゲート絶
縁膜、ゲート電極、ソース／ドレイン領域及び前記ゲー
ト電極直下に位置するチャネルからなるトランジスタを
含む半導体装置を製造する方法であって、 前記第１導電型不純物領域を、前記素子分離領域底面よ
り深い位置にピークを有する第１のイオン注入、前記素
子分離領域底面近傍にピークを有する第２のイオン注
入、前記ソース／ドレイン領域を形成する領域の接合部
近傍にピークを有する第３のイオン注入、前記チャネル
となる領域表面又はその直下にピークを有する第４のイ
オン注入により形成することを特徴とする半導体装置の
製造方法。 - 【請求項２】 第１導電型半導体基板に０．６μｍより
も深い素子分離領域を形成し、少なくとも第１導電型不
純物領域を形成した後、ゲート絶縁膜、ゲート電極、ソ
ース／ドレイン領域及び前記ゲート電極直下に位置する
チャネルからなるトランジスタを含む半導体装置を製造
する方法であって、 前記第１導電型不純物領域を、０．６μｍの深さ近傍に
ピークを有する第１′のイオン注入、０．３５μｍの深
さ近傍にピークを有する第２′のイオン注入、前記ソー
ス／ドレイン領域を形成する領域の接合部近傍にピーク
を有する第３′のイオン注入、前記チャネルとなる領域
表面又はその直下にピークを有する第４′のイオン注入
により形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 第１〜第４のイオン注入又は第１′〜第
４′のイオン注入の後、半導体基板上にゲート絶縁膜を
形成すると同時に前記第１導電型不純物イオンの活性化
を行う請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 半導体基板に素子分離領域を形成し、少
なくとも異なる不純物濃度を有する複数の第１導電型不
純物領域を形成した後、ゲート絶縁膜、ゲート電極、ソ
ース／ドレイン領域及び前記ゲート電極直下に位置する
チャネルからなり、異なる閾値電圧を有する複数のトラ
ンジスタを含む半導体装置を製造する方法であって、 前記異なる不純物濃度を有する複数の第１導電型不純物
領域を、 前記半導体基板上に少なくとも絶対値が大きな閾値電圧
を有するトランジスタ形成領域に開口部を有するマスク
パターンを形成し、該マスクパターンを用いて、前記ト
ランジスタ形成領域に選択的に第１導電型不純物を請求
項１記載の第１〜第４のイオン注入又は請求項２記載の
第１′〜第４′のイオン注入により注入するとともに、
前記マスクパターンに被覆された絶対値が小さな閾値電
圧を有するトランジスタ形成領域に、前記マスクパター
ンを貫通させる第５のイオン注入により第１導電型不純
物を注入することによってそれぞれ形成することを特徴
とする半導体装置の製造方法。 - 【請求項５】 マスクパターンが、絶対値が小さな閾値
電圧を有するトランジスタ形成領域の外周部にも開口部
が有する請求項４記載の半導体装置の製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22890196A JP3386101B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置の製造方法 |
| SG1997002022A SG70595A1 (en) | 1996-08-29 | 1997-06-09 | Method of removing coated film from substrate edge surface and apparatus for removing coated film |
| US08/871,680 US5795803A (en) | 1996-08-29 | 1997-06-09 | Method for manufacturing a semiconductor device |
| TW086108073A TW332924B (en) | 1996-08-29 | 1997-06-12 | Semiconductor |
| MYPI97002825A MY123831A (en) | 1996-08-29 | 1997-06-23 | Method for manufacturing a semiconductor device |
| KR1019970036400A KR100231765B1 (ko) | 1996-08-29 | 1997-07-24 | 반도체장치의 제조방법 |
| IDP972754A ID18123A (id) | 1996-08-29 | 1997-08-07 | Metoda untuk memanufaktur alat semi konduktor |
| EP97306656A EP0827205A3 (en) | 1996-08-29 | 1997-08-29 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22890196A JP3386101B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074844A true JPH1074844A (ja) | 1998-03-17 |
| JP3386101B2 JP3386101B2 (ja) | 2003-03-17 |
Family
ID=16883642
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22890196A Expired - Fee Related JP3386101B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5795803A (ja) |
| EP (1) | EP0827205A3 (ja) |
| JP (1) | JP3386101B2 (ja) |
| KR (1) | KR100231765B1 (ja) |
| ID (1) | ID18123A (ja) |
| MY (1) | MY123831A (ja) |
| SG (1) | SG70595A1 (ja) |
| TW (1) | TW332924B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664602B2 (en) | 2001-08-10 | 2003-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2006093507A (ja) * | 2004-09-27 | 2006-04-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007281027A (ja) * | 2006-04-03 | 2007-10-25 | Renesas Technology Corp | 半導体装置とその製造方法 |
| JP2008153621A (ja) * | 2006-11-22 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2015008208A (ja) * | 2013-06-25 | 2015-01-15 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP2015516115A (ja) * | 2012-05-11 | 2015-06-04 | アポロン、ソーラーＡｐｏｌｌｏｎｓｏｌａｒ | Ｎ型ドープしたシリコンを含む太陽電池 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2316224B (en) * | 1996-06-14 | 2000-10-04 | Applied Materials Inc | Ion implantation method |
| US5963801A (en) * | 1996-12-19 | 1999-10-05 | Lsi Logic Corporation | Method of forming retrograde well structures and punch-through barriers using low energy implants |
| JPH10189762A (ja) * | 1996-12-20 | 1998-07-21 | Nec Corp | 半導体装置およびその製造方法 |
| US6555484B1 (en) * | 1997-06-19 | 2003-04-29 | Cypress Semiconductor Corp. | Method for controlling the oxidation of implanted silicon |
| US6137142A (en) * | 1998-02-24 | 2000-10-24 | Sun Microsystems, Inc. | MOS device structure and method for reducing PN junction leakage |
| US5963799A (en) * | 1998-03-23 | 1999-10-05 | Texas Instruments - Acer Incorporated | Blanket well counter doping process for high speed/low power MOSFETs |
| KR100262011B1 (ko) * | 1998-05-07 | 2000-07-15 | 김영환 | 트윈 웰의 형성 방법 |
| KR100505610B1 (ko) * | 1998-07-06 | 2005-09-26 | 삼성전자주식회사 | 레트로그레이드 웰을 갖는 반도체장치의 제조방법 |
| KR100324931B1 (ko) * | 1999-01-22 | 2002-02-28 | 박종섭 | 반도체장치 및 그의 제조방법 |
| US6238982B1 (en) * | 1999-04-13 | 2001-05-29 | Advanced Micro Devices | Multiple threshold voltage semiconductor device fabrication technology |
| JP4666700B2 (ja) * | 1999-08-30 | 2011-04-06 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US6693331B2 (en) * | 1999-11-18 | 2004-02-17 | Intel Corporation | Method of fabricating dual threshold voltage n-channel and p-channel MOSFETS with a single extra masked implant operation |
| US6362035B1 (en) * | 2000-02-07 | 2002-03-26 | Taiwan Semiconductor Manufacturing Company | Channel stop ion implantation method for CMOS integrated circuits |
| JP4765014B2 (ja) * | 2001-01-23 | 2011-09-07 | 富士電機株式会社 | 半導体集積回路装置およびその製造方法 |
| US6879007B2 (en) * | 2002-08-08 | 2005-04-12 | Sharp Kabushiki Kaisha | Low volt/high volt transistor |
| US6881634B2 (en) * | 2002-08-30 | 2005-04-19 | Cypress Semiconductor Corporation | Buried-channel transistor with reduced leakage current |
| US7202133B2 (en) | 2004-01-21 | 2007-04-10 | Chartered Semiconductor Manufacturing, Ltd. | Structure and method to form source and drain regions over doped depletion regions |
| KR100598033B1 (ko) * | 2004-02-03 | 2006-07-07 | 삼성전자주식회사 | 반도체 소자의 듀얼 게이트 산화막 형성 방법 |
| JP4511307B2 (ja) * | 2004-02-10 | 2010-07-28 | セイコーエプソン株式会社 | ゲート絶縁膜、半導体素子、電子デバイスおよび電子機器 |
| KR100697289B1 (ko) * | 2005-08-10 | 2007-03-20 | 삼성전자주식회사 | 반도체 장치의 형성 방법 |
| KR100710195B1 (ko) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | 모스 버랙터의 제조 방법 |
| JP2008270419A (ja) * | 2007-04-18 | 2008-11-06 | Nec Electronics Corp | サンプルウェハの製造方法 |
| JP2009182161A (ja) | 2008-01-31 | 2009-08-13 | Renesas Technology Corp | 半導体装置 |
| US7800179B2 (en) | 2009-02-04 | 2010-09-21 | Fairchild Semiconductor Corporation | High speed, low power consumption, isolated analog CMOS unit |
| JP5374585B2 (ja) * | 2009-06-05 | 2013-12-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US10930507B2 (en) | 2018-10-31 | 2021-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduce well dopant loss in FinFETs through co-implantation |
| CN111430307B (zh) * | 2019-12-17 | 2021-06-25 | 合肥晶合集成电路股份有限公司 | 半导体集成器件的阱制备方法和阱注入光罩组 |
| US12527070B2 (en) * | 2022-06-30 | 2026-01-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming wells for semiconductor devices using implanations of increasing energy |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5932163A (ja) * | 1982-08-18 | 1984-02-21 | Nec Corp | Ｃｍｏｓ集積回路 |
| US4889825A (en) * | 1986-03-04 | 1989-12-26 | Motorola, Inc. | High/low doping profile for twin well process |
| JPS62254203A (ja) * | 1986-04-23 | 1987-11-06 | Daikin Ind Ltd | 温度制御装置 |
| JPS6388714A (ja) * | 1986-10-02 | 1988-04-19 | 信越ポリマ−株式会社 | 印刷配線板 |
| JPH0267755A (ja) * | 1988-09-01 | 1990-03-07 | Mitsubishi Electric Corp | 半導体装置 |
| NL8802219A (nl) * | 1988-09-09 | 1990-04-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd. |
| JP2745228B2 (ja) * | 1989-04-05 | 1998-04-28 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH02305468A (ja) * | 1989-05-19 | 1990-12-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0468564A (ja) * | 1990-07-10 | 1992-03-04 | Sony Corp | 半導体装置の製法 |
| JP2851753B2 (ja) * | 1991-10-22 | 1999-01-27 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2682425B2 (ja) * | 1993-12-24 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5416038A (en) * | 1994-05-25 | 1995-05-16 | United Microelectronics Corporation | Method for producing semiconductor device with two different threshold voltages |
| US5501993A (en) * | 1994-11-22 | 1996-03-26 | Genus, Inc. | Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation |
| US5489540A (en) * | 1995-03-22 | 1996-02-06 | Advanced Micro Devices Inc. | Method of making simplified LDD and source/drain formation in advanced CMOS integrated circuits using implantation through well mask |
| US5654213A (en) * | 1995-10-03 | 1997-08-05 | Integrated Device Technology, Inc. | Method for fabricating a CMOS device |
-
1996
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664602B2 (en) | 2001-08-10 | 2003-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2006093507A (ja) * | 2004-09-27 | 2006-04-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007281027A (ja) * | 2006-04-03 | 2007-10-25 | Renesas Technology Corp | 半導体装置とその製造方法 |
| JP2008153621A (ja) * | 2006-11-22 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2015516115A (ja) * | 2012-05-11 | 2015-06-04 | アポロン、ソーラーＡｐｏｌｌｏｎｓｏｌａｒ | Ｎ型ドープしたシリコンを含む太陽電池 |
| JP2015008208A (ja) * | 2013-06-25 | 2015-01-15 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
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