JPH1075176A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JPH1075176A JPH1075176A JP24887796A JP24887796A JPH1075176A JP H1075176 A JPH1075176 A JP H1075176A JP 24887796 A JP24887796 A JP 24887796A JP 24887796 A JP24887796 A JP 24887796A JP H1075176 A JPH1075176 A JP H1075176A
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- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 238000005070 sampling Methods 0.000 claims abstract description 7
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【課題】 必要とされるスイッチ素子の数を低減する。
【解決手段】 基準電圧ＶREFと接地点との間に同一抵
抗値の抵抗Ｒ1〜Ｒ16を備える直列抵抗回路１１と、こ
の両端と抵抗の各接続点とを含むノードｎ1〜ｎ17のう
ち、奇数番目の各ノードを信号バスＡに選択的に接続す
るスイッチと、偶数番目の各ノードを信号バスＢに選択
的に接続するスイッチと、変換すべきアナログ電圧信号
ＶINが供給される入力端子と信号バスとの間に介挿され
るスイッチＳAと、単位容量Ｃを持つコンデンサＣ1及び
単位容量Ｃの２0〜２M-1倍の容量を各々持つコンデンサ
Ｃ2〜Ｃ5と、これらコンデンサ回路１３の各一端を信号
バスＡに選択的に接続するスイッチＳC11〜ＳC51及び信
号バスＢに選択的に接続するスイッチＳC12〜ＳC52と、
コンデンサ回路の他端が共通に接続された比較器とを有
し、比較器の出力端子に得られる信号に基づいてアナロ
グ電圧信号のデジタル値を得る。
抗値の抵抗Ｒ1〜Ｒ16を備える直列抵抗回路１１と、こ
の両端と抵抗の各接続点とを含むノードｎ1〜ｎ17のう
ち、奇数番目の各ノードを信号バスＡに選択的に接続す
るスイッチと、偶数番目の各ノードを信号バスＢに選択
的に接続するスイッチと、変換すべきアナログ電圧信号
ＶINが供給される入力端子と信号バスとの間に介挿され
るスイッチＳAと、単位容量Ｃを持つコンデンサＣ1及び
単位容量Ｃの２0〜２M-1倍の容量を各々持つコンデンサ
Ｃ2〜Ｃ5と、これらコンデンサ回路１３の各一端を信号
バスＡに選択的に接続するスイッチＳC11〜ＳC51及び信
号バスＢに選択的に接続するスイッチＳC12〜ＳC52と、
コンデンサ回路の他端が共通に接続された比較器とを有
し、比較器の出力端子に得られる信号に基づいてアナロ
グ電圧信号のデジタル値を得る。
Description
【０００１】
【発明の属する技術分野】この発明は、電圧電荷スケー
リング方式の逐次比較型アナログ−デジタル変換器に係
り、詳細には必要とされるスイッチ素子の数を低減する
ことができる集積回路化に適したアナログ−デジタル変
換器に関する。
リング方式の逐次比較型アナログ−デジタル変換器に係
り、詳細には必要とされるスイッチ素子の数を低減する
ことができる集積回路化に適したアナログ−デジタル変
換器に関する。
【０００２】
【従来の技術】この種のアナログ−デジタル変換器は、
例えば１９７９年１２月発行の、ＩＥＥＥ個体回路ジャ
ーナル、ＳＣ−１４巻、第６号の、バーラム フォトウ
イ及びデイビッド・エー・ホッジスによる記事「ＭＯＳ
／ＬＳＩにおける高分解能Ａ／Ｄ変換」に記載されてい
る。
例えば１９７９年１２月発行の、ＩＥＥＥ個体回路ジャ
ーナル、ＳＣ−１４巻、第６号の、バーラム フォトウ
イ及びデイビッド・エー・ホッジスによる記事「ＭＯＳ
／ＬＳＩにおける高分解能Ａ／Ｄ変換」に記載されてい
る。
【０００３】しかしながら、上記文献に記載されたアナ
ログ−デジタル変換器は、必要とされるスイッチ素子の
数が比較的多いために、安価な集積回路として製造する
ことが困難であるという問題を有していた。
ログ−デジタル変換器は、必要とされるスイッチ素子の
数が比較的多いために、安価な集積回路として製造する
ことが困難であるという問題を有していた。
【０００４】
【発明の目的及び概要】従って、本発明の目的は、必要
とされるスイッチ素子の数を低減することができる集積
回路化に適したアナログ−デジタル変換器を提供するこ
とにある。
とされるスイッチ素子の数を低減することができる集積
回路化に適したアナログ−デジタル変換器を提供するこ
とにある。
【０００５】上記目的を達成するため、本発明によるア
ナログ−デジタル変換器は、第１基準電圧点と第２基準
電圧点との間に直列に接続された同一抵抗値の２N個の
抵抗を備える直列抵抗回路と、前記直列抵抗回路の両端
と該抵抗回路中の前記２N個の抵抗の各接続点とを含む
（２N＋１）個のノードのうち、奇数番目の各ノードを
第１変換制御信号に基づいて第１信号バスに選択的に接
続する（２N-1＋１）個のスイッチを含む第１スイッチ
回路と、前記（２N＋１）個のノードのうち、偶数番目
の各ノードを第２変換制御信号に基づいて第２信号バス
に選択的に接続する２N-1個のスイッチを含む第２スイ
ッチ回路と、変換すべきアナログ電圧信号が供給される
入力端子と前記第１信号バスとの間に介挿されサンプリ
ング時に閉成されるサンプリングスイッチと、単位容量
を持つ１個のコンデンサと、該単位容量の２0ないし２
M-1倍の容量を各々持つＭ個のコンデンサとを備えるコ
ンデンサ回路と、前記コンデンサ回路の前記（Ｍ＋１）
個のコンデンサの各一端を第３変換制御信号に基づいて
前記第１信号バスに選択的に接続する（Ｍ＋１）個のス
イッチを含む第３スイッチ回路と、前記（Ｍ＋１）個の
コンデンサの前記各一端を第４変換制御信号に基づいて
前記第２信号バスに選択的に接続する（Ｍ＋１）個のス
イッチを含む第４スイッチ回路と、前記（Ｍ＋１）個の
コンデンサの他端が共通に接続された反転入力端子と、
第３基準電圧が供給される非反転入力端子とを備える比
較器と、前記比較器の前記反転入力端子と出力端子との
間に介挿されサンプリング時に閉成される短絡スイッチ
と、を有し、前記比較器の出力端子に得られる信号に基
づいて前記変換すべきアナログ電圧信号のデジタル値が
得られることを特徴としている。
ナログ−デジタル変換器は、第１基準電圧点と第２基準
電圧点との間に直列に接続された同一抵抗値の２N個の
抵抗を備える直列抵抗回路と、前記直列抵抗回路の両端
と該抵抗回路中の前記２N個の抵抗の各接続点とを含む
（２N＋１）個のノードのうち、奇数番目の各ノードを
第１変換制御信号に基づいて第１信号バスに選択的に接
続する（２N-1＋１）個のスイッチを含む第１スイッチ
回路と、前記（２N＋１）個のノードのうち、偶数番目
の各ノードを第２変換制御信号に基づいて第２信号バス
に選択的に接続する２N-1個のスイッチを含む第２スイ
ッチ回路と、変換すべきアナログ電圧信号が供給される
入力端子と前記第１信号バスとの間に介挿されサンプリ
ング時に閉成されるサンプリングスイッチと、単位容量
を持つ１個のコンデンサと、該単位容量の２0ないし２
M-1倍の容量を各々持つＭ個のコンデンサとを備えるコ
ンデンサ回路と、前記コンデンサ回路の前記（Ｍ＋１）
個のコンデンサの各一端を第３変換制御信号に基づいて
前記第１信号バスに選択的に接続する（Ｍ＋１）個のス
イッチを含む第３スイッチ回路と、前記（Ｍ＋１）個の
コンデンサの前記各一端を第４変換制御信号に基づいて
前記第２信号バスに選択的に接続する（Ｍ＋１）個のス
イッチを含む第４スイッチ回路と、前記（Ｍ＋１）個の
コンデンサの他端が共通に接続された反転入力端子と、
第３基準電圧が供給される非反転入力端子とを備える比
較器と、前記比較器の前記反転入力端子と出力端子との
間に介挿されサンプリング時に閉成される短絡スイッチ
と、を有し、前記比較器の出力端子に得られる信号に基
づいて前記変換すべきアナログ電圧信号のデジタル値が
得られることを特徴としている。
【０００６】上記構成のアナログ−デジタル変換器は、
既知のアナログ−デジタル変換器よりも少ない数のスイ
ッチ素子によりアナログ−デジタル変換を行うことが可
能であり、集積回路化が容易であるから、安価に製造す
ることができる。
既知のアナログ−デジタル変換器よりも少ない数のスイ
ッチ素子によりアナログ−デジタル変換を行うことが可
能であり、集積回路化が容易であるから、安価に製造す
ることができる。
【０００７】
【発明の実施の形態】以下、本発明の実施例を図面を参
照して詳細に説明する。
照して詳細に説明する。
【０００８】
【実施例】図１は、本発明によるアナログ−デジタル変
換器の一実施例の回路図である。この図に示すアナログ
−デジタル変換器１０は、Ｎ及びＭを各々「４」なる整
数とした場合、Ｎ＋Ｍ＝８ビットの分解能を持つ電圧電
荷スケーリング方式の逐次比較型アナログ−デジタル変
換器である。
換器の一実施例の回路図である。この図に示すアナログ
−デジタル変換器１０は、Ｎ及びＭを各々「４」なる整
数とした場合、Ｎ＋Ｍ＝８ビットの分解能を持つ電圧電
荷スケーリング方式の逐次比較型アナログ−デジタル変
換器である。
【０００９】このアナログ−デジタル変換器１０は、同
一抵抗値を持つ２N個（この実施例では２4＝１６個）の
抵抗Ｒ1〜Ｒ16を直列に接続してなる直列抵抗回路１１
を有している。この直列抵抗回路１１の一端には基準電
圧ＶREFが供給され、他端は接地されている。この直列
抵抗回路１１の上記一端及び他端並びに該回路における
抵抗Ｒ1〜Ｒ16の各接続点を、上記一端側から見て順に
ノードｎ1、ｎ2、…、ｎ17と呼ぶ。これらノードｎ1〜
ｎ17のうち奇数番目のノードｎ1、ｎ3、…、ｎ1 7は、ス
イッチ素子ＳR1、ＳR3、…、ＳR17を各々介して信号バ
スＡに共通接続されている。又、上記ノードｎ1〜ｎ17
のうち偶数番目のノードｎ2、ｎ4、…、ｎ1 6はスイッチ
素子ＳR2、ＳR4、…、ＳR16を介して信号バスＢに共通
接続されている。上記信号バスＡには、スイッチ素子Ｓ
Aを介して、変換すべきアナログ電圧信号ＶINが供給さ
れるようになっている。
一抵抗値を持つ２N個（この実施例では２4＝１６個）の
抵抗Ｒ1〜Ｒ16を直列に接続してなる直列抵抗回路１１
を有している。この直列抵抗回路１１の一端には基準電
圧ＶREFが供給され、他端は接地されている。この直列
抵抗回路１１の上記一端及び他端並びに該回路における
抵抗Ｒ1〜Ｒ16の各接続点を、上記一端側から見て順に
ノードｎ1、ｎ2、…、ｎ17と呼ぶ。これらノードｎ1〜
ｎ17のうち奇数番目のノードｎ1、ｎ3、…、ｎ1 7は、ス
イッチ素子ＳR1、ＳR3、…、ＳR17を各々介して信号バ
スＡに共通接続されている。又、上記ノードｎ1〜ｎ17
のうち偶数番目のノードｎ2、ｎ4、…、ｎ1 6はスイッチ
素子ＳR2、ＳR4、…、ＳR16を介して信号バスＢに共通
接続されている。上記信号バスＡには、スイッチ素子Ｓ
Aを介して、変換すべきアナログ電圧信号ＶINが供給さ
れるようになっている。
【００１０】上記スイッチ素子ＳAは、後に詳述するよ
うに、タイミング制御回路１２が出力するタイミング信
号ＴＳ1により前記アナログ電圧信号ＶINのサンプリン
グ時に閉成される。又、スイッチ素子ＳR1〜ＳR17は該
タイミング制御回路１２が出力するタイミング信号ＴＳ
2により選択的に閉成される。
うに、タイミング制御回路１２が出力するタイミング信
号ＴＳ1により前記アナログ電圧信号ＶINのサンプリン
グ時に閉成される。又、スイッチ素子ＳR1〜ＳR17は該
タイミング制御回路１２が出力するタイミング信号ＴＳ
2により選択的に閉成される。
【００１１】当該アナログ−デジタル変換器１０は、更
に、単位容量Ｃを持つコンデンサＣ1と、Ｍ個（この場
合は４個）の重み付けされたコンデンサ、即ち単位容量
Ｃの２0倍の容量Ｃを持つコンデンサＣ2、２1倍の容量
２Ｃを持つコンデンサＣ3、２2倍の容量４Ｃを持つコン
デンサＣ4及び２3倍の容量８Ｃを持つコンデンサＣ5と
を備えるコンデンサ回路１３を有している。コンデンサ
Ｃ1、Ｃ2、Ｃ3、Ｃ4及びＣ5の各一端は、スイッチ素子
ＳC11、ＳC21、ＳC31、ＳC41及びＳC51を各々介して前
記信号バスＡに接続されている。又、これらコンデンサ
Ｃ1、Ｃ2、Ｃ3、Ｃ4及びＣ5の上記各一端は、スイッチ
素子ＳC12、ＳC22、ＳC32、ＳC42及びＳC52を各々介し
て前記信号バスＢにも接続されている。
に、単位容量Ｃを持つコンデンサＣ1と、Ｍ個（この場
合は４個）の重み付けされたコンデンサ、即ち単位容量
Ｃの２0倍の容量Ｃを持つコンデンサＣ2、２1倍の容量
２Ｃを持つコンデンサＣ3、２2倍の容量４Ｃを持つコン
デンサＣ4及び２3倍の容量８Ｃを持つコンデンサＣ5と
を備えるコンデンサ回路１３を有している。コンデンサ
Ｃ1、Ｃ2、Ｃ3、Ｃ4及びＣ5の各一端は、スイッチ素子
ＳC11、ＳC21、ＳC31、ＳC41及びＳC51を各々介して前
記信号バスＡに接続されている。又、これらコンデンサ
Ｃ1、Ｃ2、Ｃ3、Ｃ4及びＣ5の上記各一端は、スイッチ
素子ＳC12、ＳC22、ＳC32、ＳC42及びＳC52を各々介し
て前記信号バスＢにも接続されている。
【００１２】上記コンデンサＣ1、Ｃ2、Ｃ3、Ｃ4及びＣ
5の各他端は、共通接続されると共に、比較器として使
用される演算増幅器COMPの反転入力端子に接続されてい
る。この演算増幅器COMPの非反転入力端子は接地されて
いる。そして、該演算増幅器COMPの反転入力端子と出力
端子との間にはスイッチ素子ＳFが介挿されている。
又、演算増幅器COMPの出力端子は、該出力端子から順次
出力される比較結果を（Ｎ＋Ｍ）ビットのデジタル値Ｄ
OUTの形態に変換する既知の構成のレジスタ／論理回路
１４の入力端子に接続されている。
5の各他端は、共通接続されると共に、比較器として使
用される演算増幅器COMPの反転入力端子に接続されてい
る。この演算増幅器COMPの非反転入力端子は接地されて
いる。そして、該演算増幅器COMPの反転入力端子と出力
端子との間にはスイッチ素子ＳFが介挿されている。
又、演算増幅器COMPの出力端子は、該出力端子から順次
出力される比較結果を（Ｎ＋Ｍ）ビットのデジタル値Ｄ
OUTの形態に変換する既知の構成のレジスタ／論理回路
１４の入力端子に接続されている。
【００１３】上記スイッスイッチ素子ＳFは前記タイミ
ング信号ＴＳ1により前記アナログ電圧信号ＶINのサン
プリング時に閉成される。又、スイッチ素子ＳＣ11〜Ｓ
Ｃ51及びＳＣ12〜ＳＣ52は前記タイミング制御回路１２
が出力するタイミング信号ＴＳ3により選択的に閉成さ
れる。
ング信号ＴＳ1により前記アナログ電圧信号ＶINのサン
プリング時に閉成される。又、スイッチ素子ＳＣ11〜Ｓ
Ｃ51及びＳＣ12〜ＳＣ52は前記タイミング制御回路１２
が出力するタイミング信号ＴＳ3により選択的に閉成さ
れる。
【００１４】上記構成のアナログ−デジタル変換器１０
は、以下のように動作する。
は、以下のように動作する。
【００１５】最初に、タイミング信号ＴＳ1によりスイ
ッチ素子ＳA及びＳFが、又これと同時にタイミング信号
ＴＳ3によりスイッチ素子ＳＣ11〜ＳＣ51が各々所定サ
ンプリング期間閉成され、コンデンサＣ1〜Ｃ5は両端間
電圧がＶINとなるまでアナログ電圧信号ＶINにより各々
充電される。
ッチ素子ＳA及びＳFが、又これと同時にタイミング信号
ＴＳ3によりスイッチ素子ＳＣ11〜ＳＣ51が各々所定サ
ンプリング期間閉成され、コンデンサＣ1〜Ｃ5は両端間
電圧がＶINとなるまでアナログ電圧信号ＶINにより各々
充電される。
【００１６】次に、スイッチ素子ＳA及びＳFは開成さ
れ、タイミング信号ＴＳ2によりスイッチ素子ＳR1〜Ｓ
R17が所定の順序で順次閉成されて、抵抗Ｒ1〜Ｒ16のう
ちの電圧ＶINに一番近い電圧が取り出される抵抗がサー
チされる。これに伴い、電圧信号ＶINの求めるべきデジ
タル値の上位４ビットに相当する信号が演算増幅器COMP
から出力されレジスタ／論理回路１４に供給される。そ
して、スイッチ素子ＳR1〜ＳR17のうちのサーチされた
抵抗の両端に相当する各スイッチ素子は閉成された状態
に維持される。
れ、タイミング信号ＴＳ2によりスイッチ素子ＳR1〜Ｓ
R17が所定の順序で順次閉成されて、抵抗Ｒ1〜Ｒ16のう
ちの電圧ＶINに一番近い電圧が取り出される抵抗がサー
チされる。これに伴い、電圧信号ＶINの求めるべきデジ
タル値の上位４ビットに相当する信号が演算増幅器COMP
から出力されレジスタ／論理回路１４に供給される。そ
して、スイッチ素子ＳR1〜ＳR17のうちのサーチされた
抵抗の両端に相当する各スイッチ素子は閉成された状態
に維持される。
【００１７】次に、スイッチ素子ＳC11〜ＳC52が所定の
順序で順次閉成され、演算増幅器COMPの入力電圧が最小
となる状態が求められる。これに伴い、求めるべきデジ
タル値の下位４ビットに相当する信号が演算増幅器COMP
から出力されレジスタ／論理回路１４に供給される。か
くして、レジスタ／論理回路１４からは、前記電圧信号
ＶINのデジタル値を表すデジタル信号ＤOUTが最終的に
出力される。
順序で順次閉成され、演算増幅器COMPの入力電圧が最小
となる状態が求められる。これに伴い、求めるべきデジ
タル値の下位４ビットに相当する信号が演算増幅器COMP
から出力されレジスタ／論理回路１４に供給される。か
くして、レジスタ／論理回路１４からは、前記電圧信号
ＶINのデジタル値を表すデジタル信号ＤOUTが最終的に
出力される。
【図１】 図１は、本発明によるアナログ−デジタル変
換器の一実施例の構成を示す回路図である。
換器の一実施例の構成を示す回路図である。
１０…アナログ−デジタル変換器、 １１…直列抵抗
回路、１２…タイミング制御回路、 １３…コ
ンデンサ回路、１４…レジスタ／論理回路、
Ｃ1〜Ｃ5…コンデンサ、ｎ1〜ｎ17…ノード、
Ｒ1〜Ｒ16…抵抗、ＳA、ＳF…スイッチ素子、
ＳR1〜ＳR17…スイッチ素子、ＳC11〜Ｓ
C52…スイッチ素子。
回路、１２…タイミング制御回路、 １３…コ
ンデンサ回路、１４…レジスタ／論理回路、
Ｃ1〜Ｃ5…コンデンサ、ｎ1〜ｎ17…ノード、
Ｒ1〜Ｒ16…抵抗、ＳA、ＳF…スイッチ素子、
ＳR1〜ＳR17…スイッチ素子、ＳC11〜Ｓ
C52…スイッチ素子。
Claims (1)
- 【請求項１】 第１基準電圧点と第２基準電圧点との間
に直列に接続された同一抵抗値の２N個の抵抗を備える
直列抵抗回路と、 前記直列抵抗回路の両端と該抵抗回路中の前記２N個の
抵抗の各接続点とを含む（２N＋１）個のノードのう
ち、奇数番目の各ノードを第１変換制御信号に基づいて
第１信号バスに選択的に接続する（２N-1＋１）個のス
イッチを含む第１スイッチ回路と、 前記（２N＋１）個のノードのうち、偶数番目の各ノー
ドを第２変換制御信号に基づいて第２信号バスに選択的
に接続する２N-1個のスイッチを含む第２スイッチ回路
と、 変換すべきアナログ電圧信号が供給される入力端子と前
記第１信号バスとの間に介挿されサンプリング時に閉成
されるサンプリングスイッチと、 単位容量を持つ１個のコンデンサと、該単位容量の２0
ないし２M-1倍の容量を各々持つＭ個のコンデンサとを
備えるコンデンサ回路と、 前記コンデンサ回路の前記（Ｍ＋１）個のコンデンサの
各一端を第３変換制御信号に基づいて前記第１信号バス
に選択的に接続する（Ｍ＋１）個のスイッチを含む第３
スイッチ回路と、 前記（Ｍ＋１）個のコンデンサの前記各一端を第４変換
制御信号に基づいて前記第２信号バスに選択的に接続す
る（Ｍ＋１）個のスイッチを含む第４スイッチ回路と、 前記（Ｍ＋１）個のコンデンサの他端が共通に接続され
た反転入力端子と、第３基準電圧が供給される非反転入
力端子とを備える比較器と、 前記比較器の前記反転入力端子と出力端子との間に介挿
されサンプリング時に閉成される短絡スイッチと、を有
し、前記比較器の出力端子に得られる信号に基づいて前
記変換すべきアナログ電圧信号のデジタル値が得られる
ことを特徴とするアナログ−デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24887796A JPH1075176A (ja) | 1996-08-30 | 1996-08-30 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24887796A JPH1075176A (ja) | 1996-08-30 | 1996-08-30 | アナログ−デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1075176A true JPH1075176A (ja) | 1998-03-17 |
Family
ID=17184766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24887796A Ceased JPH1075176A (ja) | 1996-08-30 | 1996-08-30 | アナログ−デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1075176A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1770867A1 (en) | 2005-09-08 | 2007-04-04 | Marvell World Trade Ltd. | Capacitive digital to analog and analog to digital converters |
| US7379012B2 (en) | 2005-09-08 | 2008-05-27 | Marvell World Trade Ltd. | Capacitive digital to analog and analog to digital converters |
| KR100878850B1 (ko) * | 2000-11-24 | 2009-01-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Ｄ/ａ 변환회로, 표시장치, 반도체장치, 및 반도체장치 구동방법 |
| CN1968022B (zh) | 2005-11-08 | 2010-09-29 | 三星电子株式会社 | 使用电容器和运算放大器的数字-模拟转换器 |
| US9590651B2 (en) | 2014-03-25 | 2017-03-07 | Seiko Epson Corporation | Successive comparison type analog/digital converter, physical quantity sensor, electronic device, moving object, and successive comparison type analog/digital conversion method |
-
1996
- 1996-08-30 JP JP24887796A patent/JPH1075176A/ja not_active Ceased
Cited By (9)
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