JPH1079669A - 積分型ａ／ｄ変換器およびａ／ｄ変換方法 - Google Patents
積分型ａ／ｄ変換器およびａ／ｄ変換方法Info
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- JPH1079669A JPH1079669A JP8233050A JP23305096A JPH1079669A JP H1079669 A JPH1079669 A JP H1079669A JP 8233050 A JP8233050 A JP 8233050A JP 23305096 A JP23305096 A JP 23305096A JP H1079669 A JPH1079669 A JP H1079669A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R13/02—Arrangements for displaying electric variables or waveforms for displaying measured electric variables in digital form
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- G01R13/0272—Circuits therefor for sampling
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Abstract
(57)【要約】
【課題】 簡単な回路構成で積分期間Ｔを被測定対象と
される装置のアナログ電圧の周期に応じて任意に設定で
きるようにする。 【解決手段】 一定の繰り返し周期のアナログ入力電圧
をゲートがＯＮとされた期間積分する積分回路１を有
し、その積分出力を基にアナログ入力電圧をＡ／Ｄ変換
する。ゲート制御回路３および位相シフト回路４からな
る制御部では、アナログ入力電圧の２周期にわたる期間
のうち１周期目を第１の積分期間、２周期目を第２の積
分期間とし、第１の積分期間は予め設定された単位積分
時間を単位周期にＯＮ／ＯＦＦが繰り返される制御信号
でゲートのＯＮ／ＯＦＦを制御し、第２の積分期間はそ
の制御信号を反転した信号でゲートのＯＮ／ＯＦＦを制
御する。
される装置のアナログ電圧の周期に応じて任意に設定で
きるようにする。 【解決手段】 一定の繰り返し周期のアナログ入力電圧
をゲートがＯＮとされた期間積分する積分回路１を有
し、その積分出力を基にアナログ入力電圧をＡ／Ｄ変換
する。ゲート制御回路３および位相シフト回路４からな
る制御部では、アナログ入力電圧の２周期にわたる期間
のうち１周期目を第１の積分期間、２周期目を第２の積
分期間とし、第１の積分期間は予め設定された単位積分
時間を単位周期にＯＮ／ＯＦＦが繰り返される制御信号
でゲートのＯＮ／ＯＦＦを制御し、第２の積分期間はそ
の制御信号を反転した信号でゲートのＯＮ／ＯＦＦを制
御する。
Description
【０００１】
【発明の属する技術分野】一定の繰り返し周期のアナロ
グ入力電圧をＡ／Ｄ変換する積分型Ａ／Ｄ変換器および
Ａ／Ｄ変換方法に関する。
グ入力電圧をＡ／Ｄ変換する積分型Ａ／Ｄ変換器および
Ａ／Ｄ変換方法に関する。
【０００２】
【従来の技術】図６は、従来の積分型Ａ／Ｄ変換器を備
える波形測定システムの一例を示すブロック図である。
える波形測定システムの一例を示すブロック図である。
【０００３】図６において、積分型Ａ／Ｄ変換器は積分
回路１０１、デジタイズ回路１０２、およびゲート制御
回路１０３より構成され、ＣＰＵバスを介してＣＰＵ１
０４と接続されている。ＣＰＵ１０４にはＣＰＵバスを
介してメモリ１０５および表示装置１０６等が接続され
ており、これにより波形測定システムを構成している。
回路１０１、デジタイズ回路１０２、およびゲート制御
回路１０３より構成され、ＣＰＵバスを介してＣＰＵ１
０４と接続されている。ＣＰＵ１０４にはＣＰＵバスを
介してメモリ１０５および表示装置１０６等が接続され
ており、これにより波形測定システムを構成している。
【０００４】積分回路１０１は積分ゲートのＯＮ／ＯＦ
Ｆ制御によりアナログ入力電圧の積分が行われる周知の
積分回路で、積分ゲートがＯＮの間に積分が行われ、Ｏ
ＦＦの間にその積分値が出力される。デジタイズ回路１
０２は、積分回路１０１から出力された積分出力をデジ
タル化するものである。ゲート制御回路１０３は、積分
回路１０１の積分ゲートのオン・オフを制御するもの
で、ゲート制御信号を出力する。
Ｆ制御によりアナログ入力電圧の積分が行われる周知の
積分回路で、積分ゲートがＯＮの間に積分が行われ、Ｏ
ＦＦの間にその積分値が出力される。デジタイズ回路１
０２は、積分回路１０１から出力された積分出力をデジ
タル化するものである。ゲート制御回路１０３は、積分
回路１０１の積分ゲートのオン・オフを制御するもの
で、ゲート制御信号を出力する。
【０００５】ＣＰＵ１０４は、デジタイズ回路１０２に
てデジタル化された値をソフトウェア処理でデータ処理
して、その結果を表示装置１０６に表示させたり、メモ
リ１０５に記憶させたりする。ここでは、例えばアナロ
グ入力電圧の波形測定を複数回行い、その平均値を求め
るといったデータ処理が行われる。
てデジタル化された値をソフトウェア処理でデータ処理
して、その結果を表示装置１０６に表示させたり、メモ
リ１０５に記憶させたりする。ここでは、例えばアナロ
グ入力電圧の波形測定を複数回行い、その平均値を求め
るといったデータ処理が行われる。
【０００６】上述の積分型Ａ／Ｄ変換器では、繰り返し
周期Ｔ’のアナログ入力電圧に対して、図７に示すよう
に、積分時間Ｔ1の間積分ゲートがＯＮとされて積分が
行われ、リセット時間Ｔ2の間積分ゲートがＯＦＦとさ
れてその積分値が出力されるとともに積分器のリセット
が行われる。
周期Ｔ’のアナログ入力電圧に対して、図７に示すよう
に、積分時間Ｔ1の間積分ゲートがＯＮとされて積分が
行われ、リセット時間Ｔ2の間積分ゲートがＯＦＦとさ
れてその積分値が出力されるとともに積分器のリセット
が行われる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
積分型Ａ／Ｄ変換器には以下のような問題がある。
積分型Ａ／Ｄ変換器には以下のような問題がある。
【０００８】積分時間Ｔ1とリセット時間Ｔ2とからなる
積分期間Ｔは、被測定対象とされる装置のアナログ電圧
の周期に応じて、例えば５００ｍｓ、１．０ｓ、１０ｓ
等の値に任意に設定できることが望まれる。このように
任意に積分期間Ｔを可変できるよう構成された従来の積
分型Ａ／Ｄ変換器は、ゲート制御回路および積分回路の
回路構成が複雑なものとなっていた。
積分期間Ｔは、被測定対象とされる装置のアナログ電圧
の周期に応じて、例えば５００ｍｓ、１．０ｓ、１０ｓ
等の値に任意に設定できることが望まれる。このように
任意に積分期間Ｔを可変できるよう構成された従来の積
分型Ａ／Ｄ変換器は、ゲート制御回路および積分回路の
回路構成が複雑なものとなっていた。
【０００９】加えて、積分時間Ｔ1が長時間に設定され
た場合には、積分回路のリーク、デジタイズ回路のオー
バーフローなどの問題が生じ、Ａ／Ｄ変換後の出力デー
タにこれらの要素が含まれてしまうという問題がある。
た場合には、積分回路のリーク、デジタイズ回路のオー
バーフローなどの問題が生じ、Ａ／Ｄ変換後の出力デー
タにこれらの要素が含まれてしまうという問題がある。
【００１０】本発明の目的は、上記各問題を解決し、簡
単な回路構成で積分期間Ｔを被測定対象とされる装置の
アナログ電圧の周期に応じて任意に設定でき、かつ、リ
ークやオーバーフローなどの問題が生じることのない積
分型Ａ／Ｄ変換器およびＡ／Ｄ変換方法を提供すること
にある。
単な回路構成で積分期間Ｔを被測定対象とされる装置の
アナログ電圧の周期に応じて任意に設定でき、かつ、リ
ークやオーバーフローなどの問題が生じることのない積
分型Ａ／Ｄ変換器およびＡ／Ｄ変換方法を提供すること
にある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の積分型Ａ／Ｄ変換器は、一定の繰り
返し周期のアナログ入力電圧をゲートがＯＮとされた期
間積分する積分回路を有し、前記積分回路の積分出力を
基に前記アナログ入力電圧をＡ／Ｄ変換する積分型Ａ／
Ｄ変換器において、予め設定された単位積分時間を基に
前記ゲートのＯＮ／ＯＦＦを制御する制御手段を有し、
前記制御手段は、前記アナログ入力電圧の２周期にわた
る期間のうち１周期目を第１の積分期間、２周期目を第
２の積分期間とし、前記第１の積分期間は前記単位積分
時間を単位周期にＯＮ／ＯＦＦが繰り返される制御信号
で前記ゲートのＯＮ／ＯＦＦを制御し、前記第２の積分
期間は前記制御信号を反転した信号で前記ゲートのＯＮ
／ＯＦＦを制御することを特徴とする。
め、本発明の第１の積分型Ａ／Ｄ変換器は、一定の繰り
返し周期のアナログ入力電圧をゲートがＯＮとされた期
間積分する積分回路を有し、前記積分回路の積分出力を
基に前記アナログ入力電圧をＡ／Ｄ変換する積分型Ａ／
Ｄ変換器において、予め設定された単位積分時間を基に
前記ゲートのＯＮ／ＯＦＦを制御する制御手段を有し、
前記制御手段は、前記アナログ入力電圧の２周期にわた
る期間のうち１周期目を第１の積分期間、２周期目を第
２の積分期間とし、前記第１の積分期間は前記単位積分
時間を単位周期にＯＮ／ＯＦＦが繰り返される制御信号
で前記ゲートのＯＮ／ＯＦＦを制御し、前記第２の積分
期間は前記制御信号を反転した信号で前記ゲートのＯＮ
／ＯＦＦを制御することを特徴とする。
【００１２】本発明の第２の積分型Ａ／Ｄ変換器は、一
定の繰り返し周期のアナログ入力電圧をゲートがＯＮと
された期間積分する第１および第２の積分回路を有し、
これら積分回路の積分出力を基に前記アナログ入力電圧
をＡ／Ｄ変換する積分型Ａ／Ｄ変換器であって、予め設
定された単位積分時間を単位周期にＯＮ／ＯＦＦが繰り
返されるゲート制御信号を前記第１および第２の積分回
路に対して出力するゲート制御回路と、前記第２の積分
回路に入力されるゲート制御信号の位相を反転する位相
反転回路と、を有することを特徴とする。
定の繰り返し周期のアナログ入力電圧をゲートがＯＮと
された期間積分する第１および第２の積分回路を有し、
これら積分回路の積分出力を基に前記アナログ入力電圧
をＡ／Ｄ変換する積分型Ａ／Ｄ変換器であって、予め設
定された単位積分時間を単位周期にＯＮ／ＯＦＦが繰り
返されるゲート制御信号を前記第１および第２の積分回
路に対して出力するゲート制御回路と、前記第２の積分
回路に入力されるゲート制御信号の位相を反転する位相
反転回路と、を有することを特徴とする。
【００１３】本発明の第１のＡ／Ｄ変換方法は、一定の
繰り返し周期のアナログ入力電圧をゲートがＯＮとされ
た期間積分する積分回路を有し、前記積分回路の積分出
力を基に前記アナログ入力電圧をＡ／Ｄ変換するＡ／Ｄ
変換方法であって、前記アナログ入力電圧の２周期にわ
たる期間のうち１周期目を第１の積分期間、２周期目を
第２の積分期間とし、前記第１の積分期間は予め設定さ
れた単位積分時間を単位周期にＯＮ／ＯＦＦが繰り返さ
れる制御信号で前記ゲートのＯＮ／ＯＦＦを制御し、前
記第２の積分期間は前記制御信号を反転した信号で前記
ゲートのＯＮ／ＯＦＦを制御して前記アナログ入力電圧
の積分値を得ることを特徴とする。
繰り返し周期のアナログ入力電圧をゲートがＯＮとされ
た期間積分する積分回路を有し、前記積分回路の積分出
力を基に前記アナログ入力電圧をＡ／Ｄ変換するＡ／Ｄ
変換方法であって、前記アナログ入力電圧の２周期にわ
たる期間のうち１周期目を第１の積分期間、２周期目を
第２の積分期間とし、前記第１の積分期間は予め設定さ
れた単位積分時間を単位周期にＯＮ／ＯＦＦが繰り返さ
れる制御信号で前記ゲートのＯＮ／ＯＦＦを制御し、前
記第２の積分期間は前記制御信号を反転した信号で前記
ゲートのＯＮ／ＯＦＦを制御して前記アナログ入力電圧
の積分値を得ることを特徴とする。
【００１４】本発明の第２のＡ／Ｄ変換方法は、一定の
繰り返し周期のアナログ入力電圧をゲートがＯＮとされ
た期間積分する第１および第２の積分回路を有し、これ
ら積分回路の積分出力を基に前記アナログ入力電圧をＡ
／Ｄ変換するＡ／Ｄ変換方法であって、前記第１の積分
回路を、予め設定された単位積分時間を単位周期にＯＮ
／ＯＦＦが繰り返されるゲート制御信号を基に制御し、
前記第２の積分回路を、前記ゲート制御信号の位相を反
転した信号で制御して前記アナログ入力電圧の積分値を
得ることを特徴とする。
繰り返し周期のアナログ入力電圧をゲートがＯＮとされ
た期間積分する第１および第２の積分回路を有し、これ
ら積分回路の積分出力を基に前記アナログ入力電圧をＡ
／Ｄ変換するＡ／Ｄ変換方法であって、前記第１の積分
回路を、予め設定された単位積分時間を単位周期にＯＮ
／ＯＦＦが繰り返されるゲート制御信号を基に制御し、
前記第２の積分回路を、前記ゲート制御信号の位相を反
転した信号で制御して前記アナログ入力電圧の積分値を
得ることを特徴とする。
【００１５】上記の通りの本発明によれば、積分回路に
よるアナログ入力電圧の積分は予め設定された単位積分
時間を単位周期にＯＮ／ＯＦＦが繰り返される制御信号
に基づいて行われることから、単位積分時間が小さけれ
ば、積分期間をアナログ入力電圧の周期に応じて任意に
設定できる。また、アナログ入力電圧の積分は単位積分
時間毎に行われるので、積分期間が長く設定されても、
従来のように積分回路のリーク、デジタイズ回路のオー
バーフローなどが生じることはない。
よるアナログ入力電圧の積分は予め設定された単位積分
時間を単位周期にＯＮ／ＯＦＦが繰り返される制御信号
に基づいて行われることから、単位積分時間が小さけれ
ば、積分期間をアナログ入力電圧の周期に応じて任意に
設定できる。また、アナログ入力電圧の積分は単位積分
時間毎に行われるので、積分期間が長く設定されても、
従来のように積分回路のリーク、デジタイズ回路のオー
バーフローなどが生じることはない。
【００１６】本発明のうち、アナログ入力電圧の２周期
にわたる期間のうち１周期目を第１の積分期間、２周期
目を第２の積分期間とするものにおいては、第１の積分
期間は単位積分時間を単位周期にＯＮ／ＯＦＦが繰り返
される制御信号でゲートのＯＮ／ＯＦＦが制御され、第
２の積分期間ではその制御信号を反転した信号でゲート
のＯＮ／ＯＦＦが制御されるので、第１の積分期間で積
分されなかたった部分は第２の積分期間で積分されるこ
ととなり、結果的にアナログ入力電圧を１周期にわたっ
て単位積分時間毎に積分したことになる。
にわたる期間のうち１周期目を第１の積分期間、２周期
目を第２の積分期間とするものにおいては、第１の積分
期間は単位積分時間を単位周期にＯＮ／ＯＦＦが繰り返
される制御信号でゲートのＯＮ／ＯＦＦが制御され、第
２の積分期間ではその制御信号を反転した信号でゲート
のＯＮ／ＯＦＦが制御されるので、第１の積分期間で積
分されなかたった部分は第２の積分期間で積分されるこ
ととなり、結果的にアナログ入力電圧を１周期にわたっ
て単位積分時間毎に積分したことになる。
【００１７】本発明のうち、第１および第２の積分回路
の積分出力を基にアナログ入力電圧がＡ／Ｄ変換される
ものにおいては、第１の積分回路が単位積分時間を単位
周期にＯＮ／ＯＦＦが繰り返されるゲート制御信号によ
り制御され、第２の積分回路がそのゲート制御信号を反
転した信号により制御されるので、第１の積分回路で積
分されなかたった部分が第２の積分回路で積分されるこ
ととなり、上記場合と同様、結果的にアナログ入力電圧
を１周期にわたって単位積分時間毎に積分したことにな
る。
の積分出力を基にアナログ入力電圧がＡ／Ｄ変換される
ものにおいては、第１の積分回路が単位積分時間を単位
周期にＯＮ／ＯＦＦが繰り返されるゲート制御信号によ
り制御され、第２の積分回路がそのゲート制御信号を反
転した信号により制御されるので、第１の積分回路で積
分されなかたった部分が第２の積分回路で積分されるこ
ととなり、上記場合と同様、結果的にアナログ入力電圧
を１周期にわたって単位積分時間毎に積分したことにな
る。
【００１８】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１９】図１は本発明の第１の実施例の積分型Ａ／
Ｄ変換器を備える波形測定システムの回路構成図であ
る。
Ｄ変換器を備える波形測定システムの回路構成図であ
る。
【００２０】図１において、積分型Ａ／Ｄ変換器は積分
回路１、デジタイズ回路２、ゲート制御回路３、および
位相シフト回路４より構成され、ＣＰＵバスを介してＣ
ＰＵ５と接続されている。ＣＰＵ５にはＣＰＵバスを介
してメモリ６および表示装置７等が接続されており、こ
れにより波形測定システムを構成している。
回路１、デジタイズ回路２、ゲート制御回路３、および
位相シフト回路４より構成され、ＣＰＵバスを介してＣ
ＰＵ５と接続されている。ＣＰＵ５にはＣＰＵバスを介
してメモリ６および表示装置７等が接続されており、こ
れにより波形測定システムを構成している。
【００２１】積分回路１は積分ゲートのＯＮ／ＯＦＦ制
御によりアナログ入力電圧の積分が行われる周知の積分
回路で、積分ゲートがＯＮの間に積分が行われ、ＯＦＦ
の間にその積分値が出力されるとともに積分器のリセッ
トが行われる。デジタイズ回路２は、積分回路１から出
力された積分値をデジタル化するものである。ゲート制
御回路３は、積分回路１の積分ゲートのオン・オフを制
御するもので、ゲート制御信号を出力する。位相シフト
回路４は、ゲート制御回路３から出力されたゲート制御
信号の位相を所定時間分シフトするものである。ＣＰＵ
５、メモリ６、および表示装置７は前述の図６に示した
ものと同様のものであり、ここではその構成の説明は省
略する。
御によりアナログ入力電圧の積分が行われる周知の積分
回路で、積分ゲートがＯＮの間に積分が行われ、ＯＦＦ
の間にその積分値が出力されるとともに積分器のリセッ
トが行われる。デジタイズ回路２は、積分回路１から出
力された積分値をデジタル化するものである。ゲート制
御回路３は、積分回路１の積分ゲートのオン・オフを制
御するもので、ゲート制御信号を出力する。位相シフト
回路４は、ゲート制御回路３から出力されたゲート制御
信号の位相を所定時間分シフトするものである。ＣＰＵ
５、メモリ６、および表示装置７は前述の図６に示した
ものと同様のものであり、ここではその構成の説明は省
略する。
【００２２】上述の積分型Ａ／Ｄ変換器では、アナログ
入力電圧が一定の繰り返し周期であることを利用し、ア
ナログ入力電圧の第１の周期とこれに続く第２の周期の
２つの周期を使用して積分が行われ、その積分出力を基
にＡ／Ｄ変換が行われる。
入力電圧が一定の繰り返し周期であることを利用し、ア
ナログ入力電圧の第１の周期とこれに続く第２の周期の
２つの周期を使用して積分が行われ、その積分出力を基
にＡ／Ｄ変換が行われる。
【００２３】図２は、上述の積分型Ａ／Ｄ変換器の積分
動作を示す図である。同図において、Ｔは被測定対象と
される装置のアナログ電圧の周期に応じて任意に設定さ
れる積分期間で、アナログ入力電圧の周期と一致してお
り、この積分期間Ｔに対し、２Ｔの期間を使用して積分
が行われる。ｔは本システムに予め設定されている単位
積分時間で、ゲート制御回路３はこの単位積分時間ｔに
基づいて積分ゲートのＯＮ／ＯＦＦ制御を行う。
動作を示す図である。同図において、Ｔは被測定対象と
される装置のアナログ電圧の周期に応じて任意に設定さ
れる積分期間で、アナログ入力電圧の周期と一致してお
り、この積分期間Ｔに対し、２Ｔの期間を使用して積分
が行われる。ｔは本システムに予め設定されている単位
積分時間で、ゲート制御回路３はこの単位積分時間ｔに
基づいて積分ゲートのＯＮ／ＯＦＦ制御を行う。
【００２４】前半の積分期間Ｔ（アナログ入力電圧の第
１の周期）では、ＯＮ／ＯＦＦが単位積分時間ｔ毎に繰
り返されるゲート制御信号を基に積分ゲートが制御され
て積分が行われ（斜線部）、積分回路１からはその単位
積分時間ｔ毎に積分出力が行われる。後半の積分期間Ｔ
（アナログ入力電圧の第２の周期）では、ゲート制御信
号の位相を位相シフト回路４により単位積分時間ｔだけ
遅延させた信号で積分ゲートが制御され、前半の周期Ｔ
の際に積分されなかたった残りの部分（斜線部）が積分
される。
１の周期）では、ＯＮ／ＯＦＦが単位積分時間ｔ毎に繰
り返されるゲート制御信号を基に積分ゲートが制御され
て積分が行われ（斜線部）、積分回路１からはその単位
積分時間ｔ毎に積分出力が行われる。後半の積分期間Ｔ
（アナログ入力電圧の第２の周期）では、ゲート制御信
号の位相を位相シフト回路４により単位積分時間ｔだけ
遅延させた信号で積分ゲートが制御され、前半の周期Ｔ
の際に積分されなかたった残りの部分（斜線部）が積分
される。
【００２５】ここで、積分期間Ｔは、アナログ入力電圧
の周期に応じて任意に設定可能であり、本実施例の場
合、Ｔ＝２ｎｔ（ｎ＝１，２，３，．．．）の条件を満
たす値に設定される。積分期間Ｔとして設定できる最小
分解能は２ｔとなるため、ｔを小さくすれば積分期間Ｔ
は実用上殆ど任意の時間長に設定できることになる。ま
た、本実施例では、アナログ入力電圧の積分は単位積分
時間ｔ毎に行われるので、積分期間Ｔが長く設定されて
も、積分回路のリーク、デジタイズ回路のオーバーフロ
ーなどが生じることはない。
の周期に応じて任意に設定可能であり、本実施例の場
合、Ｔ＝２ｎｔ（ｎ＝１，２，３，．．．）の条件を満
たす値に設定される。積分期間Ｔとして設定できる最小
分解能は２ｔとなるため、ｔを小さくすれば積分期間Ｔ
は実用上殆ど任意の時間長に設定できることになる。ま
た、本実施例では、アナログ入力電圧の積分は単位積分
時間ｔ毎に行われるので、積分期間Ｔが長く設定されて
も、積分回路のリーク、デジタイズ回路のオーバーフロ
ーなどが生じることはない。
【００２６】上記のようにして積分回路１により単位積
分時間毎に積分された値はその都度デジタイザ回路２に
出力され、デジタイザ回路２によりデジタル化され、測
定データとしてＣＰＵバス上に送出される。
分時間毎に積分された値はその都度デジタイザ回路２に
出力され、デジタイザ回路２によりデジタル化され、測
定データとしてＣＰＵバス上に送出される。
【００２７】波形測定システムでは、波形測定データ値
Ｖは、積分回路１において第ｍ番目にｔ時間積分した値
がデジタイズ回路２にてデジタル化された値をｖ（ｍ）
とすると、
Ｖは、積分回路１において第ｍ番目にｔ時間積分した値
がデジタイズ回路２にてデジタル化された値をｖ（ｍ）
とすると、
【００２８】
【数１】 で与えられる。
【００２９】上述のようにして２Ｔの期間を使用した測
定が行われると、続いて、時間αの後に次回の測定、す
なわち２Ｔの期間を使用したＡ／Ｄ変換が開始される。
ここで、時間αはシステムの都合で変えてもよく、アナ
ログ入力電圧の周期との関係は考慮する必要はない。
定が行われると、続いて、時間αの後に次回の測定、す
なわち２Ｔの期間を使用したＡ／Ｄ変換が開始される。
ここで、時間αはシステムの都合で変えてもよく、アナ
ログ入力電圧の周期との関係は考慮する必要はない。
【００３０】＜実施例２＞上述の第１の実施例の積分型
Ａ／Ｄ変換器では、積分期間Ｔは、Ｔ＝２ｎｔ（ｎ＝
１，２，３，．．．）の条件を満たすように設定されて
いるが、この条件をＴ＝（２ｎ−１）ｔ（ｎ＝１，２，
３，．．．）とすれば、図３に示すように前半の周期Ｔ
におけるゲート制御信号に対して、後半の周期Ｔにおけ
るゲート制御信号は反転したものとなり、位相シフト回
路４を設ける必要がなくなる。
Ａ／Ｄ変換器では、積分期間Ｔは、Ｔ＝２ｎｔ（ｎ＝
１，２，３，．．．）の条件を満たすように設定されて
いるが、この条件をＴ＝（２ｎ−１）ｔ（ｎ＝１，２，
３，．．．）とすれば、図３に示すように前半の周期Ｔ
におけるゲート制御信号に対して、後半の周期Ｔにおけ
るゲート制御信号は反転したものとなり、位相シフト回
路４を設ける必要がなくなる。
【００３１】この場合の波形測定データ値Ｖは、積分回
路１において第ｍ番目にｔ時間積分した値がデジタイズ
回路２にてデジタル化された値をｖ（ｍ）とすると、
路１において第ｍ番目にｔ時間積分した値がデジタイズ
回路２にてデジタル化された値をｖ（ｍ）とすると、
【００３２】
【数２】 で与えられる。
【００３３】本実施例の積分型Ａ／Ｄ変換器において
も、上述の第１の実施例の場合と同様積分期間Ｔは被測
定対象とされる装置のアナログ電圧の周期に応じて任意
に設定できる。また、積分期間Ｔが長く設定されても、
積分回路のリーク、デジタイズ回路のオーバーフローな
どが生じることもない。
も、上述の第１の実施例の場合と同様積分期間Ｔは被測
定対象とされる装置のアナログ電圧の周期に応じて任意
に設定できる。また、積分期間Ｔが長く設定されても、
積分回路のリーク、デジタイズ回路のオーバーフローな
どが生じることもない。
【００３４】＜実施例３＞図４は本発明の第３の実施例
の積分型Ａ／Ｄ変換器を備える波形測定システムの回路
構成図である。
の積分型Ａ／Ｄ変換器を備える波形測定システムの回路
構成図である。
【００３５】図４において、積分型Ａ／Ｄ変換器は、ア
ナログ入力電圧をそれぞれ入力とする積分回路１１，１
１’と、これら積分回路１１，１１’の出力をそれぞれ
デジタル化するデジタイズ回路１２，１２’と、各積分
回路１１，１１’の積分ゲートを制御するためのゲート
制御信号を出力するゲート制御回路１３と、積分回路１
１’のゲート制御信号入力ラインに設けられた位相反転
回路１４より構成され、図１と同様ＣＰＵバスを介して
ＣＰＵ５と接続されている。
ナログ入力電圧をそれぞれ入力とする積分回路１１，１
１’と、これら積分回路１１，１１’の出力をそれぞれ
デジタル化するデジタイズ回路１２，１２’と、各積分
回路１１，１１’の積分ゲートを制御するためのゲート
制御信号を出力するゲート制御回路１３と、積分回路１
１’のゲート制御信号入力ラインに設けられた位相反転
回路１４より構成され、図１と同様ＣＰＵバスを介して
ＣＰＵ５と接続されている。
【００３６】ゲート制御回路１３は、単位積分時間ｔ毎
にＯＮ／ＯＦＦが切り替わるゲート制御信号を出力す
る。積分回路１１にはゲート制御回路１３からのゲート
制御信号がそのまま入力される。積分回路１１’には、
ゲート制御信号入力ラインに位相反転回路１４が設けら
れているので、ゲート制御回路１３からのゲート制御信
号の反転信号が入力される。すなわち、図５に示すよう
に、積分回路１１の積分ゲートを制御する信号を反転し
た信号により、積分回路１１’の積分ゲートの制御が行
われる。この構成により、上述の第１および第２の実施
例のように２Ｔの期間を使用して測定を行う必要がなく
なり、期間Ｔだけで測定を行うことが可能になってい
る。
にＯＮ／ＯＦＦが切り替わるゲート制御信号を出力す
る。積分回路１１にはゲート制御回路１３からのゲート
制御信号がそのまま入力される。積分回路１１’には、
ゲート制御信号入力ラインに位相反転回路１４が設けら
れているので、ゲート制御回路１３からのゲート制御信
号の反転信号が入力される。すなわち、図５に示すよう
に、積分回路１１の積分ゲートを制御する信号を反転し
た信号により、積分回路１１’の積分ゲートの制御が行
われる。この構成により、上述の第１および第２の実施
例のように２Ｔの期間を使用して測定を行う必要がなく
なり、期間Ｔだけで測定を行うことが可能になってい
る。
【００３７】本実施例の積分型Ａ／Ｄ変換器において
も、希望積分時間Ｔはアナログ入力電圧の周期に応じて
任意に設定可能であり、また、積分期間Ｔが長く設定さ
れても、積分回路のリーク、デジタイズ回路のオーバー
フローなどが生じることもないことから、上述の第１お
よび第２の実施例の場合と同様の優位性を得る。
も、希望積分時間Ｔはアナログ入力電圧の周期に応じて
任意に設定可能であり、また、積分期間Ｔが長く設定さ
れても、積分回路のリーク、デジタイズ回路のオーバー
フローなどが生じることもないことから、上述の第１お
よび第２の実施例の場合と同様の優位性を得る。
【００３８】
【発明の効果】以上説明したように本発明によれば、積
分期間をアナログ入力電圧の周期に応じて任意に設定で
きる積分型Ａ／Ｄ変換器を、予め設定された単位積分時
間を単位周期にＯＮ／ＯＦＦが繰り返される制御信号に
基づいて積分回路を制御するといった簡単な構成で実現
できる。
分期間をアナログ入力電圧の周期に応じて任意に設定で
きる積分型Ａ／Ｄ変換器を、予め設定された単位積分時
間を単位周期にＯＮ／ＯＦＦが繰り返される制御信号に
基づいて積分回路を制御するといった簡単な構成で実現
できる。
【００３９】また、アナログ入力電圧の積分は単位積分
時間毎に行われるので、積分期間が長く設定されても、
従来のように積分回路のリーク、デジタイズ回路のオー
バーフローなどが生じることはなく、測定精度の高い積
分型Ａ／Ｄ変換器を提供することができる。
時間毎に行われるので、積分期間が長く設定されても、
従来のように積分回路のリーク、デジタイズ回路のオー
バーフローなどが生じることはなく、測定精度の高い積
分型Ａ／Ｄ変換器を提供することができる。
【図１】本発明の第１の実施例の積分型Ａ／Ｄ変換器を
備える波形測定システムの回路構成図である。
備える波形測定システムの回路構成図である。
【図２】図１に示すの積分型Ａ／Ｄ変換器の積分動作を
示す図である。
示す図である。
【図３】本発明の第２の実施例の積分型Ａ／Ｄ変換器に
おけるゲート制御信号を示す図である。
おけるゲート制御信号を示す図である。
【図４】本発明の第３の実施例の積分型Ａ／Ｄ変換器を
備える波形測定システムの回路構成図である。
備える波形測定システムの回路構成図である。
【図５】積分回路１１，１１’をそれぞれ制御するゲー
ト制御信号を示す図である。
ト制御信号を示す図である。
【図６】従来の積分型Ａ／Ｄ変換器を備える波形測定シ
ステムの一例を示すブロック図である。
ステムの一例を示すブロック図である。
【図７】図６に示す積分型Ａ／Ｄ変換器の積分動作を示
す図である。
す図である。
１，１１，１１’ 積分回路 ２，１２，１２’ デジタイズ回路 ３，１３ ゲート制御回路 ４ 位相シフト回路 １４ 位相反転回路
Claims (10)
- 【請求項１】 一定の繰り返し周期のアナログ入力電圧
をゲートがＯＮとされた期間積分する積分回路を有し、
前記積分回路の積分出力を基に前記アナログ入力電圧を
Ａ／Ｄ変換する積分型Ａ／Ｄ変換器において、 予め設定された単位積分時間を基に前記ゲートのＯＮ／
ＯＦＦを制御する制御手段を有し、 前記制御手段は、前記アナログ入力電圧の２周期にわた
る期間のうち１周期目を第１の積分期間、２周期目を第
２の積分期間とし、前記第１の積分期間は前記単位積分
時間を単位周期にＯＮ／ＯＦＦが繰り返される制御信号
で前記ゲートのＯＮ／ＯＦＦを制御し、前記第２の積分
期間は前記制御信号を反転した信号で前記ゲートのＯＮ
／ＯＦＦを制御することを特徴とする積分型Ａ／Ｄ変換
器。 - 【請求項２】 請求項１に記載の積分型Ａ／Ｄ変換器に
おいて、 前記第１および第２の積分期間をＴ、前記単位積分期間
をｔとするとき、 Ｔ＝２ｎｔ（ｎは自然数） の条件を満たすことを特徴とする積分型Ａ／Ｄ変換器。 - 【請求項３】 請求項２に記載の積分型Ａ／Ｄ変換器に
おいて、 前記制御手段は、前記制御信号を出力するゲート制御回
路と、前記第２の積分期間において前記制御信号の位相
を前記単位積分時間分だけ遅延させる位相シフト回路と
からなることを特徴とする積分型Ａ／Ｄ変換器。 - 【請求項４】 請求項１に記載の積分型Ａ／Ｄ変換器に
おいて、 前記第１および第２の積分期間をＴ、前記単位積分期間
をｔとするとき、 Ｔ＝（２ｎ−１）ｔ（ｎは自然数） の条件を満たすことを特徴とする積分型Ａ／Ｄ変換器。 - 【請求項５】 請求項４に記載の積分型Ａ／Ｄ変換器に
おいて、 前記制御手段は、前記制御信号を出力するゲート制御回
路より構成されていることを特徴とする積分型Ａ／Ｄ変
換器。 - 【請求項６】 一定の繰り返し周期のアナログ入力電圧
をゲートがＯＮとされた期間積分する第１および第２の
積分回路を有し、これら積分回路の積分出力を基に前記
アナログ入力電圧をＡ／Ｄ変換する積分型Ａ／Ｄ変換器
であって、 予め設定された単位積分時間を単位周期にＯＮ／ＯＦＦ
が繰り返されるゲート制御信号を前記第１および第２の
積分回路に対して出力するゲート制御回路と、 前記第２の積分回路に入力されるゲート制御信号の位相
を反転する位相反転回路と、を有することを特徴とする
積分型Ａ／Ｄ変換器。 - 【請求項７】 一定の繰り返し周期のアナログ入力電圧
をゲートがＯＮとされた期間積分する積分回路を有し、
前記積分回路の積分出力を基に前記アナログ入力電圧を
Ａ／Ｄ変換するＡ／Ｄ変換方法であって、 前記アナログ入力電圧の２周期にわたる期間のうち１周
期目を第１の積分期間、２周期目を第２の積分期間と
し、前記第１の積分期間は予め設定された単位積分時間
を単位周期にＯＮ／ＯＦＦが繰り返される制御信号で前
記ゲートのＯＮ／ＯＦＦを制御し、前記第２の積分期間
は前記制御信号を反転した信号で前記ゲートのＯＮ／Ｏ
ＦＦを制御して前記アナログ入力電圧の積分値を得るこ
とを特徴とするＡ／Ｄ変換方法。 - 【請求項８】 請求項７に記載のＡ／Ｄ変換方法におい
て、 前記第１および第２の積分期間をＴ、前記単位積分期間
をｔとするとき、 Ｔ＝２ｎｔ（ｎは自然数） の条件を満たすことを特徴とするＡ／Ｄ変換方法。 - 【請求項９】 請求項７に記載のＡ／Ｄ変換方法におい
て、 前記第１および第２の積分期間をＴ、前記単位積分期間
をｔとするとき、 Ｔ＝（２ｎ−１）ｔ（ｎは自然数） の条件を満たすことを特徴とするＡ／Ｄ変換方法。 - 【請求項１０】 一定の繰り返し周期のアナログ入力電
圧をゲートがＯＮとされた期間積分する第１および第２
の積分回路を有し、これら積分回路の積分出力を基に前
記アナログ入力電圧をＡ／Ｄ変換するＡ／Ｄ変換方法で
あって、 前記第１の積分回路を、予め設定された単位積分時間を
単位周期にＯＮ／ＯＦＦが繰り返されるゲート制御信号
を基に制御し、前記第２の積分回路を、前記ゲート制御
信号の位相を反転した信号で制御して前記アナログ入力
電圧の積分値を得ることを特徴とするＡ／Ｄ変換方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23305096A JP3732588B2 (ja) | 1996-09-03 | 1996-09-03 | 積分型ａ／ｄ変換器およびａ／ｄ変換方法 |
| US08/923,388 US6087825A (en) | 1996-09-03 | 1997-09-03 | Waveform sampling apparatus |
| US09/571,065 US6265860B1 (en) | 1996-09-03 | 2000-05-15 | Waveform measuring apparatus and waveform obtaining method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23305096A JP3732588B2 (ja) | 1996-09-03 | 1996-09-03 | 積分型ａ／ｄ変換器およびａ／ｄ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079669A true JPH1079669A (ja) | 1998-03-24 |
| JP3732588B2 JP3732588B2 (ja) | 2006-01-05 |
Family
ID=16949020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23305096A Expired - Fee Related JP3732588B2 (ja) | 1996-09-03 | 1996-09-03 | 積分型ａ／ｄ変換器およびａ／ｄ変換方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6087825A (ja) |
| JP (1) | JP3732588B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6624623B2 (en) * | 2000-10-20 | 2003-09-23 | Eads Deutschland Gmbh | Method and apparatus for digitally measuring the frequency of a signal by integration of its signal phase |
| US7033861B1 (en) | 2005-05-18 | 2006-04-25 | Staktek Group L.P. | Stacked module systems and method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807147A (en) * | 1983-10-20 | 1989-02-21 | Burr-Brown Corporation | Sampling wave-form digitizer for dynamic testing of high speed data conversion components |
| US4641246A (en) * | 1983-10-20 | 1987-02-03 | Burr-Brown Corporation | Sampling waveform digitizer for dynamic testing of high speed data conversion components |
| US5066909A (en) * | 1990-01-30 | 1991-11-19 | Hewlett-Packard Company | Apparatus for testing an electronic circuit having an arbitrary output waveform |
| US5589763A (en) * | 1995-05-16 | 1996-12-31 | Texas Instruments Incorporated | Coherent undersampling digitizer for use with automatic field test equipment |
-
1996
- 1996-09-03 JP JP23305096A patent/JP3732588B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-03 US US08/923,388 patent/US6087825A/en not_active Expired - Fee Related
-
2000
- 2000-05-15 US US09/571,065 patent/US6265860B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3732588B2 (ja) | 2006-01-05 |
| US6265860B1 (en) | 2001-07-24 |
| US6087825A (en) | 2000-07-11 |
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