JPH0440543A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0440543A JPH0440543A JP2147905A JP14790590A JPH0440543A JP H0440543 A JPH0440543 A JP H0440543A JP 2147905 A JP2147905 A JP 2147905A JP 14790590 A JP14790590 A JP 14790590A JP H0440543 A JPH0440543 A JP H0440543A
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- Japan
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- micro
- rom
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置に関し、
大容量マイクロＲＯＭの試験時間を短縮化することを目
的とし、 マイクロＲＯＭに記憶されたマイクロ命令を読み出す読
み出し手段と、テストモード中に前記読み出し手段によ
りマイクロＲＯＭから読み出されたパラレルのマイクロ
命令の２ビット毎の一致、不一致を示す信号を外部へ出
力する論理回路とを具備する。
的とし、 マイクロＲＯＭに記憶されたマイクロ命令を読み出す読
み出し手段と、テストモード中に前記読み出し手段によ
りマイクロＲＯＭから読み出されたパラレルのマイクロ
命令の２ビット毎の一致、不一致を示す信号を外部へ出
力する論理回路とを具備する。
本発明は、マイクロシーケンサを内蔵する例えばマイク
ロプロセッサまたはＤＭＡＣ等周辺ＬＳなどの半導体集
積回路装置に関する。
ロプロセッサまたはＤＭＡＣ等周辺ＬＳなどの半導体集
積回路装置に関する。
近年、マイクロプロセッサなどの半導体集積回路装置は
一段と高機能化、高集積化する傾向にあり、この高集積
化を実現するためにシーケンス動作をランダムロジック
回路で構成する代わりに、ＰＬＡ（プログラマブルロジ
ンクアレイ）やマイクロシーケンサ（マイクロＲＯＭ）
で構成することにより、チップ内の配線や面積を削減し
ている。
一段と高機能化、高集積化する傾向にあり、この高集積
化を実現するためにシーケンス動作をランダムロジック
回路で構成する代わりに、ＰＬＡ（プログラマブルロジ
ンクアレイ）やマイクロシーケンサ（マイクロＲＯＭ）
で構成することにより、チップ内の配線や面積を削減し
ている。
従来、この種の半導体集積回路装置に対して出荷試験時
等における動作確認をする場合、マイクロシーケンサの
マイクロＲＯＭにアドレスを印加し、出力データを外部
バスを介して外部記憶装置にコピー等し、基準データと
比較して確認を行うダンプ方式が知られている。
等における動作確認をする場合、マイクロシーケンサの
マイクロＲＯＭにアドレスを印加し、出力データを外部
バスを介して外部記憶装置にコピー等し、基準データと
比較して確認を行うダンプ方式が知られている。
〔発明が解決しようとする課題］
しかしながら、」１記従来の試験方式では、マイクロＲ
ＯＭの出力ビット数が外部バスの幅より多い場合、マイ
クロＲＯＭのデータを１回で出力することができず、試
験時間が長いという問題点がある。
ＯＭの出力ビット数が外部バスの幅より多い場合、マイ
クロＲＯＭのデータを１回で出力することができず、試
験時間が長いという問題点がある。
すなわち、マイクロＲＯＭの出力ビット数が６４ビット
で、外部ハスの幅が３２ビットである場合には、マイク
ロＲＯＭのデータを２回で出力することになり、このマ
イクロＲＯＭの動作確認に必要なりロック数が２倍にな
るので、大容量のマイクロＲＯＭの試験時間が大幅に長
くなる。
で、外部ハスの幅が３２ビットである場合には、マイク
ロＲＯＭのデータを２回で出力することになり、このマ
イクロＲＯＭの動作確認に必要なりロック数が２倍にな
るので、大容量のマイクロＲＯＭの試験時間が大幅に長
くなる。
本発明は上記従来の問題点に鑑み、大容量マイクロＲＯ
Ｍの試験時間を短縮化することを目的とする。
Ｍの試験時間を短縮化することを目的とする。
本発明の半導体集積回路装置は上記目的を達成するため
その基本ブロックを第１図に示すように、マイクロＲＯ
ＭＩに記憶されたマイクロ命令を読み出す読み出し手段
２と、テストモード中に前記読み出し手段２によりマイ
クロＲＯＭＩから読み出されたパラレルのマイクロ命令
の２ビン１〜毎の一致、不一致を示す信号を外部へ出力
する論理回路３とを具備する。
その基本ブロックを第１図に示すように、マイクロＲＯ
ＭＩに記憶されたマイクロ命令を読み出す読み出し手段
２と、テストモード中に前記読み出し手段２によりマイ
クロＲＯＭＩから読み出されたパラレルのマイクロ命令
の２ビン１〜毎の一致、不一致を示す信号を外部へ出力
する論理回路３とを具備する。
〔作用］
本発明は上記構成により、マイクロＲＯＭ２から読み出
されたマイクロ命令の２ビット毎の一致、不一致を示す
信号が外部に出力される。
されたマイクロ命令の２ビット毎の一致、不一致を示す
信号が外部に出力される。
したがって、マイクロＲＯＭ２の出力ヒソト数が外部ハ
ス６のピッ１−数より例えば２倍（３２ビットに対して
６４ビット）多い場合であっても１回の読み出し動作で
済み、大容量マイクロＲＯＭの試験時間が短縮化される
。
ス６のピッ１−数より例えば２倍（３２ビットに対して
６４ビット）多い場合であっても１回の読み出し動作で
済み、大容量マイクロＲＯＭの試験時間が短縮化される
。
以下、図面を参照して本発明の詳細な説明する。第２図
は本発明に係る半導体集積回路装置が適用される画像処
理プロセッサ１０を示すブロック図であり、第３図は画
像処理プロセッサ１０の各ユニットの要部ブロック図で
ある。
は本発明に係る半導体集積回路装置が適用される画像処
理プロセッサ１０を示すブロック図であり、第３図は画
像処理プロセッサ１０の各ユニットの要部ブロック図で
ある。
第２図において、画像処理プロセツサ１０は、外部バス
２１を介して外部のボストＣＰＵ （中央処理装置）２
２やシステムメモリ２３などに接続されるとともに、外
部ハス２４を介して外部のグラフィックメモリ２５や表
示装置２６などに接続される。
２１を介して外部のボストＣＰＵ （中央処理装置）２
２やシステムメモリ２３などに接続されるとともに、外
部ハス２４を介して外部のグラフィックメモリ２５や表
示装置２６などに接続される。
画像処理プロセッサ１０は、外部のポスＩ−ＣＰ Ｕ２
２からの描画コマンドやパラメータを外部バス２１を介
して受は取るホストハスインタフェース（Ｉ／Ｆ）部用
、ボスｌ−ハスＩ／Ｆ部１１が受の取った描画コマンド
やパラメータを解析し、直線や円などの図形の描画用ア
ドレスを発生等する描画演算部１２、および描画演算部
１２が発生した描画用アドレスを外部バス２４を介して
出力し、外部のグラフィックメモリ２５に描画処理を行
わせるグラフィックバスＩ／Ｆ部１３といった各ユニッ
ト１１〜１３を有する。
２からの描画コマンドやパラメータを外部バス２１を介
して受は取るホストハスインタフェース（Ｉ／Ｆ）部用
、ボスｌ−ハスＩ／Ｆ部１１が受の取った描画コマンド
やパラメータを解析し、直線や円などの図形の描画用ア
ドレスを発生等する描画演算部１２、および描画演算部
１２が発生した描画用アドレスを外部バス２４を介して
出力し、外部のグラフィックメモリ２５に描画処理を行
わせるグラフィックバスＩ／Ｆ部１３といった各ユニッ
ト１１〜１３を有する。
ユニット１１〜１３はそれぞれ、各内部回路を動作させ
るために第３図に示すようなマイクロシーケンサ３０を
有し、通常の動作時にはこのマイクロシーケンサ３０か
らのシーケンス信号により処理を行つ。
るために第３図に示すようなマイクロシーケンサ３０を
有し、通常の動作時にはこのマイクロシーケンサ３０か
らのシーケンス信号により処理を行つ。
マイクロシーケンサ３０は第３図に示すように、バスＩ
／Ｆ部（１１または１２）から与えられる外部コマンド
によりマイクロ命令の開始アドレスを発生するコマンド
デコーダ３１と、開始アドレス、次順のアドレスまたは
分岐アドレスを選択するセレクタ３２と、分岐信号によ
りセレクタ３２を制御する分岐制御回路３３と、セレク
タ３２から後段のマイクロＲＯＭ３５に与えられるアド
レスをラッチするアドレスレジスタ３４と、アドレスレ
ジスタ３４がランチしたアドレスを１つインクリメンｌ
−して次順のアドレスを発生し、セレクタ３２に印加す
るインクリメンタ３６とを有する。
／Ｆ部（１１または１２）から与えられる外部コマンド
によりマイクロ命令の開始アドレスを発生するコマンド
デコーダ３１と、開始アドレス、次順のアドレスまたは
分岐アドレスを選択するセレクタ３２と、分岐信号によ
りセレクタ３２を制御する分岐制御回路３３と、セレク
タ３２から後段のマイクロＲＯＭ３５に与えられるアド
レスをラッチするアドレスレジスタ３４と、アドレスレ
ジスタ３４がランチしたアドレスを１つインクリメンｌ
−して次順のアドレスを発生し、セレクタ３２に印加す
るインクリメンタ３６とを有する。
マイクロＲＯＭ２Ｓは、予め格納されたマイクロ命令（
各処理の制御信号）をアドレスレジスタ３４からのアド
レスに従ってｎヒソ１〜パラレルに出力し、このマイク
ロ命令は、出力レジスタ３７によりランチされた後、外
部に出力される。
各処理の制御信号）をアドレスレジスタ３４からのアド
レスに従ってｎヒソ１〜パラレルに出力し、このマイク
ロ命令は、出力レジスタ３７によりランチされた後、外
部に出力される。
本実施例のマイクロシーケンサ３ｏでは、通常、マイク
ロシーケンサ３ｏの出力で制御される回路（以下、被制
御回路３８）がセレクタ３９を介してハスインターフェ
ース４０に接続されており、テストモード信号がアクテ
ィブになると排他的論理和回路４１（論理回路）の出力
（２ビット毎の一致、不−Ｐｉを示す信号で、全部でｍ
ビットの信号、但しｍ ＜ ｎ ）がセレクタ３９を介
してバスインターフェース４０に接続されるようになっ
ている。
ロシーケンサ３ｏの出力で制御される回路（以下、被制
御回路３８）がセレクタ３９を介してハスインターフェ
ース４０に接続されており、テストモード信号がアクテ
ィブになると排他的論理和回路４１（論理回路）の出力
（２ビット毎の一致、不−Ｐｉを示す信号で、全部でｍ
ビットの信号、但しｍ ＜ ｎ ）がセレクタ３９を介
してバスインターフェース４０に接続されるようになっ
ている。
このようなマイクロシーケンサ３ｏを出荷時等において
試験する場合、第４図に示すように、マイクロＲＯＭ３
５の出力ラインの２つのライン毎に排他的論理和回路４
１．〜４１．が接続され、排他的論理和回路４１．〜４
Ｌの各出力端子は、セレクタ３９およびバスインターフ
ェース４０（ホストハスＩ／Ｆ部１１に相当）を介して
第２図の外部ハス２１に接続される。尚、マイクロＲＯ
Ｍ３５のヒツト数が奇数である場合には残りの１ヒツ１
〜が直接出力される。
試験する場合、第４図に示すように、マイクロＲＯＭ３
５の出力ラインの２つのライン毎に排他的論理和回路４
１．〜４１．が接続され、排他的論理和回路４１．〜４
Ｌの各出力端子は、セレクタ３９およびバスインターフ
ェース４０（ホストハスＩ／Ｆ部１１に相当）を介して
第２図の外部ハス２１に接続される。尚、マイクロＲＯ
Ｍ３５のヒツト数が奇数である場合には残りの１ヒツ１
〜が直接出力される。
また、排他的論理和回路４１．〜４１、の出力信号を第
２図の出力レジスタ３７を介して外部ハス２１に接続し
てもよい。
２図の出力レジスタ３７を介して外部ハス２１に接続し
てもよい。
また、第２図に示すシステムメモリ２３には予め、マイ
クロＲＯＭ３５に記憶されたマイクロ命令の２ビット毎
の排他的論理和データが記憶され、ポス１、ｃＰＬＩ２
２は、マイクロＲＯＭ３５の読み出し用コマンドを外部
ハス２１を介してコマンドデコーダ３１に出力する。
クロＲＯＭ３５に記憶されたマイクロ命令の２ビット毎
の排他的論理和データが記憶され、ポス１、ｃＰＬＩ２
２は、マイクロＲＯＭ３５の読み出し用コマンドを外部
ハス２１を介してコマンドデコーダ３１に出力する。
次に、上記実施例の動作を説明する。
ホストＣＰＵ２２がマイクロＲＯＭ３５の読み出し用コ
マンドを外部へ′ス２１に出力し、このコマンドがコマ
ンドデコーダ３１に入力すると、コマンドデコーダ３１
がこのコマンドによりマイクロ命令の開始アドレスを発
生ずる。
マンドを外部へ′ス２１に出力し、このコマンドがコマ
ンドデコーダ３１に入力すると、コマンドデコーダ３１
がこのコマンドによりマイクロ命令の開始アドレスを発
生ずる。
セレクタ３２ば、先ずこの開始アドレスを選択して出力
した後、インクリメンタ３６からの次順のアドレス又は
分岐制御回路３３からの分岐先アドレスを順次選択し、
アドレスレジスタ３４がこの次順のアドレスを順次ラッ
チしてマイクロＲＯＭ３５に出力する。
した後、インクリメンタ３６からの次順のアドレス又は
分岐制御回路３３からの分岐先アドレスを順次選択し、
アドレスレジスタ３４がこの次順のアドレスを順次ラッ
チしてマイクロＲＯＭ３５に出力する。
フィクロＲＯＭ３５に予め格納されたマイクロ命令はこ
のアドレスにより順次ｎピッ１〜パラレルに読み出され
、排他的論理和回路４１１〜４１□により２ビット毎の
排他的論理和信号（全部でｍビット）が外部ハス２１に
出力される。
のアドレスにより順次ｎピッ１〜パラレルに読み出され
、排他的論理和回路４１１〜４１□により２ビット毎の
排他的論理和信号（全部でｍビット）が外部ハス２１に
出力される。
ポスｌ−ＣＰＵ２２は、この各排他的論理和信号とシス
テムメモリ２３の各排他的論理和データを比較し、一致
しているか否かを判定することにより画像処理プロセッ
サ１０の各ユニット１１〜１３のマイクロシーケンサ３
０（マイクロＲＯＭ３５）を試験する。
テムメモリ２３の各排他的論理和データを比較し、一致
しているか否かを判定することにより画像処理プロセッ
サ１０の各ユニット１１〜１３のマイクロシーケンサ３
０（マイクロＲＯＭ３５）を試験する。
したがって、排他的論理和回路４１、〜４１゜から出力
されるヒツト数がマイクロＲＯＭ３５の出力ビット数の
１／２になり、例えばｎを６４とするとｍばその半分の
３２となるから、マイクロＲＯＭ３５のマイクロ命令を
直接試験する場合に比べて試験時間を半減することがで
きる。
されるヒツト数がマイクロＲＯＭ３５の出力ビット数の
１／２になり、例えばｎを６４とするとｍばその半分の
３２となるから、マイクロＲＯＭ３５のマイクロ命令を
直接試験する場合に比べて試験時間を半減することがで
きる。
以上説明したように本発明は、マイクロＲＯＭから読み
出されたマイクロ命令の２ビット毎の一致、不一致信号
を外部ハスに出力したので、マイクロＲＯＭの出力ビッ
ト数が外部バスのビン１〜数よりも例えば２倍多い場合
でも１回の読み出し動作でマイクロ命令を読み出すこと
ができ、大容量マイクロＲＯＭの試験時間を短縮化する
ことができる。
出されたマイクロ命令の２ビット毎の一致、不一致信号
を外部ハスに出力したので、マイクロＲＯＭの出力ビッ
ト数が外部バスのビン１〜数よりも例えば２倍多い場合
でも１回の読み出し動作でマイクロ命令を読み出すこと
ができ、大容量マイクロＲＯＭの試験時間を短縮化する
ことができる。
第１図は本発明の機能ブロック図、
第２〜４図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、 第２図はその画像処理プロセッサのブロック図、第３図
はそのマイクロシーケンサのブロック図、第４図はその
マイクロシーケンサの要部プロ・ノり図である。 １．３５・・・・・・マイクロＲＯＭ。 ２・・・・・・マイクロ命令読メ出し手段、３・・・・
・・論理回路、 ２１．２４・・・外部ハス、 ４１・・・・・・排他的論理和回路（論理回路）■ 本発明の機能ブロック図 第１図
例を示す図であり、 第２図はその画像処理プロセッサのブロック図、第３図
はそのマイクロシーケンサのブロック図、第４図はその
マイクロシーケンサの要部プロ・ノり図である。 １．３５・・・・・・マイクロＲＯＭ。 ２・・・・・・マイクロ命令読メ出し手段、３・・・・
・・論理回路、 ２１．２４・・・外部ハス、 ４１・・・・・・排他的論理和回路（論理回路）■ 本発明の機能ブロック図 第１図
Claims (1)
- 【特許請求の範囲】 マイクロＲＯＭに記憶されたマイクロ命令を読み出す
読み出し手段と、 テストモード中に前記読み出し手段によりマイクロＲＯ
Ｍから読み出されたパラレルのマイクロ命令の２ビット
毎の一致、不一致を示す信号を外部へ出力する論理回路
とを具備することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147905A JPH0440543A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147905A JPH0440543A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440543A true JPH0440543A (ja) | 1992-02-10 |
Family
ID=15440783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147905A Pending JPH0440543A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440543A (ja) |
-
1990
- 1990-06-06 JP JP2147905A patent/JPH0440543A/ja active Pending
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