JPH1093035A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 容量部の面積の縮小化を図ることで、チップ
の微細化を図った半導体装置を提供する。 【解決手段】 本発明の半導体装置は、半導体基板１上
のゲート絶縁膜２を介して形成されたゲート電極３から
成る第１の遅延容量部と、前記第１の遅延容量部となる
ゲート電極３の上部にメモリセル用と同一層であり、か
つ同構造のキャパシタ１０から成る第２の遅延容量部と
を具備したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に回路中で遅延を目的として、大きな容量を必要
とするものにおいて、当該容量部分の面積の縮小化を図
り、チップの微細化を図ることを目的とする半導体装置
に関する。

【０００２】

【従来の技術】従来、この種の半導体装置について図面
を基に説明する。例えば、ＤＲＡＭ（Dynamic Random A
ccess Memory）回路の中で遅延を目的として、大きな容
量部を形成することがある。通常、このような容量部
は、ゲート電極（トランジスタを形成する電極と同一
層）と半導体基板との間の容量を利用して作られてい
る。

【０００３】図３は従来の遅延用容量部の断面図を示
し、従来の遅延用容量部５０は、半導体基板５１上にゲ
ート絶縁膜５２を介して形成されたゲート電極５３と、
該ゲート電極５３に両端部から素子分離用のＬＯＣＯＳ
酸化膜５４間に形成されたソース・ドレイン拡散層５
５、５６が形成され、前記ゲート電極５３には任意の信
号が入力され、ソース電極５５及びドレイン電極５６を
ＧＮＤに接続して成るものである。

【０００４】

【発明が解決しようとする課題】しかし、回路によって
は、大きな容量部を多段に渡って形成しなければならな
い場合があり（図４に示す遅延回路の一例を参照）、そ
れを実現するには、大面積のパターンが必要となり、チ
ップサイズが大きくなるという問題があった。従って、
本発明では容量部の面積の縮小化を図ることで、チップ
の微細化を図った半導体装置を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】そこで、本発明の半導体
装置は半導体基板１上のゲート絶縁膜２を介して形成さ
れたゲート電極３から成る第１の遅延容量部と、前記第
１の遅延容量部となるゲート電極３の上部にメモリセル
用と同一層であり、かつ同構造のキャパシタ１０から成
る第２の遅延容量部とを具備したものである。

【０００６】

【発明の実施の形態】以下、本発明の一実施の形態の半
導体装置について図面を基に説明する。本発明の半導体
装置は、容量部を形成するＭＯＳトランジスタであり、
図１に示す構成となっている。１は半導体基板で、該半
導体基板１上にゲート絶縁膜２を介してゲート電極３が
形成され、第１の容量部が形成されている。

【０００７】また、前記ゲート電極３の両端部から素子
分離膜としてのＬＯＣＯＳ酸化膜４に囲まれた領域には
ソース・ドレイン拡散層５、６が形成されている。更
に、前記ゲート電極３の上方には図示しないメモリセル
用として形成したキャパシタと同一層であり、かつ同構
造のキャパシタ１０が形成されている。当該キャパシタ
１０は、容量絶縁膜８を介して上下に一対の電極、第１
の電極７と該第１の電極７に対向する対向電極としての
第２の電極９とから構成され、第２の容量部を形成して
いる。

【０００８】このようにゲート電極３と第１の電極７は
コンタクトをとり、同電位となっており、これらは、そ
れぞれ半導体基板１と第２の電極９の間で容量部を形成
することになる。そして、前記第２の電極９は１／２Ｖ
CCに接続され、ソース電極及びドレイン電極はＧＮＤに
接続されている。

【０００９】以上説明した通り、本発明の遅延用容量部
１１は第１及び第２の容量部から構成されており、本発
明の特徴は、前述した第１の容量部を形成するゲート電
極３の上部平面内に第２の容量部を形成する、メモリセ
ル用のキャパシタと同一層であり、かつ同構造のキャパ
シタ１０を多数形成し、これを遅延用に転用すること
で、従来の容量部の構造に比してパターン面積を１／２
〜１／３程度に縮小でき、チップの微細化が図れるとい
うものである。

【００１０】以下、本発明の他の実施の形態について説
明する。尚、一実施の形態と同等の構成については同符
号を付し、その説明を省略する。前述した一実施の形態
では、ゲート電極３の上部平面内に第２の容量部となる
キャパシタ１０を多数形成する構成となっているが、こ
のような構成に限らず、ゲート電極３の上部全面を大面
積の１つの電極から形成する構成としても良く、同様に
従来に比して容量部の面積の縮小化が図れる。

【００１１】また、図２に示すように第２の電極９、ソ
ース電極５及びドレイン電極６を全てＧＮＤに接続する
構造としても良い。本発明では、大きな容量部を必要と
する回路において、当該容量部により大面積のパターン
が必要となり、チップの微細化が図れないという従来の
問題をＤＲＡＭのメモリセル用のキャパシタの製造技術
を用いて、遅延用の第１の容量部となるゲート電極３上
に第２の容量部を形成することで解消できる。

【００１２】尚、本実施の形態では、ＤＲＡＭの回路に
おいて、大容量部を必要とする場合について説明した
が、本発明はこれに限らず、種々の回路に適用できる
が、ＤＲＡＭ回路に適用すれば、製造工程が複雑になる
ことがなく、更に効果がある。

【００１３】

【発明の効果】以上、本発明によれば第１の容量部を形
成するゲート電極の上部に第２の容量部を形成するメモ
リセル用と同一層であり、かつ同構造のキャパシタを形
成し、これを遅延用に転用することで、従来の容量部の
構造に比してパターン面積をおよそ１／２〜１／３程度
に縮小でき、チップの微細化が図れる。

【図面の簡単な説明】

【図１】本発明一実施の形態の半導体装置を示す断面図
である。

【図２】本発明他の実施の形態の半導体装置を示す断面
図である。

【図３】従来の遅延用容量部となる半導体装置を示す断
面図である。

【図４】従来の遅延回路の回路構成図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート絶縁膜を介して形
   成されたゲート電極と、 前記ゲート電極の両端部から素子分離膜間に形成された
   ソース・ドレイン領域と、 前記ゲート電極上に形成された、メモリセル用と同一層
   であり、かつ同構造のキャパシタとを具備したことを特
   徴とする半導体装置。
2. 【請求項２】 半導体基板上のゲート絶縁膜を介して形
   成されたゲート電極から成る第１の遅延用容量部と、 前記第１の遅延用容量部となるゲート電極の上部にメモ
   リセル用と同一層であり、かつ同構造のキャパシタから
   成る第２の遅延用容量部とを具備したことを特徴とする
   半導体装置。
3. 【請求項３】 前記キャパシタの対向電極は、１／２Ｖ
   CCに接続されるか、またはＧＮＤに接続されることを特
   徴する半導体装置。