JPH11103304A - セル同期回路及びセル多重化装置 - Google Patents

Abstract

(57)【要約】 【課題】必要とするメモリ容量を少なくし且つ制御を簡
単にするセル同期回路を提供する。 【解決手段】セル同期回路１０は、時分割多重化された
ＡＴＭセルデータが入力されるＥＳ（エラスチック ス
トア）部１１、このＥＳ部１１の書込み及び読出し制御
を行うＥＳ制御部１２及びＥＳ部１１の出力に接続さ
れ、ＡＴＭセルデータとセルパルス（ＣＰ）を出力する
セル同期制御部１３を備える。ＥＳ部１１は夫々異なる
速度で同時に書込み読出しされる２領域のメモリを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は非同期転送モード
（ＡＴＭ）データ伝送装置におけるセル同期回路及びセ
ル多重化装置に関する。

【０００２】

【従来の技術】データ通信の加入者回線から受信したＡ
ＴＭを持つ比較的低速の固定長パケット（セル）をバッ
ファメモリに蓄積し、境界を同定して読出された正しい
データブロックを出力回線に送信するセル同期機能を備
えたセル多重化技術が周知である。

【０００３】図６は、例えば、特開平７−３２１８１９
号公報に開示されている従来のセル多重化装置のブロッ
ク図である。このセル多重化装置１は、ＡＴＭセルのセ
ル同期機能を備えたセル多重化を目的とし、大きく分け
て信号多重部２、メモリ部３、メモリ制御部４、セル同
期制御部５の４つの部分から構成されている。

【０００４】この従来のセル多重化装置にあっては、以
下に示す手順でセル同期をとっている。 （１）複数の回線から入力されるＡＴＭセルデータを信
号多重部２で時分割多重化する。 （２）時分割多重化されたＡＴＭセルデータを、メモリ
制御部４の書込み機能部４ａによってメモリ部に書込
む。このときＡＴＭセルデータは各回線に蓄積される。 （３）メモリ部３のＡＴＭセルデータをメモリ制御部４
の読出し機能部４ｂによって、各回線毎に１セル長ずつ
（５３バイトずつ）読み出す。 （４）メモリ部３より読出されたＡＴＭセルデータは、
セル同期制御部５においてセル同期処理を行う。この際
に、各回線毎に検出したＡＴＭセルの先頭情報をメモリ
制御部４に通知する。 （５）このセルの先頭情報に基づいて、メモリ制御部４
の読出し機能部４ｂは各回線毎のＡＴＭセルデータを読
出す開始アドレスを制御する。

【０００５】このように、メモリ部３から読出された１
セル長のＡＴＭセルデータの先頭が、ＡＴＭセルの先頭
と一致するようにメモリ部３の読出し制御をメモリ制御
部４により行い、セル同期及びセル多重を実現してい
る。また、セル同期制御部５に回線毎のセル同期状態を
保持するテーブルを備えているために、このテーブルの
参照・更新を繰り返すことにより、１つのセル同期回路
で複数回線のセル同期をとることが可能になっている。

【０００６】

【発明が解決しようとする課題】しかし従来のセル多重
化装置によると、メモリ部に蓄積されている各回線のＡ
ＴＭセルデータに対し、データの先頭がＡＴＭセルの先
頭と一致するように読出し制御を行うために、比較的大
きなメモリ容量と複雑な読出し制御が必要になってしま
うという問題点があった。

【０００７】従って、本発明の目的は、時分割多重化さ
れたデータ内に多重化されているＡＴＭセルを、１つの
セル同期回路でセル同期処理し、回路規模の小型化を図
ることができるセル同期回路を提供することである。

【０００８】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるセル同期回路は、時分割多重化された
ＡＴＭセルデータが入力され、ＡＴＭセルデータとセル
パルスとを出力するセル同期回路において、エラスチッ
ク ストア（ＥＳ）部と、書込み機能部及び読出し機能
部を含み、前記ＥＳ部を制御するＥＳ制御部と、前記Ｅ
Ｓ部の出力を受け各回線のセル同期をとるセル同期制御
部とを備える。

【０００９】ここで、前記ＥＳ部は、夫々同時に書込み
及び読出しが可能な領域１及び領域２の２領域のメモリ
を有し、前記ＥＳ部への書込み速度より読出し速度を十
分速くしている。

【００１０】また、前記書込み速度と読出し速度の差に
より生じる空き時間を用いて前記セル同期制御部は制御
のためのテーブルの読出し及び書込みを行い、前記セル
同期制御部は、ＡＴＭセルデータ出力制御部、ＨＥＣ検
出部、セル同期テーブル部及びセルパルス生成部を含
み、更に、上記セル同期回路を複数個並列接続し、各セ
ル同期回路からのＡＴＭセルデータ及びセルパルスをセ
ル多重部に入力するセル多重化装置を構成する。

【００１１】

【発明の実施の形態】以下、本発明のセル同期回路及び
セル多重化装置の好適実施形態を添付図、特に図１乃至
図５を参照して詳細に説明する。但し、これら図示の実
施形態は、単に本発明の例示にすぎず、本発明を限定す
るものではない。

【００１２】先ず、図１は本発明によるセル同期回路の
好適実施形態の機能ブロック図である。このセル同期回
路１０は、以下に説明する機能ブロックを有する。

【００１３】ＥＳ（エラスチック ストア）部１１は、
各回線からのＡＴＭセルデータをＥＳ制御部１２の書込
み機能部１２ａによってＥＳ部１１内に書込む。また、
ＥＳ部１１に書込まれたＡＴＭセルデータはＥＳ制御部
１２の読出し機能部１２ｂによってＥＳ部１１より出力
される。

【００１４】ＥＳ部１１内のメモリには、２つの領域、
即ち領域１と領域２とが存在し、それぞれ各回線のＡＴ
Ｍセルデータのうち最大速度のものを保持できる容量を
有する。これら両領域１、２に対し各回線のＡＴＭセル
データを単位として、交互に書込み／読出しをする２面
制御を行うこととする。但し、ＥＳ部１１への書込み側
速度より読出し側速度を十分速くするという出力制御を
行っているので、入力されたＡＴＭセルデータは、速度
変換されて出力されることとなる。

【００１５】次に、ＥＳ制御部１２は、ＥＳ部１１にＡ
ＴＭセルデータを書込むためのアドレスクロックを生成
する書込み機能部１２ａと、ＥＳ部１１よりＡＴＭセル
データを読出すためのアドレスクロックを生成する読出
し機能部とにより構成されている。

【００１６】また、セル同期制御部１３は、入力された
ＡＴＭセルデータのＨＥＣ位置を検索することにより、
ＡＴＭセルの先頭を確定する。１つのセル同期回路１０
で複数回線のセル同期をとるため、回線毎のセル同期状
態等を保持するテーブルを有する。回線毎のセル同期
は、このテーブルを参照し更新しながら行う。

【００１７】図１に示す本発明のセル同期回路１０は、
図６に示したセル多重装置１と類似するが、メモリ部３
に対応するＥＳ部１１において相違する。このＥＳ部１
１は、従来のメモリと異なり、セル多重機能を有しない
のみならず、メモリ容量も少なくてよい。

【００１８】本発明のセル同期回路１０におけるＥＳ部
１１は、次のセル同期制御部でＡＴＭセルデータを効率
よく処理できるよう入力された時分割多重化ＡＴＭセル
データの出力制御機能を有することを大きな特徴とす
る。

【００１９】次に、図２を参照して本発明のセル同期回
路のＥＳ部１１とＥＳ制御部１２の機能乃至動作につき
説明する。２（ａ）は、４回線Ａ、Ｂ、Ｃ及びＤからの
ＡＴＭセルが１フレーム中に時分割多重化されている例
を示す。尚、４回線からのデータをＡＴＭセルであるこ
とを意識せず単純に多重化しただけであるので、各回線
Ａ〜ＤのＡＴＭセルの先頭はまちまちである。

【００２０】この図２（ａ）のＡＴＭセルデータが入力
された際のＥＳ部１１の動作概要を説明する。各回線Ａ
〜ＤからのＡＴＭセルデータはＡ〜Ｄ単位にＥＳ部１１
内の領域１と領域２に書込み／読出され、２面制御を行
う。つまり、今領域１にＡ１のデータが書込まれている
状態をスタートと仮定する。次に到着するＡＴＭセルデ
ータＢ１の時間内には次の２つの処理が同時に行われ
る。

【００２１】（１）領域１よりＡ１のデータを読出しＥ
Ｓ部１１より出力する。領域２にＢ１ａのデータを書込
む。同様にして、次のＡＴＭセルデータＣ１、Ｄ１、・・
・・からは以下のようにし、ＥＳ部１１より各回線Ａ〜Ｄ
毎のＡＴＭセルデータを出力している。 （２）領域１にＣ１のデータを書込む。領域２よりＢ１
のデータを読出しＥＳ部１１より出力する。 （３）領域１よりＣ１のデータを読出しＥＳ部１１より
出力する。領域２にＤ１のデータを書込む。

【００２２】以下同様の動作を反復する。但し、ＥＳ部
１１への書込み側速度より読出し側速度の方が十分速い
ことは前述のとおりである。このために、図２（ｂ）に
示す如くＥＳ部１１の出力では各回線Ａ〜Ｄ毎のＡＴＭ
セルデータが飛び飛び（即ち間隔をあけて）出力される
こととなる。

【００２３】ＥＳ制御部１２には、このＥＳ部１１への
書込み／読出し制御を行う書込み機能部１２ａと読出し
機能部１２ｂがあり、夫々ＥＳ部１１へＡＴＭセルデー
タを書込み／読出すためのアドレスとクロックを生成し
ている。書込み機能部１２ａと読出し機能部１２ｂ内に
は、回線Ａ〜Ｄ毎の設定データが保持されているテーブ
ルがあり、ここにはＥＳ部１１の制御を行うために必要
な回線毎の速度情報等のパラメータが記憶されている。
そこで、書込み機能部１２ａ及び読出し機能部１２ｂ
は、このテーブルを参照して所定の機能を果たすことに
なる。

【００２４】次に、図３及び図４を参照して、セル同期
制御部１３の構成及び動作を説明する。図３は、セル同
期制御部１３の内部構成を示すブロック図である。図１
のＥＳ部１１からのＡＴＭセルデータ入力を受けるＡＴ
Ｍセルデータ出力制御部２０、ＨＥＣ検出部２１、セル
同期テーブル部２２及びセルパルス（セルの先頭を示す
信号であり、以下ＣＰという）生成部２３の４つのブロ
ックより構成されている。

【００２５】このセル同期制御部１３は、従来のセル同
期制御部５と同様の機能を有する。入力されるＡＴＭセ
ルデータのＨＥＣ位置を検索することにより、ＡＴＭセ
ルの先頭を確定をしている。また、１つのセル同期回路
１０で複数回線のセル同期をとるために回線毎にセル同
期状態等を保持するテーブルを有することも従来と同様
である。以下に、これら４ブロック２０乃至２３の機能
乃至動作の概要を説明する。

【００２６】ＨＥＣ検出部２１は、入力されるＡＴＭセ
ルデータのＨＥＣ位置を検出するためにＣＲＣ演算を行
う部分である。この演算結果により、セル同期状態の遷
移を決定する機能を有する。この一連の機能・動作は、
各回線Ａ〜Ｄ毎に独立に行われる必要があるために、次
のフレームの同じ回線が入力されるまでの間セル同期処
理に必要なＣＲＣ演算結果やセル同期状態の情報は、セ
ル同期テーブル部に保持する必要がある。

【００２７】今、図２（ｂ）に示すデータのＡ２がセル
同期制御部１３のＨＥＣ検出部２１に入力される場合を
考える。このとき、ＨＥＣ検出部２１の各回路には予め
１フレーム前のＡ１が入力されたときに処理されたＣＲ
Ｃ演算結果やセル同期状態の情報が、回線Ａの情報とし
てセル同期テーブル部より読出されている。この回線Ａ
の情報に基づき、新たに入力されるデータＡ２における
セル同期処理を行うこととなる。Ａ２におけるセル同期
処理が終了すると、その結果生じたＣＲＣ演算結果やセ
ル同期状態の情報は直ちにセル同期テーブル部に、この
回線の情報として書込み更新される。そして、次に入力
されるデータＡ３のセル同期処理が終了するまで保持さ
れる。

【００２８】同様に、データＢ２が入力される場合を考
えると、次のとおりである。 （１）１フレーム前のデータＢ１のセル同期処理により
更新された回線Ｂの情報（ＣＲＣ演算結果やセル同期状
態の情報）が、セル同期テーブル部よりＨＥＣ検出部２
１の各回路に読出される。 （２）読出された回線Ｂの情報に基づき、データＢ２の
セル同期処理を行う。 （３）Ｂ２におけるセル同期処理の終了により生じたＣ
ＲＣ演算結果やセル同期状態の情報を、セル同期テーブ
ル部に回線Ｂの情報として書込み更新する。

【００２９】以下、データＣ２、Ｄ２についても同様な
手段又は手順でセル同期処理を行う。尚、上述した
（１）、（３）に示す如き各回線情報（ＣＲＣ演算結果
やセル同期状態の情報）をセル同期テーブル部から読出
すことや書込むことは、図２（ｂ）の「空き」と表され
ているＡＴＭセルデータが伝送されていない空き時間に
行われることに留意されたい。

【００３０】例えば、図２（ｂ）の「Ｘ」と表示されて
いる空き時間に次の２つの操作が順に行われる。 （１）Ｄ１のセル同期処理により生じたＣＲＣ演算結果
やセル同期状態の情報をセル同期テーブル部へ回線Ｄの
情報として書込み更新する。 （２）次に入力されるデータＡ２のセル同期処理準備の
ためにＡ１のセル同期処理により生じた回線Ａの情報
（ＣＲＣ演算結果やセル同期状態の情報）を読み出す。

【００３１】これら（１）、（２）の操作を行うための
空き時間を作るためにＥＳ部１１とＥＳ制御部１２は機
能していることに注目されたい。

【００３２】次に、セル同期テーブル部２２は、上述の
如く、ＣＲＣ演算結果やセル同期状態の情報を各回線Ａ
〜Ｄの情報として管理・保持しておくテーブルである。
ＨＥＣ検出部２１から読出し要求があった場合には、該
当する回線の情報を出力し、また、ＨＥＣ検出部２１か
ら書込み要求があった場合には、ＣＲＣ演算結果やセル
同期状態の情報を該当する回線の情報としてテーブル内
に書込み保存する動作をする。

【００３３】次に、ＡＴＭセルデータ出力制御部２０に
つき説明する。ＨＥＣ検出部２１で検出した各回線Ａ〜
Ｄの情報（ＣＲＣ演算結果やセル同期状態の情報）に基
づき、ＡＴＭセルデータの通過を制御し、必要に応じて
ヘッダの誤りの訂正や廃棄を行う。その主要機能を列挙
する。

【００３４】（ａ）セル同期が確立した状態で、セルの
ヘッダに訂正可能な誤りが検出されたとき、ヘッダの誤
りを訂正する。 （ｂ）セル同期が確立できない状態や、セル同期確立状
態であってもセルのヘッダに訂正不可能な誤りが検出さ
れたとき、出力データのクランプや空きセルデータ挿入
を行う。

【００３５】最後に、ＣＰ生成部２３の動作を説明す
る。ＨＥＣ検出部で検出した各回線の情報（ＣＲＣ演算
結果やセル同期状態の情報）に基づきＣＰを出力する。
ＣＰはＡＴＭセルデータ出力制御部２０より出力される
ＡＴＭセルデータのセルの先頭を示すようタイミングを
とり出力する。尚、ＣＰは多重化された回線分の出力が
あるとし、夫々がその回線におけるＡＴＭセルの先頭を
示してるものとする。例えば、図２に示す如く、４回線
Ａ〜ＤのＡＴＭセルデータが時分割多重化されているな
らば、ＣＰは夫々の回線におけるＡＴＭセルの先頭を示
すために４本出力されている。

【００３６】本発明によるセル同期回路１０から出力さ
れるデータは、まだ各回線Ａ〜ＤのＡＴＭセルデータが
時分割多重化されたままの状態であり、ＡＴＭセルの先
頭が検出されただけである。従って、図２（ａ）に示す
ようなデータが入力される場合にも、図４に示す如き出
力、即ちＡＴＭセルデータとＣＰ１〜ＣＰ４が得られる
こととなる。

【００３７】次に、本発明のセル同期回路１０の利用方
法を説明する。図５は、本発明によるセル同期回路を複
数個（即ち、１０ａ、１０ｂ、・・・・、１０ｎ）使用し、
入力されるＡＴＭセルデータを高速回線へとセル多重化
する場合の構成例を示す。即ち、夫々ＡＴＭセルデータ
が入力される複数のセル同期回路１０ａ〜１０ｎからの
ＡＴＭセルデータ（単にデータと記入）及び、ＣＰを新
たに追加したセル多重部３０に入力する。各回線毎？Ａ
ＴＭセルを１セル長（５３バイト長）ずつ蓄積し、セル
多重して出力するものである。従って、本発明のセル同
期回路は、図５に示す如く、セル多重化装置へ容易に応
用することが可能である。

【００３８】

【発明の効果】上述の説明から理解される如く、本発明
のセル同期回路によると、従来回路に僅かの回路を追加
するだけで比較的容易に構成できる。更に、メモリは、
時分割多重化されているＡＴＭセルデータのうち最大速
度のものを保持できる容量があれば足りるので、安価に
構成可能であるという実用上の顕著な効果を有する。

【図面の簡単な説明】

【図１】本発明によるセル同期回路の好適実施形態の機
能ブロック図である。

【図２】図１のセル同期回路のＥＳ部の入出力データ例
を示す図である。

【図３】図１のセル同期回路のセル同期制御部の機能ブ
ロック図である。

【図４】図１のセル同期回路の出力データ例を示す図で
ある。

【図５】図１のセル同期回路を複数個使用するセル多重
化装置の構成例を示す図である。

【図６】従来のセル多重化装置の機能ブロック図であ
る。

【符号の説明】

１０，１０ａ，・・・・１０ｎ セル同期回路 １１ ＥＳ（エラスチック
ストア）部 １２ ＥＳ制御部 １２ａ 書込み機能部 １２ｂ 読出し機能部 １３ セル同期制御部 ２０ ＡＴＭセルデータ出力
制御部 ２１ ＨＥＣ検出部 ２２ セル同期テーブル部 ２３ セルパルス（ＣＰ）生
成部 ３０ セル多重部

Claims (6)

【特許請求の範囲】
1. 【請求項１】時分割多重化されたＡＴＭセルデータが入
   力され、ＡＴＭセルデータとセルパルスとを出力するセ
   ル同期回路において、 エラスチック ストア（ＥＳ）部と、書込み機能部及び
   読出し機能部を含み、前記ＥＳ部を制御するＥＳ制御部
   と、前記ＥＳ部の出力を受け各回線のセル同期をとるセ
   ル同期制御部とを備えることを特徴とするセル同期回
   路。
2. 【請求項２】前記ＥＳ部は、夫々同時に書込み及び読出
   しが可能な領域１及び領域２の２領域のメモリを有する
   ことを特徴とする請求項１のセル同期回路。
3. 【請求項３】前記ＥＳ部への書込み速度より読出し速度
   を十分速くした請求項２のセル同期回路。
4. 【請求項４】前記書込み速度と読出し速度の差により生
   じる空き時間を用いて前記セル同期制御部は制御のため
   のテーブルの読出し及び書込みを行うことを特徴とする
   請求項３のセル同期回路。
5. 【請求項５】前記セル同期制御部は、ＡＴＭセルデータ
   出力制御部、ＨＥＣ検出部、セル同期テーブル部及びセ
   ルパルス生成部を含むことを特徴とする請求項１のセル
   同期回路。
6. 【請求項６】請求項１のセル同期回路を複数個並列接続
   し、各セル同期回路からのＡＴＭセルデータ及びセルパ
   ルスをセル多重部に入力するセル多重化装置。