JPH0359464B2 - - Google Patents
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- Publication number
- JPH0359464B2 JPH0359464B2 JP18598284A JP18598284A JPH0359464B2 JP H0359464 B2 JPH0359464 B2 JP H0359464B2 JP 18598284 A JP18598284 A JP 18598284A JP 18598284 A JP18598284 A JP 18598284A JP H0359464 B2 JPH0359464 B2 JP H0359464B2
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- output
- command
- cpu
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理システムにおける入出力
アダプタ制御方式に関し、特にCPUと入出力ア
ダプタとが切り離されて非同期に動作するシステ
ムにおいて、CPUから入出力アダプタへ入出力
コマンドを発行する際の制御方法に関する。
アダプタ制御方式に関し、特にCPUと入出力ア
ダプタとが切り離されて非同期に動作するシステ
ムにおいて、CPUから入出力アダプタへ入出力
コマンドを発行する際の制御方法に関する。
第２図は、本発明が対象とする入出力アダプタ
をそなえたデータ処理システムの概要図である。
をそなえたデータ処理システムの概要図である。
図において、１はCPU、２は主記憶装置、３
はバス、４，５は入出力アダプタ、６は入出力デ
バイス＃１、７は入出力デバイス＃２を示してい
る。
はバス、４，５は入出力アダプタ、６は入出力デ
バイス＃１、７は入出力デバイス＃２を示してい
る。
従来、CPU１が入出力命令を発行する際にと
られる入出力アダプタ４に対する制御方法として
は、 CPUが入出力アダプタ内部へコマンド情報
を１個ずつ設定し、起動指示を行う方法と、 毎回、CPU１が主記憶装置２の定められた
固定番地へコマンド群の先頭アドレスを設定し
て、命令を発行し、入出力アダプタは上記固定
番地から先頭アドレスを取り出して、そのアド
レスのコマンドワードから順次実行する方法、 がある。しかし、の方法の場合は、入出力アダ
プタ４の制御の全てにCPU１が介入することに
なるため、CPUの負担が大きくなつて、処理能
率が低下するという欠点があり、またの方法の
場合は、CPUが主記憶装置の固定番地へコマン
ド群の先頭アドレスをその都度設定し、入出力ア
ダプタが取得可能となるようにするための時間が
オーバーヘツドとして生じ、CPUの負担となる
とともに入出力命令の実行時間がその分長くなる
という欠点があつた。
られる入出力アダプタ４に対する制御方法として
は、 CPUが入出力アダプタ内部へコマンド情報
を１個ずつ設定し、起動指示を行う方法と、 毎回、CPU１が主記憶装置２の定められた
固定番地へコマンド群の先頭アドレスを設定し
て、命令を発行し、入出力アダプタは上記固定
番地から先頭アドレスを取り出して、そのアド
レスのコマンドワードから順次実行する方法、 がある。しかし、の方法の場合は、入出力アダ
プタ４の制御の全てにCPU１が介入することに
なるため、CPUの負担が大きくなつて、処理能
率が低下するという欠点があり、またの方法の
場合は、CPUが主記憶装置の固定番地へコマン
ド群の先頭アドレスをその都度設定し、入出力ア
ダプタが取得可能となるようにするための時間が
オーバーヘツドとして生じ、CPUの負担となる
とともに入出力命令の実行時間がその分長くなる
という欠点があつた。
本発明は、上記問題点を解決するため、CPU
の入出力命令発行時に、その都度コマンド先頭ア
ドレスを固定番地に設定したり、入出力アダプタ
に対してコマンド先頭アドレスを通知するのでは
なく、予め各入出力デバイスごとのコマンド先頭
アドレスを入出力アダプタに通知しておき、
CPUが入出力命令を発行したときには、入出力
アダプタは直ちにコマンド先頭アドレスから順次
コマンドワードを取り出し、入出力命令を実行で
きるようにするものである。
の入出力命令発行時に、その都度コマンド先頭ア
ドレスを固定番地に設定したり、入出力アダプタ
に対してコマンド先頭アドレスを通知するのでは
なく、予め各入出力デバイスごとのコマンド先頭
アドレスを入出力アダプタに通知しておき、
CPUが入出力命令を発行したときには、入出力
アダプタは直ちにコマンド先頭アドレスから順次
コマンドワードを取り出し、入出力命令を実行で
きるようにするものである。
そしてそれによる本発明の構成は、CPUと入
出力アダプタが非同期で動作し、入出力アダプタ
は、CPUからの入出力命令に応答して主記憶装
置の入出力装置ごとに定められた領域から実行す
べきコマンドを取り出し、指示された入出力装置
に対する入出力制御を実行するデータ処理システ
ムにおいて、CPUは入出力アダプタに対して、
予め入出力装置の機番ごとのコマンド先頭アドレ
スを通知しておき、CPUは入出力命令を発行す
る時には入出力アダプタに対して入出力装置の機
番のみを通知し、入出力アダプタは入出力装置の
機番を確認し、主記憶装置の入出力装置ごとに定
められた領域から実行すべきコマンドを順次取り
出し入出力制御を実行することを特徴とするもの
である。
出力アダプタが非同期で動作し、入出力アダプタ
は、CPUからの入出力命令に応答して主記憶装
置の入出力装置ごとに定められた領域から実行す
べきコマンドを取り出し、指示された入出力装置
に対する入出力制御を実行するデータ処理システ
ムにおいて、CPUは入出力アダプタに対して、
予め入出力装置の機番ごとのコマンド先頭アドレ
スを通知しておき、CPUは入出力命令を発行す
る時には入出力アダプタに対して入出力装置の機
番のみを通知し、入出力アダプタは入出力装置の
機番を確認し、主記憶装置の入出力装置ごとに定
められた領域から実行すべきコマンドを順次取り
出し入出力制御を実行することを特徴とするもの
である。
以下に、本発明の詳細を実施例にしたがつて説
明する。
明する。
第１図は本発明の１実施例システムの構成図で
あり、第３図はその動作例を示すタイムチヤート
である。
あり、第３図はその動作例を示すタイムチヤート
である。
第１図において、１はCPU、２は主記憶装置、
３はバス、４，５は入出力アダプタ、６は入出力
デバイス＃１、７は入出力デバイス＃２、８，
８′はそれぞれ入出力デバイス＃１、＃２用のユ
ニツト制御ワードUCW（＃１）、とUCW（＃２）、
９，９′はそれぞれ入出力デバイス＃１、＃２用
のコマンド群を示す。また８ａ，８a′はそれぞれ
UCW（＃１）、とUCW（＃２）に設けられたコマ
ンド先頭アドレス格納領或である。
３はバス、４，５は入出力アダプタ、６は入出力
デバイス＃１、７は入出力デバイス＃２、８，
８′はそれぞれ入出力デバイス＃１、＃２用のユ
ニツト制御ワードUCW（＃１）、とUCW（＃２）、
９，９′はそれぞれ入出力デバイス＃１、＃２用
のコマンド群を示す。また８ａ，８a′はそれぞれ
UCW（＃１）、とUCW（＃２）に設けられたコマ
ンド先頭アドレス格納領或である。
ユニツト制御ワードUCW（＃１）、（＃２）……
は、入出力アダプタが、配下の複数の入出力デバ
イス＃１，＃２を多重制御するための制御情報と
して使用される。ユニツト制御ワードUCWは、
動作可能状態と動作状態をもつ。
は、入出力アダプタが、配下の複数の入出力デバ
イス＃１，＃２を多重制御するための制御情報と
して使用される。ユニツト制御ワードUCWは、
動作可能状態と動作状態をもつ。
各ユニツト制御ワードUCW内のコマンド先頭
アドレス格納領域８ａ，８a′、……には、それぞ
れの入出力デバイス＃１，＃２、……を制御する
ための主記憶装置２内のコマンド群９，９′…を
ポイントするためのコマンド先頭アドレスが、
IPL（初期プログラムローデイング）時に設定さ
れる。このためCPUは、以後の入出力命令発行
ごとに先頭コマンドアドレスを設定あるいは通知
する動作は不要となる。
アドレス格納領域８ａ，８a′、……には、それぞ
れの入出力デバイス＃１，＃２、……を制御する
ための主記憶装置２内のコマンド群９，９′…を
ポイントするためのコマンド先頭アドレスが、
IPL（初期プログラムローデイング）時に設定さ
れる。このためCPUは、以後の入出力命令発行
ごとに先頭コマンドアドレスを設定あるいは通知
する動作は不要となる。
コマンド群９，９′は、入出力デバイスの種別
ごとに予め定められた制御内容をもち、たとえば
プリンタの場合であれば、コマンドワードCW−
１がプリント、CW−２が紙送りなどとなつてい
る。
ごとに予め定められた制御内容をもち、たとえば
プリンタの場合であれば、コマンドワードCW−
１がプリント、CW−２が紙送りなどとなつてい
る。
次に、第３図のタイムチヤートにしたがつて、
第１図の実施例システムの動作を説明する。
第１図の実施例システムの動作を説明する。
はIPL時であり、CPUは各ユニツト制御ワー
ドUCWごとに、コマンド群の先頭アドレスを、
コマンド先頭アドレス格納領域８ａ，８a′、…
…に格納する。また各ユニツト制御ワード
UCWは動作可能状態に設定されている。
ドUCWごとに、コマンド群の先頭アドレスを、
コマンド先頭アドレス格納領域８ａ，８a′、…
…に格納する。また各ユニツト制御ワード
UCWは動作可能状態に設定されている。
では、CPUが入出力命令を発行し、入出力
デバイス１を起動したところであり、UCW
（＃１）は動作状態となる。
デバイス１を起動したところであり、UCW
（＃１）は動作状態となる。
ではUCW（＃１）のコマンド先頭アドレス格
納領域８ａから実行すべきコマンド群の先頭ア
ドレスを取り出し、主記憶装置２のコマンド群
９から先頭のコマンドワードCW−１をフエツ
チして、入出力デバイス＃１を起動する。CW
−１は、データ転送コマンドであるとする。
納領域８ａから実行すべきコマンド群の先頭ア
ドレスを取り出し、主記憶装置２のコマンド群
９から先頭のコマンドワードCW−１をフエツ
チして、入出力デバイス＃１を起動する。CW
−１は、データ転送コマンドであるとする。
では、主記憶装置２と入出力デバイス＃１と
の間でデータ転送が実行される。
の間でデータ転送が実行される。
では、データ転送終了により、入出力デバイ
ス＃１から入出力アダプタ４へ終了割り込みが
上げられる。
ス＃１から入出力アダプタ４へ終了割り込みが
上げられる。
では、入出力アダプタ４が、CPUに割り込
みを上げることなく、入出力デバイスからの割
り込みを処理し、次のコマンドCW−２をフエ
ツチして入出力デバイス＃１を再起動する。
みを上げることなく、入出力デバイスからの割
り込みを処理し、次のコマンドCW−２をフエ
ツチして入出力デバイス＃１を再起動する。
このようにして、入出力アダプタ４はコマンド
群９の各コマンドを順次フエツチし、入出力デバ
イスを制御することができる。
群９の各コマンドを順次フエツチし、入出力デバ
イスを制御することができる。
以上のように本発明によれば、CPUは入出力
命令発行時に、コマンド群の先頭アドレスの設定
あるいは通知処理が不要となるので、命令実行時
間を短縮することができ、処理速度が向上する。
命令発行時に、コマンド群の先頭アドレスの設定
あるいは通知処理が不要となるので、命令実行時
間を短縮することができ、処理速度が向上する。
第１図は本発明の１実施例システムの構成図、
第２図は入出力アダプタをそなえたデータ処理シ
ステムの一般的な構成図、第３図は動作例を説明
するためのタイムチヤートである。 図中、１はCPU、２は主記憶装置、３はバス、
４および５は入出力アダプタ、６および７は入出
力デバイス、８および８′はユニツト制御ワード
UCW（＃１）と（＃２）、８ａおよび８a′はコマ
ンド先頭アドレス格納領域、９および９′はコマ
ンド群を示す。
第２図は入出力アダプタをそなえたデータ処理シ
ステムの一般的な構成図、第３図は動作例を説明
するためのタイムチヤートである。 図中、１はCPU、２は主記憶装置、３はバス、
４および５は入出力アダプタ、６および７は入出
力デバイス、８および８′はユニツト制御ワード
UCW（＃１）と（＃２）、８ａおよび８a′はコマ
ンド先頭アドレス格納領域、９および９′はコマ
ンド群を示す。
Claims (1)
- 【特許請求の範囲】 １ CPUと入出力アダプタが非同期で動作し、
入出力アダプタは、CPUからの入出力命令に応
答して主記憶装置の入出力装置ごとに定められた
領域から実行すべきコマンドを取り出し、指示さ
れた入出力装置に対する入出力制御を実行するデ
ータ処理システムにおいて、 CPUは入出力アダプタに対して、予め入出力
装置の機番ごとのコマンド先頭アドレスを通知し
ておき、 CPUは入出力命令を発行する時には入出力ア
ダプタに対して入出力装置の機番のみを通知し、 入出力アダプタは入出力装置の機番を確認し、
主記憶装置の入出力装置ごとに定められた領域か
ら実行すべきコマンドを順次取り出し入出力制御
を実行する ことを特徴とする入出力アダプタ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18598284A JPS6182259A (ja) | 1984-09-05 | 1984-09-05 | 入出力アダプタ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18598284A JPS6182259A (ja) | 1984-09-05 | 1984-09-05 | 入出力アダプタ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182259A JPS6182259A (ja) | 1986-04-25 |
| JPH0359464B2 true JPH0359464B2 (ja) | 1991-09-10 |
Family
ID=16180285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18598284A Granted JPS6182259A (ja) | 1984-09-05 | 1984-09-05 | 入出力アダプタ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182259A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122447A (ja) * | 1987-11-06 | 1989-05-15 | Fujitsu Ltd | プリンタ制御方式 |
-
1984
- 1984-09-05 JP JP18598284A patent/JPS6182259A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6182259A (ja) | 1986-04-25 |
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