JPH11120126A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力データをリアルタイムで処理して出力す
る情報処理装置の処理性能を向上させる。 【解決手段】 ＣＰＵ12は入力レディステータス信号ir
s を確認し、入力データを入力可能であれば出力装置15
の出力レディステータス信号ors を確認し、出力可能で
あればＲＡＭ13中の出力バッファが空であるか否かを判
定し、該出力バッファが空であれば、データｄを入力装
置11から出力装置15ヘ直接転送する。この場合、ＣＰＵ
12がアドレスバスABに入力装置11と出力装置15とを指定
するアドレスを出力し、リードストローブ信号r1に活性
を示す。デコーダ14はアドレスとリードストローブ信号
r1からライトストローブ信号W2及びリードストローブ信
号r2に活性を示す。入力装置11はデータバスDBに所望の
データｄを出力し、出力装置15が該データバスDB上のデ
ータｄを取込んで所定の処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置のう
ちの特に入力データをリアルタイムで処理して出力する
情報処理装置に関するものである。

【０００２】

【従来の技術】図２は、従来のリアルタイム処理を実行
する情報処理装置の一例を示す構成図である。この情報
処理装置は、例えば、高速通信回線を介してディジタル
音声データを受信する通信用のＬＳＩ(Large Scale Int
egration) 等で構成された入力装置１と、中央処理装置
(Central Processing Unit、以下、ＣＰＵという) ２
と、ＲＡＭ（Randam Access Memory）３と、直接メモリ
アクセスコントローラ(Direct Memory Access Controll
er、以下、ＤＭＡＣという) ４と、音声コーデック等で
構成された出力装置５とを備え、これらがバスＢを介し
て接続されている。この情報処理装置では、高速通信回
線を介して入力装置１で受信したディジタル音声データ
は、出力装置５でアナログの音声信号に変換される。こ
の入力装置１から入力したデータを出力装置５へ転送す
る場合、次の（１）直接メモリアクセス（以下、ＤＭＡ
という）方式、（２）直接転送方式、又は（３）プログ
ラム転送方式が用いられる。以下、これらの方式（１）
〜（３）について説明する。 （１） ＤＭＡ方式 ＣＰＵ２は、ＤＭＡＣ４に対し、入力装置１からＲＡＭ
３ヘのＤＭＡを指示する。これにより、入力装置１から
ＲＡＭ３ヘデータがＤＭＡ転送される。このＤＭＡ転送
が完了すると、ＣＰＵ２は、ＤＭＡＣ４に対し、ＲＡＭ
３から直接出力装置５へデータを転送するように指示す
る。これにより、ＲＡＭ３から出力装置５へデータがＤ
ＭＡ転送される。このＤＭＡが完了すると一連の処理が
完了する。

【０００３】（２） 直接転送方式 ＣＰＵ２は、ＤＭＡＣ４に対し、入力装置１からＲＡＭ
３ヘのＤＭＡを指示する。ＤＭＡＣ４は、入力装置１が
データを入力可能な状態（例えば、通信回線から次のデ
ータが到達している状態）であり、かつ出力装置５が処
理済みのデータを出力可能な状態（即ち、次のデータを
入力可能な状態）であれば、ＲＡＭ３を介在させずに入
力装置１から出力装置５へ直接データを転送する。入力
装置１から必要な数のデータを入力して出力装置５ヘ出
力すれば、一連の処理が完了する。 （３） プログラム転送方式 入力装置１がデータを入力することが可能な状態であれ
ば、ＣＰＵ２は該入力装置１からデータを入力する。そ
して、出力装置５がデータを出力することが可能な状態
であれば、ＣＰＵ２は該出力装置５ヘデータを書込む。
又、出力装置５がデータを出力することが不可能な状態
（即ち、処理が完了していない状態）であれば、ＣＰＵ
２はデータを一端ＲＡＭ３ヘ書込む。ＲＡＭ３にデータ
があり、且つ出力装置５がデータを出力することが可能
な状態であれば、ＣＰＵ２はＲＡＭ３から該データを読
出して出力装置５に出力する。入力装置１から必要な数
のデータを入力して出力装置５へ出力すれば、一連の処
理が完了する。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
図２の情報処理装置では、次のような課題（１）〜
（３）があった。 （１） ＤＭＡ方式を用いて入力装置１から出力装置５
へデータ転送する場合、常にＲＡＭ３が介在するので、
処理時間が長くなる。この処理時間が或る限界を越えて
長くなると、入力装置１が通信回線からデータを受取る
動作が遅れ、入力装置の中でデータが捨てられたり（こ
れを、オーバランという）、出力装置５の中で再生すべ
きデータがなくなる（これを、アンダランという）こと
がある。そのため、出力装置５が例えば音声コーデック
で構成されている場合、再生される音声信号が途切れた
りするような障害が発生する。ＤＭＡ方式の処理速度
は、このような障害を防止するには不十分である。又、
ＤＭＡ方式のデータの転送サイズを大きくすると、入力
装置１でデータが入力可能になってから出力装置５ヘ出
力されるまでの時間が長くなる。又、入力装置１及び出
力装置５にＦＩＦＯ(First In First Out)を備えていな
ければ、該入力装置１におけるオーバランや該出力装置
５におけるアンダラン等の不具合が発生し、データのリ
アルタイム処理が困難である。一方、転送サイズを小さ
くするとＣＰＵ２のオーバヘッドが大きくなり、処理時
間が長くなるので、データのリアルタイム処理が困難で
ある。 （２） 直接転送方式を用いて入力装置１から出力装置
５へデータ転送する場合、入力装置１と出力装置５がそ
れぞれデータの入力可能及びデータの出力可能の状態に
なければデータの転送を行うことができないので、これ
らの可能な状態になるタイミングがずれた場合には、各
々にＦＩＦＯを備えていなければオーバラン及びアンダ
ーランが発生しやすく、データのリアルタイム処理が困
難である。 （３） プログラム転送方式を用いて入力装置１から出
力装置５へデータ転送する場合、入力装置１からデータ
を入力する場合と出力装置５ヘデータを出力する場合と
で、バスＢに対するアクセスが少なくとも２回必要であ
り、処理時間が長くなるので、データのリアルタイム処
理が困難である。 本発明は、前記従来技術が持っていた課題を解決し、比
較的簡単な構成で、転送処理の高速化が可能な情報処理
装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、入力データを入力す
ることが可能な状態になってから一定時間内に該入力デ
ータを入力してデータバス上に出力する必要がある入力
装置と、前記データバス上の入力データから出力データ
を生成する機能を有する出力装置とを備えた情報処理装
置において、次のような回路を設けている。前記入力装
置が前記入力データを入力することが可能な状態になっ
た時、該入力装置から前記データバスを介して前記出力
装置へ該入力データを直接転送する転送制御手段を設け
ている。第１の発明によれば、以上のように情報処理装
置を構成したので、入力装置が入力データを入力するこ
とが可能な状態になった時、転送制御手段によって該入
力データが該入力装置からデータバスを介して出力装置
へ直接転送される。第２の発明では、入力データを入力
してデータバス上に出力する入力装置と、出力データを
出力することが可能な状態になってから一定時間内に前
記データバス上の入力データを入力する必要があって該
データバス上の入力データから出力データを生成する機
能を有する出力装置とを備えた情報処理装置において、
次のような回路を設けている。前記出力装置が前記出力
データを出力することが可能な状態になった時、前記入
力装置から前記データバスを介して該出力装置へ前記入
力データを直接転送する転送制御手段を設けている。第
２の発明によれば、出力装置が出力データを出力するこ
とが可能な状態になった時、転送制御手段によって入力
データが入力装置からデータバスを介して該出力装置へ
直接転送される。

【０００６】第３の発明では、第１の発明の入力装置と
第２の出力装置とを備えた情報処理装置において、次の
ような回路を設けている。前記入力装置が前記入力デー
タを入力することが可能で且つ前記出力装置が前記出力
データを出力することが可能な状態になった時、該入力
装置から前記データバスを介して前記出力装置へ該入力
データを直接転送する転送制御手段を設けている。第３
の発明によれば、入力装置が入力データを入力すること
が可能で且つ出力装置が出力データを出力することが可
能な状態になった時、転送制御手段によって該入力デー
タが該入力装置からデータバスを介して該出力装置へ直
接転送される。第４の発明では、第１、第２又は第３の
発明の情報処理装置において、次のような装置を設けて
いる。前記出力装置が前記出力データを出力することが
不可能な場合、前記入力装置が前記データバス上に出力
した入力データを保持する記憶装置を設けている。第４
の発明によれば、入力装置が入力データを入力すること
が可能でかつ出力装置が出力データを出力することが不
可能な場合、入力装置がデータバス上に出力した入力デ
ータが記憶装置に保持される。又、入力装置が入力デー
タを入力することが不可能でかつ出力装置が出力データ
を出力することが可能な場合、記憶装置に保持されてい
るデータがデータバスを介して出力装置に取り込まれ
る。

【０００７】第５の発明では、所定の伝送速度で伝送さ
れた入力データに対して所定の処理を施して出力データ
を生成する情報処理装置において、次のような手段を設
けている。前記入力データを入力することが可能な状態
になってから一定時間内に該入力データを入力してデー
タバス上に出力する必要がある入力装置と、出力データ
を出力することが可能な状態になってから一定時間内に
前記データバス上の入力データを入力する必要があって
該データバス上の入力データから出力データを生成する
機能を有する出力装置と、前記出力装置が前記出力デー
タを出力することが不可能な場合、前記入力装置が前記
データバス上に出力した入力データを保持する記憶装置
とを、備えている。

【０００８】又、この情報処理装置には、前記入力装置
が前記入力データを入力することが可能且つ前記出力装
置が前記出力データを出力することが可能且つ前記記憶
装置が空の時、第１のリードストローブ信号が活性化状
態を示すと共に該入力装置と該出力装置とを指定する第
１のアドレスを出力し、前記入力装置が前記入力データ
を入力することが可能且つ前記出力装置が前記出力デー
タを出力することが不可能且つ前記記憶装置が空でない
時、第１のリードストローブ信号が活性化状態を示すと
共に該入力装置と該記憶装置とを指定する第２のアドレ
スを出力し、前記入力装置が前記入力データを入力する
ことが不可能且つ前記出力装置が前記出力データを出力
することが可能且つ前記記憶装置が空でない時、第１の
ライトストローブ信号が活性化状態を示すと共に該出力
装置と該記憶装置とを指定する第３のアドレスを出力す
るＣＰＵが備えられ、更に、活性化状態を示した前記第
１のリードストローブ信号と前記第１のアドレスとに基
づいて第２のリードストローブ信号を生成して前記入力
装置に供給することによって前記データバス上に前記入
力データを該入力装置から出力させると共に、活性化状
態を示した該第１のリードストローブ信号と該第１のア
ドレスとに基づいて第２のライトストローブ信号を生成
して前記出力装置に供給することによって該データバス
上の該入力データを該出力装置へ取込ませ、活性化状態
を示した前記第１のリードストローブ信号と前記第２の
アドレスとに基づいて前記第２のリードストローブ信号
を生成して前記入力装置に供給することによって前記入
力データを該入力装置から前記データバスを介して前記
記憶装置へ出力させ、活性化状態を示した前記第１のラ
イトストローブ信号と前記第３のアドレスとに基づいて
前記第２のライトストローブ信号を生成して前記出力装
置に供給することによって前記記憶装置に保持された入
力データを前記データバスを介して該出力装置へ取込ま
せるデコーダが、設けられている。

【０００９】第５の発明によれば、入力装置が入力デー
タを入力することが可能且つ出力装置が出力データを出
力することが可能且つ記憶装置が空の時、ＣＰＵから活
性化状態を示す第１のリードストローブ信号が出力され
ると共に、該入力装置と該出力装置とを指定する第１の
アドレスが出力される。デコーダは、活性化状態を示し
た前記第１のリードストローブ信号と前記第１のアドレ
スとに基づいて第２のリードストローブ信号を生成して
前記入力装置に供給することによって前記データバス上
に前記入力データを該入力装置から出力させると共に、
活性化状態を示した該第１のリードストローブ信号と該
第１のアドレスとに基づいて第２のライトストローブ信
号を生成して前記出力装置に供給することによって該デ
ータバス上の該入力データを該出力装置へ取込ませる。
前記入力装置が入力データを入力することが可能且つ前
記出力装置が出力データを出力することが不可能且つ前
記記憶装置が空でない時、前記ＣＰＵから活性化状態を
示す第１のリードストローブ信号が出力されると共に、
該入力装置と該記憶装置とを指定する第２のアドレスが
出力される。前記デコーダは、活性化状態を示した前記
第１のリードストローブ信号と前記第２のアドレスとに
基づいて第２のリードストローブ信号を生成して前記入
力装置に供給することによって前記入力データを該入力
装置から前記データバスを介して前記記憶装置へ出力さ
せる。前記入力装置が入力データを入力することが不可
能且つ前記出力装置が出力データを出力することが可能
且つ前記記憶装置が空でない時、前記ＣＰＵから活性化
状態を示す第１のライトストローブ信号が出力されると
共に、該出力装置と該記憶装置とを指定する第３のアド
レスが出力される。前記デコーダは、活性化状態を示し
た前記第１のライトストローブ信号と前記第３のアドレ
スとに基づいて前記第２のライトストローブ信号を生成
して前記出力装置に供給することによって前記記憶装置
に保持された入力データを前記データバスを介して該出
力装置へ取込ませる。従って、前記課題を解決できるの
である。

【００１０】

【発明の実施の形態】図１は、本発明の実施形態を示す
情報処理装置の構成図である。この情報処理装置は、入
力装置11を有している。入力装置11は、入力データを入
力することが可能な状態になってから一定時間内に該入
力データを入力しないとオーバーランが発生するもので
あり、例えば高速通信回線を介してディジタルの音声デ
ータを受信する通信用ＬＳＩ等で構成されている。そし
て、入力装置11は、入力データを入力することが可能な
状態の時に入力レディステータス信号irs が活性化状態
を示すようになっている。入力装置11の入力レディステ
ータス信号用出力端子IRS には、転送制御手段を構成す
るＣＰＵ12の入力レディステータス信号用入力端子IRS
が接続されている。ＣＰＵ12のリードストローブ信号用
出力端子R1には、ＲＡＭ13のリードストローブ信号用入
力端子R1、及び転送制御手段を構成するデコーダ14のリ
ードストローブ信号用入力端子R1が接続されている。Ｃ
ＰＵ12のライトストローブ信号用出力端子W1には、ＲＡ
Ｍ13のライトストローブ信号用入力端子W1及びデコーダ
14のライトストローブ信号用入力端子W1が接続されてい
る。

【００１１】ＲＡＭ13には、出力装置15が出力不可能な
場合にデータを保留するための記憶装置（例えば、出力
バッファ）13a としての領域が設けられている。この出
力バッファ13a は、第１のライトストローブ信号w1が活
性化状態を示した時に入力装置11がデータバスDB上に出
力した入力データを保持し、第１のリードストローブ信
号r1が活性化状態を示した時に該保持した入力データを
データバスDB上に出力するものである。デコーダ14は、
活性化状態を示したリードストローブ信号r1と第１のア
ドレスとに基づいて第２のリードストローブ信号r2を生
成して入力装置11に供給することにより、データバスDB
に前記入力データを出力させると共に、活性化状態を示
した該リードストローブ信号r1と該第１のアドレスとに
基づいて第２のライトストローブ信号w2を生成して出力
装置15に供給することにより、該データバスDB上の該入
力データを取込ませる機能を有している。又、デコーダ
14は、活性化状態を示したリードストローブ信号r1と第
２のアドレスとに基づいてリードストローブ信号r2を生
成して入力装置11に供給することにより、データバスDB
上に前記入力データを出力させる機能を有している。更
に、デコーダ14は、活性化状態を示したライトストロー
ブ信号w1と前記第３のアドレスとに基づいてライトスト
ローブ信号w2を生成して出力装置15に供給することによ
り、該データバスDB上の該入力データを取込ませる機能
を有している。デコーダ14のリードストローブ信号出力
端子R2には、入力装置11のリードストローブ信号用入力
端子R2が接続されている。デコーダ14のライトストロー
ブ信号用出力端子W2には、出力装置15のライトストロー
ブ信号用入力端子W2が接続されている。出力装置15の出
力レディステータス信号出力端子ORS には、ＣＰＵ12の
出力レディステータス信号入力端子ORSが接続されてい
る。

【００１２】出力装置15は、出力データを出力すること
が可能な状態になってから一定時間内にデータバスDB上
の入力データを入力する必要があり、該入力データから
該出力データを生成し、該出力データを出力することが
可能な状態の時に出力レディステータス信号ors に活性
化状態を示す機能を有している。又、ＣＰＵ12のアドレ
ス端子群Ａには、アドレスバスABを介してＲＡＭ13のア
ドレス端子群Ａ及びデコーダ14のアドレス端子群Ａが接
続されている。更に、入力装置11のデータ出力端子群Ｄ
には、データバスDBを介してＣＰＵ12のデータ入出力端
子群Ｄ、ＲＡＭ13のデータ入出力端子群Ｄ、及び出力装
置15のデータ入力端子群Ｄが接続されている。ＣＰＵ12
は、入力レディステータス信号irs が活性化状態を示
し、且つ出力レディステータス信号ors が活性化状態を
示し、且つＲＡＭ13中の出力バッファ13a が空の時、第
１のリードストローブ信号r1が活性化状態を示すと共
に、入力装置11と出力装置15とを指定する第１のアドレ
スを出力する機能を有している。又、ＣＰＵ12は、入力
レディステータス信号irs が活性化状態を示し、且つ出
力レディステータス信号ors が非活性化状態を示し、且
つ出力バッファ13a が空でない時、ライトストローブ信
号w1及びリードストローブ信号r1に活性化状態を示すと
共に、入力装置11と該出力バッファ13a とを指定する第
２のアドレスを出力する機能を有している。更に、ＣＰ
Ｕ12は、入力レディステータス信号irs が非活性化状態
を示し、且つ出力レディステータス信号ors が活性化状
態を示し、且つ出力バッファ13a が空でない時、ライト
ストローブ信号w1及びリードストローブ信号r1に活性を
示すと共に、出力装置15と該出力バッファ13a とを指定
する第３のアドレスを出力する機能を有している。

【００１３】図３は、図１中のデコーダ14の一例を示す
回路図である。このデコーダ14は、６入力のＮＯＲ回路
14a を有している。ＮＯＲ回路14a の各入力端子には、
アドレスan（但し、ｎ＝０，…，７）のうちのアドレス
a2, …,a7 がそれぞれ入力されるようになっている。Ｎ
ＯＲ回路14a の出力端子には、ＡＮＤ回路14b の第１の
入力端子が接続されている。ＡＮＤ回路14b の第２の入
力端子には、アドレスanのうちのアドレスa0が入力され
るようになっている。入力端子R1には、ＡＮＤ回路14b
の第３の入力端子が接続されている。ＡＮＤ回路14b の
出力端子には、出力端子R2が接続されている。又、入力
端子R1には、ＯＲ回路14c の第１の入力端子も接続され
ている。入力端子W1には、ＯＲ回路14c の第２の入力端
子が接続されている。ＯＲ回路14c の出力端子には、Ａ
ＮＤ回路14d の第１の入力端子が接続されている。更
に、ＮＯＲ回路14a の出力端子には、ＡＮＤ回路14d の
第２の入力端子も接続されている。ＡＮＤ回路14d の第
３の入力端子には、アドレスanのうちのアドレスa1が入
力されるようになっている。ＡＮＤ回路14d の出力端子
には、出力端子W2が接続されている。このデコーダ14で
は、アドレスanとして入力装置11を指定する“０１ｈ”
（但し、ｈは16進数）が入力された場合、入力端子R1に
入力される“Ｈ”の第１のリードストローブ信号r1との
論理積が取られ、リードストローブ信号r2が“Ｈ”にな
る。又、アドレスanとして出力装置15を指定する“０２
ｈ”が入力された場合、入力端子W1に入力される“Ｈ”
のライトストローブ信号w1との論理積が取られ、ライト
ストローブ信号w2が“Ｈ”になる。更に、アドレスanと
して入力装置11と出力装置15とを指定する“０３ｈ”が
入力された場合、“Ｈ”のリードストローブ信号r1との
論理積が取られ、リードストローブ信号r2とライトスト
ローブ信号w2とが共に“Ｈ”になる。

【００１４】図４は、図１の動作を説明するためのフロ
ーチャートである。この図４を参照しつつ、図１の動作
を説明する。ステップＳ１において、ＣＰＵ12は入力装
置11の入力レディステータス信号irs を確認し、入力可
能であれば、ステップＳ２へ進む。ステップＳ２におい
て、ＣＰＵ12は出力装置15の出力レディステータス信号
ors を確認し、出力可能であれば、ステップＳ３へ進
む。ステップＳ３において、ＣＰＵ12は出力バッファ13
a が空であるか否かを該出力バッファ13a 内の残り容量
を調べることによって判定し、該出力バッファ13a が空
であれば、ステップＳ４へ進む。ステップＳ４におい
て、ＣＰＵ12は、データｄを入力装置11から出力装置15
ヘ直接転送する。入力装置11から出力装置15にデータｄ
を直接転送する場合、ＣＰＵ12がアドレスバスABに入力
装置11と出力装置15とを指定する第１のアドレス“０３
ｈ”を出力し、リードストローブ信号R1を活性化状態に
する。デコーダ14は、アドレス“０３ｈ”とリードスト
ローブ信号R1とから、ライトストローブ信号W2及びリー
ドストローブ信号R2を活性化状態にする。入力装置11は
データバスDBに所望のデータｄを出力し、出力装置15が
該データバスDB上のデータｄを取込んで所定の処理を行
う。この場合、出力バッファ13a が空でないとすると、
該出力バッファ13a 内のデータを先に出力装置11に送ら
なければデータｄの順番が逆転してしまうので、直接転
送してはならない。

【００１５】前記ステップＳ２において出力装置15が出
力不可能であり、且つ前記ステップＳ３において出力バ
ッファ13a が空でなければ、ステップＳ５において、デ
ータｄを入力装置11から入力して該出力バッファ13a へ
転送する。ＣＰＵ12が入力装置11からデータｄを入力す
る場合、アドレスバスABに該入力装置11を指定する第２
のアドレス“０１ｈ”を出力し、リードストローブ信号
R1を活性化状態にする。デコーダ14は、アドレス“０１
ｈ”とリードストローブ信号r1とから、リードストロー
ブ信号r2を活性化状態にする。リードストローブ信号r2
が活性化状態になると、入力装置11はデータバスDBに所
望のデータｄを出力する。ＣＰＵ12が出力バッファ13a
にデータｄを書込む場合、アドレスバスABに該出力バッ
ファ13aに対応する第２のアドレスを出力し、ライトス
トローブ信号W1を活性化状態にする。

【００１６】前記ステップＳ１において、入力装置11が
入力不可能である場合、ステップＳ６へ進む。ステップ
Ｓ６において、ＣＰＵ12は出力バッファ13a が空である
か否かを判定し、該出力バッファ13a が空でなければ、
ステップＳ７へ進む。ステップＳ７において、ＣＰＵ12
は出力装置15の出力レディステータス信号ors を確認
し、出力可能であれば、ステップＳ８へ進む。ステップ
Ｓ８において、データｄを出力バッファ13a から出力装
置15ヘ転送する。ＣＰＵ12が出力バッファ13a からデー
タを読出す場合、アドレスバスABに該出力バッファ13a
に対応する第３のアドレスを出力し、リードストローブ
信号r1を活性化状態にする。ＲＡＭ13は、データバスDB
に所望のデータｄを出力する。ＣＰＵ12が出力装置15に
データを出力する場合、アドレスバスABに該出力装置15
を指定する第３のアドレス“０２ｈ”を出力すると共に
データバスDBに所望のデータｄを出力し、ライトストロ
ーブ信号W1を活性化状態にする。デコーダ14は、アドレ
ス“０２ｈ”とライトストローブ信号W1とに基づいてラ
イトストローブ信号W2を活性化状態にする。前記ステッ
プＳ６において出力バッファ13a が空であり、且つステ
ップＳ７において出力装置15が出力不可能であれば、ス
テップＳ１へ戻る。以上の処理を繰り返すことにより、
入力装置11におけるオーバーラン及び出力装置15におけ
るアンダーランを発生させることなく、該入力装置11か
ら該出力装置15ヘデータの転送が行われる。

【００１７】以上のように、本実施形態では、次のよう
な利点（１）〜（３）がある。 （１） 入力装置11から活性化状態を示す入力レディス
テータス信号irs が出力され、且つ出力装置15から活性
化状態を示す出力レディステータス信号ors が出力さ
れ、且つ出力バッファ13a が空の時、入力データが入力
装置11から出力装置15へ直接転送される。そのため、入
力装置11から出力装置15への単位時間当たりのデータ転
送量を向上させることができる。 （２） 入力レディステータス信号irs が活性化状態を
示し、且つ出力レディステータス信号ors が非活性化状
態を示し、且つ出力バッファ13a が空でない時、該出力
バッファ13a にデータバスDB上の入力データが保持され
る。そのため、入力装置11におけるデータのオーバラン
を防止できる。 （３） 入力レディステータス信号irs が非活性化状態
を示し、且つ出力レディステータス信号ors が活性化状
態を示し、且つ出力バッファ13a が空でない時、該出力
バッファ13a に保持されているデータがデータバスDBを
介して出力装置15に取込まれる。そのため、出力装置15
におけるデータのアンダランを防止できる。

【００１８】尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 入力装置11は通信ＬＳＩに限らず、例えば磁気
テープや磁気ディスク等のように、データが入力可能に
なってから一定時間内にデータの入力を行う必要のある
装置であれば、他の装置でもよい。 （ｂ） 出力装置15は音声コーデックに限らず、例えば
動画像コーデック等のように、データが入力可能になっ
てから一定時間内にデータの出力を行う必要のある装置
であれば、他の装置でもよい。

【００１９】

【発明の効果】以上詳細に説明したように、第１及び第
５の発明によれば、入力装置が入力データを入力するこ
とが可能な状態になった時、転送制御手段が該入力デー
タを該入力装置からデータバスを介して出力装置へ直接
転送するので、入力装置から出力装置への単位時間当た
りのデータ転送量を向上できる。そのため、比較的簡単
なハードの構成で、転送処理の高速化が可能な情報処理
装置を提供できる。第２及び第５の発明によれば、出力
装置が出力データを出力することが可能な状態になった
時、転送制御手段が入力データを入力装置からデータバ
スを介して該出力装置へ直接転送するので、入力装置か
ら出力装置への単位時間当たりのデータ転送量を向上で
きる。そのため、第１の発明と同様に、比較的簡単なハ
ードの構成で、転送処理の高速化が可能な情報処理装置
を提供できる。第３及び第５の発明によれば、入力装置
が入力データを入力することが可能で且つ出力装置が出
力データを出力することが可能な状態になった時、転送
制御手段が該入力データを該入力装置からデータバスを
介して該出力装置へ直接転送するので、入力装置から出
力装置への単位時間当たりのデータ転送量を向上でき
る。そのため、第１及び第２の発明と同様に、比較的簡
単なハードの構成で、転送処理の高速化が可能な情報処
理装置を提供できる。第４及び第５の発明によれば、入
力装置が入力データを入力することが可能で且つ出力装
置が出力データを出力することが不可能な場合、記憶装
置は入力装置がデータバス上に出力した入力データを保
持するので、入力装置におけるデータのオーバランを防
止できる。更に、入力装置が入力データを入力すること
が不可能で且つ出力装置が出力データを出力することが
可能な場合、記憶装置に保持されているデータがデータ
バスを介して出力装置に取込まれる。そのため、出力装
置におけるデータのアンダランを防止できる。

【図面の簡単な説明】

【図１】本発明の実施形態の情報処理装置の構成図であ
る。

【図２】従来の情報処理装置の構成図である。

【図３】図１中のデコーダの回路図である。

【図４】図１のフローチャートである。

【符号の説明】

11 入力装置 12 ＣＰＵ 13 ＲＡＭ 13a 出力バッファ 14 デコーダ 15 出力装置 DB データバス irs 入力レディステータス信号 ors 出力レディステータス信号 r1 第１のリードストローブ信
号 w1 第１のライトストローブ信
号 r2 第２のリードストローブ信
号 w2 第２のライトストローブ信
号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力データを入力することが可能な状態
   になってから一定時間内に該入力データを入力してデー
   タバス上に出力する必要がある入力装置と、前記データ
   バス上の入力データから出力データを生成する機能を有
   する出力装置とを、備えた情報処理装置において、 前記入力装置が前記入力データを入力することが可能な
   状態になった時、該入力装置から前記データバスを介し
   て前記出力装置へ該入力データを直接転送する転送制御
   手段を、設けたことを特徴とする情報処理装置。
2. 【請求項２】 入力データを入力してデータバス上に出
   力する入力装置と、 出力データを出力することが可能な状態になってから一
   定時間内に前記データバス上の入力データを入力する必
   要があって該データバス上の入力データから出力データ
   を生成する機能を有する出力装置とを、備えた情報処理
   装置において、 前記出力装置が前記出力データを出力することが可能な
   状態になった時、前記入力装置から前記データバスを介
   して該出力装置へ前記入力データを直接転送する転送制
   御手段を、設けたことを特徴とする情報処理装置。
3. 【請求項３】 請求項１記載の入力装置と、請求項２記
   載の出力装置とを、備えた情報処理装置において、 前記入力装置が前記入力データを入力することが可能で
   且つ前記出力装置が前記出力データを出力することが可
   能な状態になった時、該入力装置から前記データバスを
   介して該出力装置へ該入力データを直接転送する転送制
   御手段を、設けたことを特徴とする情報処理装置。
4. 【請求項４】 請求項１、２又は３記載の情報処理装置
   において、 前記出力装置が前記出力データを出力することが不可能
   な場合、前記入力装置が前記データバス上に出力した入
   力データを保持する記憶装置を設けたことを特徴とする
   情報処理装置。
5. 【請求項５】 所定の伝送速度で伝送された入力データ
   に対して所定の処理を施して出力データを生成する情報
   処理装置において、 前記入力データを入力することが可能な状態になってか
   ら一定時間内に該入力データを入力してデータバス上に
   出力する必要がある入力装置と、 出力データを出力することが可能な状態になってから一
   定時間内に前記データバス上の入力データを入力する必
   要があって該データバス上の入力データから出力データ
   を生成する機能を有する出力装置と、 前記出力装置が前記出力データを出力することが不可能
   な場合、前記入力装置が前記データバス上に出力した入
   力データを保持する記憶装置と、 前記入力装置が前記入力データを入力することが可能且
   つ前記出力装置が前記出力データを出力することが可能
   且つ前記記憶装置が空の時、第１のリードストローブ信
   号が活性化状態を示すと共に該入力装置と該出力装置と
   を指定する第１のアドレスを出力し、前記入力装置が前
   記入力データを入力することが可能且つ前記出力装置が
   前記出力データを出力することが不可能且つ前記記憶装
   置が空でない時、第１のリードストローブ信号が活性化
   状態を示すと共に該入力装置と該記憶装置とを指定する
   第２のアドレスを出力し、前記入力装置が前記入力デー
   タを入力することが不可能且つ前記出力装置が前記出力
   データを出力することが可能且つ前記記憶装置が空でな
   い時、第１のライトストローブ信号が活性化状態を示す
   と共に該出力装置と該記憶装置とを指定する第３のアド
   レスを出力する中央処理装置と、 活性化状態を示した前記第１のリードストローブ信号と
   前記第１のアドレスとに基づいて第２のリードストロー
   ブ信号を生成して前記入力装置に供給することによって
   前記データバス上に前記入力データを該入力装置から出
   力させると共に、活性化状態を示した該第１のリードス
   トローブ信号と該第１のアドレスとに基づいて第２のラ
   イトストローブ信号を生成して前記出力装置に供給する
   ことによって該データバス上の該入力データを該出力装
   置へ取込ませ、活性化状態を示した前記第１のリードス
   トローブ信号と前記第２のアドレスとに基づいて前記第
   ２のリードストローブ信号を生成して前記入力装置に供
   給することによって前記入力データを該入力装置から前
   記データバスを介して前記記憶装置へ出力させ、活性化
   状態を示した前記第１のライトストローブ信号と前記第
   ３のアドレスとに基づいて前記第２のライトストローブ
   信号を生成して前記出力装置に供給することによって前
   記記憶装置に保持された入力データを前記データバスを
   介して該出力装置へ取込ませるデコーダとを、備えたこ
   とを特徴とする情報処理装置。