JPH11145078A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11145078A JPH11145078A JP30322197A JP30322197A JPH11145078A JP H11145078 A JPH11145078 A JP H11145078A JP 30322197 A JP30322197 A JP 30322197A JP 30322197 A JP30322197 A JP 30322197A JP H11145078 A JPH11145078 A JP H11145078A
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Abstract
(57)【要約】
【目的】 基板表面にダメージを与えることなく、基板
表面のエッチングダメージ層を制御性良く除去すること
ができ、またコンタクトホールの拡大も防止され、安定
した電気特性の半導体装置を製造することができる半導
体装置の製造方法を提供する。 【構成】 半導体基板１上のＬＯＣＯＳ酸化膜２に囲ま
れた領域にイオン注入により導電体領域３を形成し、こ
の上に形成した層間絶縁膜４を介して導電体領域３に達
するコンタクトホール１１を開口する。その後、コンタ
クトホール底部の導電体領域の一部を、半導体基板を加
熱しつつ三フッ化窒素とハロゲンガスとの混合ガスによ
り２０オングストローム以上の深さで除去する。その
後、コンタクトホール内に、タングステン膜を選択成長
させたり、シリサンド化する等により、基板の表面・界
面反応を活性化して、電極と導電体層との間に安定した
電気特性を得ることができる。
表面のエッチングダメージ層を制御性良く除去すること
ができ、またコンタクトホールの拡大も防止され、安定
した電気特性の半導体装置を製造することができる半導
体装置の製造方法を提供する。 【構成】 半導体基板１上のＬＯＣＯＳ酸化膜２に囲ま
れた領域にイオン注入により導電体領域３を形成し、こ
の上に形成した層間絶縁膜４を介して導電体領域３に達
するコンタクトホール１１を開口する。その後、コンタ
クトホール底部の導電体領域の一部を、半導体基板を加
熱しつつ三フッ化窒素とハロゲンガスとの混合ガスによ
り２０オングストローム以上の深さで除去する。その
後、コンタクトホール内に、タングステン膜を選択成長
させたり、シリサンド化する等により、基板の表面・界
面反応を活性化して、電極と導電体層との間に安定した
電気特性を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板の表面の
自然酸化膜を除去した後、電極を形成する半導体装置の
製造方法に関し、特に高融点金属により電極を形成する
半導体装置の製造方法に関する。
自然酸化膜を除去した後、電極を形成する半導体装置の
製造方法に関し、特に高融点金属により電極を形成する
半導体装置の製造方法に関する。
【０００２】
【従来の技術】図５及び図６は従来の半導体装置の電極
形成方法を工程順に示す断面図である。図５（ａ）に示
すように、シリコン基板１上にリソグラフィー技術と選
択酸化法により、ＬＯＣＯＳ酸化膜２を選択的に形成す
る。
形成方法を工程順に示す断面図である。図５（ａ）に示
すように、シリコン基板１上にリソグラフィー技術と選
択酸化法により、ＬＯＣＯＳ酸化膜２を選択的に形成す
る。
【０００３】その後、図５（ｂ）に示すように、酸化膜
２をマスクとして、二フッ化ホウ素を７０ｋｅｖ，ドー
ズ量５×１０15ｃｍ-2でシリコン基板１の表面にイオン
注入し、９００℃で活性化処理を行う。これにより、導
電体領域３が形成される。そして、全面に層間絶縁膜４
を、例えば１．５μｍの厚さに形成して、ｉ線を使用し
たリソグラフィーにより、絶縁膜４にコンタクトホール
１１を開口する。このとき、コンタクトホール１１の開
口時に、シリコン基板１の表面に自然酸化膜１０が形成
される。
２をマスクとして、二フッ化ホウ素を７０ｋｅｖ，ドー
ズ量５×１０15ｃｍ-2でシリコン基板１の表面にイオン
注入し、９００℃で活性化処理を行う。これにより、導
電体領域３が形成される。そして、全面に層間絶縁膜４
を、例えば１．５μｍの厚さに形成して、ｉ線を使用し
たリソグラフィーにより、絶縁膜４にコンタクトホール
１１を開口する。このとき、コンタクトホール１１の開
口時に、シリコン基板１の表面に自然酸化膜１０が形成
される。
【０００４】次いで、図５（ｃ）に示すように、自然酸
化膜１０を、フッ酸（フッ化水素）により、例えば５０
オングストロームの深さでエッチングする。
化膜１０を、フッ酸（フッ化水素）により、例えば５０
オングストロームの深さでエッチングする。
【０００５】その後、図６（ａ）に示すごとく、オーミ
ックなコンタクトを形成するためのコンタクトメタルと
して、チタン膜７を真空排気可能な装置内でスパッタリ
ング又はＣＶＤによりコンタクトホール底部に１００オ
ングストローム程度堆積させ、配線アルミニウム膜との
バリア性をよくするために窒化チタン膜８を５００オン
グストロームの厚さで成膜する。
ックなコンタクトを形成するためのコンタクトメタルと
して、チタン膜７を真空排気可能な装置内でスパッタリ
ング又はＣＶＤによりコンタクトホール底部に１００オ
ングストローム程度堆積させ、配線アルミニウム膜との
バリア性をよくするために窒化チタン膜８を５００オン
グストロームの厚さで成膜する。
【０００６】次いで、図６（ｂ）に示すように、アルミ
ニウム膜６をスパッタ及びリソグラフィー技術により
（ｅ）に示すごとく作製する。また、アスペクト比が高
いコンタクトホールの配線の場合には配線アルミニウム
膜を形成する前に、タングステンでコンタクトホールを
埋め込んでおく。なお、コンタクトホール底部の導電体
領域３とチタン膜７との界面には、チタンのケイ化物膜
９が形成される。これにより、電極が形成される。
ニウム膜６をスパッタ及びリソグラフィー技術により
（ｅ）に示すごとく作製する。また、アスペクト比が高
いコンタクトホールの配線の場合には配線アルミニウム
膜を形成する前に、タングステンでコンタクトホールを
埋め込んでおく。なお、コンタクトホール底部の導電体
領域３とチタン膜７との界面には、チタンのケイ化物膜
９が形成される。これにより、電極が形成される。
【０００７】しかしながら、素子の微細化・集積化に伴
い、コンタクトホールの径は減少して行くため、コンタ
クトホール開口後のコンタクトメタル形成の前処理にお
いて、希フッ酸を使用すると、等方的なエッチングとな
るために、コンタクトホール底部の自然酸化膜１０と、
二酸化シリコン等からなる層間絶縁膜４とのエッチング
選択比が悪く、図５（ｃ）に示すように、コンタクトホ
ール１１の側壁までエッチングされ、開口径が拡大され
てしまうという問題点がある。このことは、半導体素子
の微細化及び高集積化を妨げるだけでなく、配線の短絡
及び接合リークの原因にもなり、半導体装置の信頼性を
低下させる。しかも、この方法ではフッ化水素エッチン
グ処理後に、基板を別の処理装置に移す際に、基板が大
気に曝されてしまい、再び基板表面に自然酸化膜が形成
されてしまう。これにより、デバイスの電気特性が悪化
する。
い、コンタクトホールの径は減少して行くため、コンタ
クトホール開口後のコンタクトメタル形成の前処理にお
いて、希フッ酸を使用すると、等方的なエッチングとな
るために、コンタクトホール底部の自然酸化膜１０と、
二酸化シリコン等からなる層間絶縁膜４とのエッチング
選択比が悪く、図５（ｃ）に示すように、コンタクトホ
ール１１の側壁までエッチングされ、開口径が拡大され
てしまうという問題点がある。このことは、半導体素子
の微細化及び高集積化を妨げるだけでなく、配線の短絡
及び接合リークの原因にもなり、半導体装置の信頼性を
低下させる。しかも、この方法ではフッ化水素エッチン
グ処理後に、基板を別の処理装置に移す際に、基板が大
気に曝されてしまい、再び基板表面に自然酸化膜が形成
されてしまう。これにより、デバイスの電気特性が悪化
する。
【０００８】このような問題に対して、異方性のエッチ
ングが可能なプラズマを用いた前処理技術が提案されて
いる（Effect of NF3 Plasma Treatments on Selective
CVD-W using SiH4 Reduction: Tungsten and Other Ad
vances Metals for VLSI/ULSI Applications V pp39-4
6）。図７及び図８はこの方法による電極形成法を工程
順に示す断面図である。先ず、図７（ａ）に示すよう
に、公知のＬＯＣＯＳ酸化法によりシリコン基板１を選
択的に酸化してフィールド酸化膜２を形成する。
ングが可能なプラズマを用いた前処理技術が提案されて
いる（Effect of NF3 Plasma Treatments on Selective
CVD-W using SiH4 Reduction: Tungsten and Other Ad
vances Metals for VLSI/ULSI Applications V pp39-4
6）。図７及び図８はこの方法による電極形成法を工程
順に示す断面図である。先ず、図７（ａ）に示すよう
に、公知のＬＯＣＯＳ酸化法によりシリコン基板１を選
択的に酸化してフィールド酸化膜２を形成する。
【０００９】次いで、図７（ｂ）に示すように、活性領
域のシリコン基板１に不純物として例えば二フッ化ホウ
素を注入し、活性化のために熱処理をして、導電体領域
３を形成する。その後、例えばＣＶＤ法により全面に二
酸化シリコンを堆積して層間絶縁膜４を形成する。その
後、例えば四フッ化炭素を用いるＲＩＥ（反応性イオン
エッチング）法により眉間絶縁膜４を選択的にエッチン
グしてコンタクトホール１１を形成する。このとき、コ
ンタクトホール１１内の導電体層３上に自然酸化膜１０
が形成される。
域のシリコン基板１に不純物として例えば二フッ化ホウ
素を注入し、活性化のために熱処理をして、導電体領域
３を形成する。その後、例えばＣＶＤ法により全面に二
酸化シリコンを堆積して層間絶縁膜４を形成する。その
後、例えば四フッ化炭素を用いるＲＩＥ（反応性イオン
エッチング）法により眉間絶縁膜４を選択的にエッチン
グしてコンタクトホール１１を形成する。このとき、コ
ンタクトホール１１内の導電体層３上に自然酸化膜１０
が形成される。
【００１０】次いで、図７（ｃ）に示すように、コンタ
クトホール１１内の自然酸化膜１０を三フッ化窒素のプ
ラズマエッチング処理により除去する。
クトホール１１内の自然酸化膜１０を三フッ化窒素のプ
ラズマエッチング処理により除去する。
【００１１】次に、図８（ａ）に示すように、六フッ化
タングステンのシラン還元法により、例えば、基板温度
３００℃、六フッ化タングステン２０ｓｃｃm，アルゴ
ン１５ｓｃｃｍ，全体の圧力４６mTorrの条件下で、２
４０秒間成膜を行い、タングステン膜５をコンタクトホ
ール１１内にのみ選択的に成長させる。
タングステンのシラン還元法により、例えば、基板温度
３００℃、六フッ化タングステン２０ｓｃｃm，アルゴ
ン１５ｓｃｃｍ，全体の圧力４６mTorrの条件下で、２
４０秒間成膜を行い、タングステン膜５をコンタクトホ
ール１１内にのみ選択的に成長させる。
【００１２】次いで、図８（ｂ）に示すように、配線ア
ルミニウム膜６をタングステン膜５に接触するように形
成する。
ルミニウム膜６をタングステン膜５に接触するように形
成する。
【００１３】この方法を用いると、タングステン膜の成
膜初期における潜伏時間をほとんどゼロにすることがで
き、タングステン膜の表面は緻密な結晶となるので、モ
フォロジーもよくなるという効果を有する。
膜初期における潜伏時間をほとんどゼロにすることがで
き、タングステン膜の表面は緻密な結晶となるので、モ
フォロジーもよくなるという効果を有する。
【００１４】
【発明が解決しようとする課題】しかしながら、この図
７及び図８に示した従来技術では、コンタクトメタル形
成の前処理としてプラズマを使用しているため、基板又
は処理装置にダメージを生じることがある。また、三フ
ッ化窒素のプラズマ処理を用いた場合のエッチング速度
は極めて速い。そして、近年の素子の浅い接合化によ
り、拡散層が薄くなっている。このため、三フッ化窒素
のプラズマ処理により、拡散層を崩壊してしまう場合が
あるという問題点がある。
７及び図８に示した従来技術では、コンタクトメタル形
成の前処理としてプラズマを使用しているため、基板又
は処理装置にダメージを生じることがある。また、三フ
ッ化窒素のプラズマ処理を用いた場合のエッチング速度
は極めて速い。そして、近年の素子の浅い接合化によ
り、拡散層が薄くなっている。このため、三フッ化窒素
のプラズマ処理により、拡散層を崩壊してしまう場合が
あるという問題点がある。
【００１５】本発明はかかる問題点に鑑みてなされたも
のであって、基板表面にダメージを与えることなく、基
板表面のエッチングダメージ層を制御性良く除去するこ
とができ、またコンタクトホールの拡大も防止され、安
定した電気特性の半導体装置を製造することができる半
導体装置の製造方法を提供することを目的とする。
のであって、基板表面にダメージを与えることなく、基
板表面のエッチングダメージ層を制御性良く除去するこ
とができ、またコンタクトホールの拡大も防止され、安
定した電気特性の半導体装置を製造することができる半
導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明に係る第１の半導
体装置の製造方法は、半導体基板上に形成された導電体
層を、この導電体層上に形成されたコンタクトホールを
有する絶縁膜をマスクとして、前記半導体基板を加熱し
つつ三フッ化窒素とハロゲンガスとの混合ガスにより２
０オングストローム以上の深さで除去し、その後、前記
コンタクトホールを金属で埋め込み電極を形成すること
を特徴とする。
体装置の製造方法は、半導体基板上に形成された導電体
層を、この導電体層上に形成されたコンタクトホールを
有する絶縁膜をマスクとして、前記半導体基板を加熱し
つつ三フッ化窒素とハロゲンガスとの混合ガスにより２
０オングストローム以上の深さで除去し、その後、前記
コンタクトホールを金属で埋め込み電極を形成すること
を特徴とする。
【００１７】本発明に係る第２の半導体装置の製造方法
は、導電体層上に絶縁膜を形成する工程と、この絶縁膜
にコンタクトホールを形成する工程と、前記コンタクト
ホールが形成された絶縁膜をマスクとして、前記導電体
層を加熱しつつ前記導電体層を三フッ化窒素とハロゲン
ガスとの混合ガスにより２０オングストローム以上の深
さで局部的に除去する工程と、前記コンタクトホールを
金属で埋め込み電極を形成する工程とを有することを特
徴とする。
は、導電体層上に絶縁膜を形成する工程と、この絶縁膜
にコンタクトホールを形成する工程と、前記コンタクト
ホールが形成された絶縁膜をマスクとして、前記導電体
層を加熱しつつ前記導電体層を三フッ化窒素とハロゲン
ガスとの混合ガスにより２０オングストローム以上の深
さで局部的に除去する工程と、前記コンタクトホールを
金属で埋め込み電極を形成する工程とを有することを特
徴とする。
【００１８】本発明に係る第３の半導体装置の製造方法
は、表面に導電体層が形成された半導体基板上に絶縁膜
を形成する工程と、この絶縁膜における前記導電体層に
整合する位置にコンタクトホールを開口する工程と、前
記コンタクトホール底部に存在する部分の導電体層を、
前記半導体基板を加熱しつつ三フッ化窒素とハロゲンガ
スとの混合ガスにより２０オングストローム以上の深さ
で除去する工程と、前記コンタクトホールを金属で埋め
込み電極を形成する工程と、前記絶縁膜上に前記電極と
接続される配線を形成する工程とを有することを特徴と
する。
は、表面に導電体層が形成された半導体基板上に絶縁膜
を形成する工程と、この絶縁膜における前記導電体層に
整合する位置にコンタクトホールを開口する工程と、前
記コンタクトホール底部に存在する部分の導電体層を、
前記半導体基板を加熱しつつ三フッ化窒素とハロゲンガ
スとの混合ガスにより２０オングストローム以上の深さ
で除去する工程と、前記コンタクトホールを金属で埋め
込み電極を形成する工程と、前記絶縁膜上に前記電極と
接続される配線を形成する工程とを有することを特徴と
する。
【００１９】本発明に係る第４の半導体装置の製造方法
は、表面に導電体層が形成されたシリコン半導体基板上
に絶縁膜を形成する工程と、この絶縁膜における前記導
電体層に整合する位置にコンタクトホールを開口する工
程と、前記コンタクトホール底部に存在する部分の導電
体層を、前記半導体基板を加熱しつつ三フッ化窒素とハ
ロゲンガスとの混合ガスにより２０オングストローム以
上の深さで除去する工程と、前記コンタクトホールの側
面及び底面を含む領域にチタン膜及び窒化チタン膜を順
次形成する工程と、前記半導体基板を加熱して前記チタ
ン膜と前記導電体層との界面にチタンのケイ化物を形成
する工程と、前記コンタクトホールをタングステンで埋
め込む工程と、前記絶縁膜上に前記電極と接続される配
線を形成する工程とを有することを特徴とする。
は、表面に導電体層が形成されたシリコン半導体基板上
に絶縁膜を形成する工程と、この絶縁膜における前記導
電体層に整合する位置にコンタクトホールを開口する工
程と、前記コンタクトホール底部に存在する部分の導電
体層を、前記半導体基板を加熱しつつ三フッ化窒素とハ
ロゲンガスとの混合ガスにより２０オングストローム以
上の深さで除去する工程と、前記コンタクトホールの側
面及び底面を含む領域にチタン膜及び窒化チタン膜を順
次形成する工程と、前記半導体基板を加熱して前記チタ
ン膜と前記導電体層との界面にチタンのケイ化物を形成
する工程と、前記コンタクトホールをタングステンで埋
め込む工程と、前記絶縁膜上に前記電極と接続される配
線を形成する工程とを有することを特徴とする。
【００２０】本発明に係る第５の半導体装置の製造方法
は、表面に導電体層が形成されたシリコン半導体基板上
に絶縁膜を形成する工程と、この絶縁膜における前記導
電体層に整合する位置にコンタクトホールを開口する工
程と、前記コンタクトホール底部に存在する部分の導電
体層を、前記半導体基板を加熱しつつ三フッ化窒素とハ
ロゲンガスとの混合ガスにより２０オングストローム以
上の深さで除去する工程と、前記コンタクトホールの側
面及び底面を含む領域にチタン膜を形成する工程と、前
記半導体基板を加熱して前記チタン膜と前記導電体層と
の界面にチタンのケイ化物を形成する工程と、前記コン
タクトホールの側面及び底面を含む領域に窒化チタン膜
を形成する工程と、前記コンタクトホールをタングステ
ンで埋め込む工程と、前記絶縁膜上に前記電極と接続さ
れる配線を形成する工程とを有することを特徴とする。
は、表面に導電体層が形成されたシリコン半導体基板上
に絶縁膜を形成する工程と、この絶縁膜における前記導
電体層に整合する位置にコンタクトホールを開口する工
程と、前記コンタクトホール底部に存在する部分の導電
体層を、前記半導体基板を加熱しつつ三フッ化窒素とハ
ロゲンガスとの混合ガスにより２０オングストローム以
上の深さで除去する工程と、前記コンタクトホールの側
面及び底面を含む領域にチタン膜を形成する工程と、前
記半導体基板を加熱して前記チタン膜と前記導電体層と
の界面にチタンのケイ化物を形成する工程と、前記コン
タクトホールの側面及び底面を含む領域に窒化チタン膜
を形成する工程と、前記コンタクトホールをタングステ
ンで埋め込む工程と、前記絶縁膜上に前記電極と接続さ
れる配線を形成する工程とを有することを特徴とする。
【００２１】これらの半導体装置の製造方法において、
前記金属は、タングステン、モリブデン、チタン、白
金、コバルト、及びそれらのケイ化物からなる群から選
択された１種とすることができる。また、前記ハロゲン
ガスは、例えば、フッ素、塩素又はそれらの混合ガスで
ある。前記三フッ化窒素とハロゲンガスとの混合ガスに
よる導電体層の除去と金属の埋め込みとを同一のチャン
バ内で真空状態を破らないで行うことが好ましい。
前記金属は、タングステン、モリブデン、チタン、白
金、コバルト、及びそれらのケイ化物からなる群から選
択された１種とすることができる。また、前記ハロゲン
ガスは、例えば、フッ素、塩素又はそれらの混合ガスで
ある。前記三フッ化窒素とハロゲンガスとの混合ガスに
よる導電体層の除去と金属の埋め込みとを同一のチャン
バ内で真空状態を破らないで行うことが好ましい。
【００２２】本発明においては、絶縁膜にコンタクトホ
ールを開口した後に、半導体基板を加熱しながらコンタ
クトホール底部に露出した導電体層を三フッ化窒素とハ
ロゲンガスとの混合ガスにより２０オングストローム以
上の厚さで除去する。このように、本発明においては、
プラズマを使用していないので、コンタクトホール側壁
のエッチングによる拡大及び電気特性の不安定を解消す
ることができる。
ールを開口した後に、半導体基板を加熱しながらコンタ
クトホール底部に露出した導電体層を三フッ化窒素とハ
ロゲンガスとの混合ガスにより２０オングストローム以
上の厚さで除去する。このように、本発明においては、
プラズマを使用していないので、コンタクトホール側壁
のエッチングによる拡大及び電気特性の不安定を解消す
ることができる。
【００２３】
【発明の実施の形態】次に、本発明の実施例について添
付の図面を参照して説明する。図１及び図２は本発明の
実施例に係る半導体装置の製造方法を工程順に示す断面
図である。図１（ａ）に示すように、シリコン基板１上
にリソグラフィー技術と選択酸化法によりＬＯＣＯＳ酸
化膜２を選択的に形成した後、二フッ化ホウ素を７０ｋ
ｅＶ、ドーズ量５×１０15ｃｍ-2でイオン注入し、９０
０℃で活性化処理を行う。
付の図面を参照して説明する。図１及び図２は本発明の
実施例に係る半導体装置の製造方法を工程順に示す断面
図である。図１（ａ）に示すように、シリコン基板１上
にリソグラフィー技術と選択酸化法によりＬＯＣＯＳ酸
化膜２を選択的に形成した後、二フッ化ホウ素を７０ｋ
ｅＶ、ドーズ量５×１０15ｃｍ-2でイオン注入し、９０
０℃で活性化処理を行う。
【００２４】これにより、図１（ｂ）に示すように、導
電体領域３が形成される。次いで、全面に層間絶縁膜４
を、例えば１．５μｍの厚さで形成し、リソグラフィー
によりコンタクトホール１１を開口する。
電体領域３が形成される。次いで、全面に層間絶縁膜４
を、例えば１．５μｍの厚さで形成し、リソグラフィー
によりコンタクトホール１１を開口する。
【００２５】次いで、図１（ｃ）に示すように、この半
導体基板を例えば０．８Torrの真空度に保たれた処理室
内で３００℃に加熱し、三フッ化窒素と５％フッ素の混
合ガスを例えば１ｓｃｃｍの速度で流し、導電体領域３
を形成しているコンタクトホール底部を例えば５０オン
グストロームの深さだけエッチングする。この条件での
エッチング速度は６０オングストローム／分であるた
め、エッチング深さの制御性が極めて良い。しかも、プ
ラズマを発生することなく処理が可能であるために、基
板及びチャンバへのダメージが少ない。
導体基板を例えば０．８Torrの真空度に保たれた処理室
内で３００℃に加熱し、三フッ化窒素と５％フッ素の混
合ガスを例えば１ｓｃｃｍの速度で流し、導電体領域３
を形成しているコンタクトホール底部を例えば５０オン
グストロームの深さだけエッチングする。この条件での
エッチング速度は６０オングストローム／分であるた
め、エッチング深さの制御性が極めて良い。しかも、プ
ラズマを発生することなく処理が可能であるために、基
板及びチャンバへのダメージが少ない。
【００２６】その後、半導体基板を大気解放することな
くＣＶＤチャンバに移す。この三フッ化窒素と５％フッ
素の混合ガスによるエッチング処理装置からＣＶＤチャ
ンバへの移動は、半導体基板を大気解放することなく行
うことができるため、半導体基板の表面が大気に接触す
ることが防止され、自然酸化膜の再生成を防止できる。
くＣＶＤチャンバに移す。この三フッ化窒素と５％フッ
素の混合ガスによるエッチング処理装置からＣＶＤチャ
ンバへの移動は、半導体基板を大気解放することなく行
うことができるため、半導体基板の表面が大気に接触す
ることが防止され、自然酸化膜の再生成を防止できる。
【００２７】次いで、図２（ａ）に示すように、ＣＶＤ
チャンバ内で基板温度を例えば３００℃に保持し、真空
度を例えば５０mTorrに保持した状態で、例えば六フッ
化タングステン２０ｓｃｃｍ及びシラン１２ｓｃｃｍを
チャンバ内に供給し、例えば２分３０秒間シラン還元法
により処理してタングステン膜５をコンタクトホール１
１内にのみ選択的に成長させる。
チャンバ内で基板温度を例えば３００℃に保持し、真空
度を例えば５０mTorrに保持した状態で、例えば六フッ
化タングステン２０ｓｃｃｍ及びシラン１２ｓｃｃｍを
チャンバ内に供給し、例えば２分３０秒間シラン還元法
により処理してタングステン膜５をコンタクトホール１
１内にのみ選択的に成長させる。
【００２８】その後、図２（ｂ）に示すように、この基
板上にアルミニウム膜６をスパッタリングにより全面に
堆積させた後、リソグラフィによりアルミニウム膜６を
配線層としてパターニングする。
板上にアルミニウム膜６をスパッタリングにより全面に
堆積させた後、リソグラフィによりアルミニウム膜６を
配線層としてパターニングする。
【００２９】これにより、半導体装置の電極形成工程に
おいて、基板へのダメージが回避され、また薄い拡散層
の崩壊も防止され、電気特性が安定した半導体装置を製
造することができる。
おいて、基板へのダメージが回避され、また薄い拡散層
の崩壊も防止され、電気特性が安定した半導体装置を製
造することができる。
【００３０】本実施例では自然酸化膜をエッチング後に
タングステンを形成したが、接合深さが浅い半導体装置
では、エッチング後に、再度二フッ化ホウ素を注入する
ことにより、より安定した電気特性を得ることができ
る。
タングステンを形成したが、接合深さが浅い半導体装置
では、エッチング後に、再度二フッ化ホウ素を注入する
ことにより、より安定した電気特性を得ることができ
る。
【００３１】次に、本発明の第２の実施例について、図
３及び図４を参照して説明する。図３及び図４は本第２
実施例方法を工程順に示す断面図である。図３（ａ）に
示すように、シリコン基板１上にリソグラフィ技術と選
択酸化法によりＬＯＣＯＳ酸化膜２を選択的に形成した
後、二フッ化ホウ素を７０ｋｅＶ，ドーズ量５×１０15
cm-2でイオン注入し、９００℃で活性化処理を行い、導
電体領域３を形成する。
３及び図４を参照して説明する。図３及び図４は本第２
実施例方法を工程順に示す断面図である。図３（ａ）に
示すように、シリコン基板１上にリソグラフィ技術と選
択酸化法によりＬＯＣＯＳ酸化膜２を選択的に形成した
後、二フッ化ホウ素を７０ｋｅＶ，ドーズ量５×１０15
cm-2でイオン注入し、９００℃で活性化処理を行い、導
電体領域３を形成する。
【００３２】次いで、図３（ｂ）に示すように、全面に
層間絶縁膜４を例えば１．５μｍの厚さで形成し、リソ
グラフィー技術により、コンタクトホール１１を開口す
る。
層間絶縁膜４を例えば１．５μｍの厚さで形成し、リソ
グラフィー技術により、コンタクトホール１１を開口す
る。
【００３３】その後、図３（ｃ）に示すように、三フッ
化窒素と５％フッ素との混合ガスにより、コンタクトホ
ール底部の導電体領域３の一部を２０オングストローム
の深さでエッチングする。
化窒素と５％フッ素との混合ガスにより、コンタクトホ
ール底部の導電体領域３の一部を２０オングストローム
の深さでエッチングする。
【００３４】その後、図３（ｃ）に示すように、例えば
シリコン基板１を５５０℃に加熱して四塩化チタンの水
素還元によるプラズマＣＶＤ法でチタン膜７を１００オ
ングストロームの厚さで全面に堆積させ、次いで基板の
温度を６５０℃に加熱して四塩化チタンとアンモニアの
反応を利用した熱ＣＶＤ法により、窒化チタン膜８を５
００オングストロームの厚さで全面に堆積させる。チタ
ン膜７及び窒化チタン膜８の成膜後に、基板を窒素雰囲
気中で６００℃以上の温度まで急速加熱することによ
り、チタン膜７と導電体領域３との界面にのみチタンの
ケイ化物膜９を選択的に形成する。
シリコン基板１を５５０℃に加熱して四塩化チタンの水
素還元によるプラズマＣＶＤ法でチタン膜７を１００オ
ングストロームの厚さで全面に堆積させ、次いで基板の
温度を６５０℃に加熱して四塩化チタンとアンモニアの
反応を利用した熱ＣＶＤ法により、窒化チタン膜８を５
００オングストロームの厚さで全面に堆積させる。チタ
ン膜７及び窒化チタン膜８の成膜後に、基板を窒素雰囲
気中で６００℃以上の温度まで急速加熱することによ
り、チタン膜７と導電体領域３との界面にのみチタンの
ケイ化物膜９を選択的に形成する。
【００３５】次いで、図４（ａ）に示すように、基板温
度を４００℃とし、六フッ化タングステンの水素還元法
によってタングステンを全面に堆積することにより、コ
ンタクトホール１１にタングステン膜５を埋め込む。
度を４００℃とし、六フッ化タングステンの水素還元法
によってタングステンを全面に堆積することにより、コ
ンタクトホール１１にタングステン膜５を埋め込む。
【００３６】次いで、図４（ｂ）に示すように、タング
ステン膜５をエッチングバックすることにより、コンタ
クトホール内にのみタングステン膜５を残す。
ステン膜５をエッチングバックすることにより、コンタ
クトホール内にのみタングステン膜５を残す。
【００３７】その後、図４（ｃ）に示すように、全面に
アルミニウム膜６をスパッタリング等の方法により堆積
し、図４（ｄ）に示すように、アルミニウム膜６をリソ
グラフィによりパターニングして配線層を形成する。
アルミニウム膜６をスパッタリング等の方法により堆積
し、図４（ｄ）に示すように、アルミニウム膜６をリソ
グラフィによりパターニングして配線層を形成する。
【００３８】本実施例では、チタン膜７と窒化チタン膜
８を堆積した後に、基板を急速加熱したが、チタン膜７
を堆積した後、窒化チタン膜８の堆積前に、基板を急速
加熱してもよい。更に、本発明ではタングステン膜５を
エッチングバックしているが、そのままパターニングし
てもよい。ＣＶＤチャンバーは定期的に内壁についた金
属を除去するためにクリーニングを行うが、前処理時に
三フッ化窒素と５％フッ素の混合ガスを用いると、この
混合ガスはチャンバーのクリーニング効果もあるため、
チャンバークリーニングを前処理時に同時に行うことも
可能である。
８を堆積した後に、基板を急速加熱したが、チタン膜７
を堆積した後、窒化チタン膜８の堆積前に、基板を急速
加熱してもよい。更に、本発明ではタングステン膜５を
エッチングバックしているが、そのままパターニングし
てもよい。ＣＶＤチャンバーは定期的に内壁についた金
属を除去するためにクリーニングを行うが、前処理時に
三フッ化窒素と５％フッ素の混合ガスを用いると、この
混合ガスはチャンバーのクリーニング効果もあるため、
チャンバークリーニングを前処理時に同時に行うことも
可能である。
【００３９】また、本実施例では、チタンの堆積方法と
してプラズマＣＶＤを用いたが、ＥＣＲ等の高密度プラ
ズマを用いたＣＶＤでも同様の効果が得られる。
してプラズマＣＶＤを用いたが、ＥＣＲ等の高密度プラ
ズマを用いたＣＶＤでも同様の効果が得られる。
【００４０】
【発明の効果】以上説明したように本発明では、コンタ
クトホール開口後に半導体基板表面を、プラズマを発生
することなく、三フッ化窒素とハロゲンとの混合ガスに
より２０オングストローム以上除去するから、表面・界
面反応を抑制している基板表面のエッチングダメージ層
を制御性よく、しかも基板にダメージを与えることなく
除去することができ、これにより、安定した電気特性の
半導体装置を得ることができる。また、三フッ化窒素と
ハロゲンとの混合ガスによるエッチングは、二酸化シリ
コンとシリコンとのエッチング選択性が高いため、コン
タクトホール側壁をエッチングさせてしまうことによる
コンタクトホールの径の拡大を防止できる。
クトホール開口後に半導体基板表面を、プラズマを発生
することなく、三フッ化窒素とハロゲンとの混合ガスに
より２０オングストローム以上除去するから、表面・界
面反応を抑制している基板表面のエッチングダメージ層
を制御性よく、しかも基板にダメージを与えることなく
除去することができ、これにより、安定した電気特性の
半導体装置を得ることができる。また、三フッ化窒素と
ハロゲンとの混合ガスによるエッチングは、二酸化シリ
コンとシリコンとのエッチング選択性が高いため、コン
タクトホール側壁をエッチングさせてしまうことによる
コンタクトホールの径の拡大を防止できる。
【図１】本発明の第１の実施例方法を工程順に示す断面
図である。
図である。
【図２】同じく、本発明の第１の実施例方法を工程順に
示す断面図であり、図１の次の工程を示すものである。
示す断面図であり、図１の次の工程を示すものである。
【図３】本発明の第２の実施例方法を工程順に示す断面
図である。
図である。
【図４】同じく、本発明の第２の実施例方法を工程順に
示す断面図であり、図３の次の工程を示すものである。
示す断面図であり、図３の次の工程を示すものである。
【図５】従来方法を工程順に示す断面図である。
【図６】同じく、従来方法を工程順に示す断面図であ
り、図５の次の工程を示すものである。
り、図５の次の工程を示すものである。
【図７】従来の他の方法を工程順に示す断面図である。
【図８】同じく、従来の他の方法を工程順に示す断面図
であり、図７の次の工程を示すものである。
であり、図７の次の工程を示すものである。
１；シリコン基板 ２；ＬＯＣＯＳ酸化膜 ３；導電体領域 ４；層間絶縁膜 ５；タングステン膜 ６；アルミニウム膜 ７；チタン膜 ８；窒化チタン膜 ９；チタンのケイ化物膜 １０；自然酸化膜 １１；コンタクトホール
Claims (8)
- 【請求項１】 半導体基板上に形成された導電体層を、
この導電体層上に形成されたコンタクトホールを有する
絶縁膜をマスクとして、前記半導体基板を加熱しつつ三
フッ化窒素とハロゲンガスとの混合ガスにより２０オン
グストローム以上の深さで除去し、その後、前記コンタ
クトホールを金属で埋め込み電極を形成することを特徴
とする半導体装置の製造方法。 - 【請求項２】 導電体層上に絶縁膜を形成する工程と、
この絶縁膜にコンタクトホールを形成する工程と、前記
コンタクトホールが形成された絶縁膜をマスクとして、
前記導電体層を加熱しつつ前記導電体層を三フッ化窒素
とハロゲンガスとの混合ガスにより２０オングストロー
ム以上の深さで局部的に除去する工程と、前記コンタク
トホールを金属で埋め込み電極を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 表面に導電体層が形成された半導体基板
上に絶縁膜を形成する工程と、この絶縁膜における前記
導電体層に整合する位置にコンタクトホールを開口する
工程と、前記コンタクトホール底部に存在する部分の導
電体層を、前記半導体基板を加熱しつつ三フッ化窒素と
ハロゲンガスとの混合ガスにより２０オングストローム
以上の深さで除去する工程と、前記コンタクトホールを
金属で埋め込み電極を形成する工程と、前記絶縁膜上に
前記電極と接続される配線を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 表面に導電体層が形成されたシリコン半
導体基板上に絶縁膜を形成する工程と、この絶縁膜にお
ける前記導電体層に整合する位置にコンタクトホールを
開口する工程と、前記コンタクトホール底部に存在する
部分の導電体層を、前記半導体基板を加熱しつつ三フッ
化窒素とハロゲンガスとの混合ガスにより２０オングス
トローム以上の深さで除去する工程と、前記コンタクト
ホールの側面及び底面を含む領域にチタン膜及び窒化チ
タン膜を順次形成する工程と、前記半導体基板を加熱し
て前記チタン膜と前記導電体層との界面にチタンのケイ
化物を形成する工程と、前記コンタクトホールをタング
ステンで埋め込む工程と、前記絶縁膜上に前記電極と接
続される配線を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項５】 表面に導電体層が形成されたシリコン半
導体基板上に絶縁膜を形成する工程と、この絶縁膜にお
ける前記導電体層に整合する位置にコンタクトホールを
開口する工程と、前記コンタクトホール底部に存在する
部分の導電体層を、前記半導体基板を加熱しつつ三フッ
化窒素とハロゲンガスとの混合ガスにより２０オングス
トローム以上の深さで除去する工程と、前記コンタクト
ホールの側面及び底面を含む領域にチタン膜を形成する
工程と、前記半導体基板を加熱して前記チタン膜と前記
導電体層との界面にチタンのケイ化物を形成する工程
と、前記コンタクトホールの側面及び底面を含む領域に
窒化チタン膜を形成する工程と、前記コンタクトホール
をタングステンで埋め込む工程と、前記絶縁膜上に前記
電極と接続される配線を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項６】 前記金属は、タングステン、モリブデ
ン、チタン、白金、コバルト、及びそれらのケイ化物か
らなる群から選択された１種であることを特徴とする請
求項１乃至３のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項７】 前記ハロゲンガスが、フッ素、塩素及び
それらの混合ガスからなる群から選択されたものである
ことを特徴とする請求項１乃至６のいずれか１項に記載
の半導体装置の製造方法。 - 【請求項８】 前記三フッ化窒素とハロゲンガスとの混
合ガスによる導電体層の除去と金属の埋め込みとを同一
のチャンバ内で真空状態を破らないで行うことを特徴と
する請求項１乃至７のいずれか１項に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30322197A JP3201318B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30322197A JP3201318B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145078A true JPH11145078A (ja) | 1999-05-28 |
| JP3201318B2 JP3201318B2 (ja) | 2001-08-20 |
Family
ID=17918343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30322197A Expired - Fee Related JP3201318B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201318B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007511087A (ja) * | 2003-11-08 | 2007-04-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コンタクトの形成中、コンタクトホール幅の増大を防ぐ方法 |
| JP2007115797A (ja) * | 2005-10-19 | 2007-05-10 | Tokyo Electron Ltd | 基板処理装置，基板処理方法，プログラム，プログラムを記録した記録媒体 |
| US7414291B2 (en) | 2004-04-06 | 2008-08-19 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
-
1997
- 1997-11-05 JP JP30322197A patent/JP3201318B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007511087A (ja) * | 2003-11-08 | 2007-04-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コンタクトの形成中、コンタクトホール幅の増大を防ぐ方法 |
| US7414291B2 (en) | 2004-04-06 | 2008-08-19 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
| JP2007115797A (ja) * | 2005-10-19 | 2007-05-10 | Tokyo Electron Ltd | 基板処理装置，基板処理方法，プログラム，プログラムを記録した記録媒体 |
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| Publication number | Publication date |
|---|---|
| JP3201318B2 (ja) | 2001-08-20 |
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