JPH10150006A - 半導体材料を高融点金属に変換する方法及び前記方法を利用して製造されるｍｏｓ装置 - Google Patents
半導体材料を高融点金属に変換する方法及び前記方法を利用して製造されるｍｏｓ装置Info
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- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
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Abstract
(57)【要約】
【課題】 半導体装置製造におけるタングステンの選択
的堆積を、自己制限状態になることを阻止しながら、水
素還元を用いることなくシリコン還元のみでおこなう。 【解決手段】 六フッ化金属ガスの流量及びＣＶＤプロ
セス・パラメータの１つあるいは複数を調整することに
よりシリコン還元工程が自己制限的でなくなり、所望の
厚さのシリコンを高融点金属に変換させることができ
る。調整されるプロセス・パラメータは温度、全圧力、
六フッ化ガスの部分圧力、及びキャリアガスの流量であ
る。
的堆積を、自己制限状態になることを阻止しながら、水
素還元を用いることなくシリコン還元のみでおこなう。 【解決手段】 六フッ化金属ガスの流量及びＣＶＤプロ
セス・パラメータの１つあるいは複数を調整することに
よりシリコン還元工程が自己制限的でなくなり、所望の
厚さのシリコンを高融点金属に変換させることができ
る。調整されるプロセス・パラメータは温度、全圧力、
六フッ化ガスの部分圧力、及びキャリアガスの流量であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板上への金
属の蒸着方法に係り、更に詳しくは、シリコンを高融点
金属に選択的に変換するＣＶＤ方法及び前記ＣＶＤ方法
を利用して製造されるＭＯＳ半導体装置に関する。
属の蒸着方法に係り、更に詳しくは、シリコンを高融点
金属に選択的に変換するＣＶＤ方法及び前記ＣＶＤ方法
を利用して製造されるＭＯＳ半導体装置に関する。
【０００２】
【従来の技術】半導体装置の製造分野においては半導体
チップ上の素子密度を大きくして装置の動作速度を向上
させようとする努力が続けられている。チップ上に装置
を高密度に形成しても装置に対する信頼性は高く維持さ
れなければならない。ＭＯＳ装置の製造分野においては
タングステンやモリブデンのような高融点金属の堆積に
関して数々の研究が行なわれてきている。高融点金属は
優れた拡散障壁性質を有し且つシリコンとの接触抵抗が
低い。
チップ上の素子密度を大きくして装置の動作速度を向上
させようとする努力が続けられている。チップ上に装置
を高密度に形成しても装置に対する信頼性は高く維持さ
れなければならない。ＭＯＳ装置の製造分野においては
タングステンやモリブデンのような高融点金属の堆積に
関して数々の研究が行なわれてきている。高融点金属は
優れた拡散障壁性質を有し且つシリコンとの接触抵抗が
低い。
【０００３】現在、タングステンの選択的堆積は六フッ
化タングステン・ガスのシリコン及び水素還元によって
実行されている。タングステンが次式に従って六フッ化
タングステンのシリコン還元によって堆積されているで
あろうことは良く知られている。
化タングステン・ガスのシリコン及び水素還元によって
実行されている。タングステンが次式に従って六フッ化
タングステンのシリコン還元によって堆積されているで
あろうことは良く知られている。
【０００４】 ２ＷＦ6 ＋ ３Ｓｉ −−〉 ２Ｗ ＋ ３ＳｉＦ4↑
【０００５】しかしながら、シリコン還元は自己制限状
態（反応がそれ以上は進まないこと。）になり易いと考
えられてきており、また、エンクローチ（侵食）という
問題を有していることも知られている。タングステンを
所望の厚さに堆積するために水素還元をシリコン還元の
他に加えることがある。しかし、この水素還元方法も深
刻なエンクローチ問題を有している。更に、タングステ
ン堆積の選択性はウエハの予備堆積（プレデポジショ
ン）状態、堆積工程用容器の構造、真空度、基板の加熱
方法、精巧なべ一ク及び排気工程サイクル等によって非
常に敏感に影響を受ける。再現性の低さ、炉内温度が４
００℃にておける成長速度の遅さ（１０ｎｍ／ｍｉｎよ
り遅い。）、及び堆積の選択性の悪さはこれらの方法に
おける主たる欠点である。更に、水素還元工程で発生す
るＨＦは装置中の埋込み酸化物領域を侵食し、前記酸化
物の縁部から六フッ化タングステンを基板へ侵入させて
しまうことになる。また、露出されたシリコンの密度が
選択性を決定するので工程の選択性が減少する。
態（反応がそれ以上は進まないこと。）になり易いと考
えられてきており、また、エンクローチ（侵食）という
問題を有していることも知られている。タングステンを
所望の厚さに堆積するために水素還元をシリコン還元の
他に加えることがある。しかし、この水素還元方法も深
刻なエンクローチ問題を有している。更に、タングステ
ン堆積の選択性はウエハの予備堆積（プレデポジショ
ン）状態、堆積工程用容器の構造、真空度、基板の加熱
方法、精巧なべ一ク及び排気工程サイクル等によって非
常に敏感に影響を受ける。再現性の低さ、炉内温度が４
００℃にておける成長速度の遅さ（１０ｎｍ／ｍｉｎよ
り遅い。）、及び堆積の選択性の悪さはこれらの方法に
おける主たる欠点である。更に、水素還元工程で発生す
るＨＦは装置中の埋込み酸化物領域を侵食し、前記酸化
物の縁部から六フッ化タングステンを基板へ侵入させて
しまうことになる。また、露出されたシリコンの密度が
選択性を決定するので工程の選択性が減少する。
【０００６】タングステンの堆積方法に関する上述の問
題点を解決するための数々の方法が既に提案されてい
る。例えば、本出願人による米国特許出願第０４４２６
２号（１９８７年４月３０日、米国出願）には、基板が
ＷＦ6ガスにさらされてわずかのシリコンがタングステ
ンに変換された後にプラズマ堆積によってシリコン層が
堆積され、再びＷＦ6ガスにさらされ、これが繰り返さ
れて所望の厚さのシリコンがタングステンに変換される
方法が記載されている。米国特許第４５９５６０８号に
は基板が同期的にＣＶＤ装置から取出されてタングステ
ンが堆積されるべきでない領域が蒸気にさらされ、再ぴ
ＣＶＤ装置に戻される方法が記載されており、この方法
もシリコン還元の他に水素還元を用いている。
題点を解決するための数々の方法が既に提案されてい
る。例えば、本出願人による米国特許出願第０４４２６
２号（１９８７年４月３０日、米国出願）には、基板が
ＷＦ6ガスにさらされてわずかのシリコンがタングステ
ンに変換された後にプラズマ堆積によってシリコン層が
堆積され、再びＷＦ6ガスにさらされ、これが繰り返さ
れて所望の厚さのシリコンがタングステンに変換される
方法が記載されている。米国特許第４５９５６０８号に
は基板が同期的にＣＶＤ装置から取出されてタングステ
ンが堆積されるべきでない領域が蒸気にさらされ、再ぴ
ＣＶＤ装置に戻される方法が記載されており、この方法
もシリコン還元の他に水素還元を用いている。
【０００７】
【発明が解決しようとする課題】本発明は高融点金属の
六フッ化物のシリコン還元だけを利用して（水素還元は
利用しない。）ＣＶＤ環境（ＣＶＤ装置）において高融
点金属層を堆積する方法に関する。
六フッ化物のシリコン還元だけを利用して（水素還元は
利用しない。）ＣＶＤ環境（ＣＶＤ装置）において高融
点金属層を堆積する方法に関する。
【０００８】
【課題を解決するための手段】基板は所定の厚さを有す
る１つあるいは複数の領域を有している。本発明者等は
六フッ化金属ガスの流量及びＣＶＤプロセス・パラメー
タの１つあるいは複数を調整することによりシリコン還
元工程が自己制限的でなくなり、所望の厚さのシリコン
を高融点金属に変換させることができるということを発
見した。調整されるプロセス・パラメータは温度、全圧
力、六フッ化ガスの部分圧力、及びキャリヤガスの流量
である。
る１つあるいは複数の領域を有している。本発明者等は
六フッ化金属ガスの流量及びＣＶＤプロセス・パラメー
タの１つあるいは複数を調整することによりシリコン還
元工程が自己制限的でなくなり、所望の厚さのシリコン
を高融点金属に変換させることができるということを発
見した。調整されるプロセス・パラメータは温度、全圧
力、六フッ化ガスの部分圧力、及びキャリヤガスの流量
である。
【０００９】本発明の方法は半導体装置及び層間金属接
続の製造に利用でき、多層間接続用のビア・ホールの平
坦化にも有用である。本発明の工程を利用する新規な半
導体装置の構造においては、ソース、ドレイン、及びゲ
ート・シリコンは１つのステップでタングステンに変換
される。本発明のタングステン・ゲートはミッド・ギャ
ップ状の仕事関数（ＭＯＳ構造におけるエネルギ・バン
ド状態のこと。）及び低い抵抗を有し、サブ・ミクロン
ＭＯＳ装置にとって特に有用である。
続の製造に利用でき、多層間接続用のビア・ホールの平
坦化にも有用である。本発明の工程を利用する新規な半
導体装置の構造においては、ソース、ドレイン、及びゲ
ート・シリコンは１つのステップでタングステンに変換
される。本発明のタングステン・ゲートはミッド・ギャ
ップ状の仕事関数（ＭＯＳ構造におけるエネルギ・バン
ド状態のこと。）及び低い抵抗を有し、サブ・ミクロン
ＭＯＳ装置にとって特に有用である。
【００１０】本発明を利用する製造方法によれば、シリ
コン基板はドレイン及びソース領域とゲート・シリコン
が特定されている表面を有し、前記ゲート・シリコンは
頂部、底部及び側壁部に絶縁層材料を有し、前記ドレイ
ン及びソース領域に隣接して配置されている。更に、埋
込み分離領域が、ゲート・シリコンを挟んで離隔してい
る前記ドレイン及びソース領域に隣接して配置されてい
る。ゲート材料としてポリシリコンを用いることは良く
知られているが、本発明では、ポリシリコンに限らず、
単結晶シリコンやアモルフアス・シリコンも用いられ
る。シリコンは選択的エピタキシャル成長のような適宜
な方法によりソース及びドレイン領域上に選択的に堆積
される。ゲートの頂部の絶縁層は後にＲＩＥあるいはウ
エット・エッチ工程により除去される。
コン基板はドレイン及びソース領域とゲート・シリコン
が特定されている表面を有し、前記ゲート・シリコンは
頂部、底部及び側壁部に絶縁層材料を有し、前記ドレイ
ン及びソース領域に隣接して配置されている。更に、埋
込み分離領域が、ゲート・シリコンを挟んで離隔してい
る前記ドレイン及びソース領域に隣接して配置されてい
る。ゲート材料としてポリシリコンを用いることは良く
知られているが、本発明では、ポリシリコンに限らず、
単結晶シリコンやアモルフアス・シリコンも用いられ
る。シリコンは選択的エピタキシャル成長のような適宜
な方法によりソース及びドレイン領域上に選択的に堆積
される。ゲートの頂部の絶縁層は後にＲＩＥあるいはウ
エット・エッチ工程により除去される。
【００１１】その後、基板は化学的気相成長方法が行な
われる環境下で六フッ化高融点金属ガスの流れにさらさ
れる。ガス流量およびＣＶＤプロセス・パラメータはゲ
ート・シリコン及びソース及びドレイン・シリコンが、
所望の場合にはシリコン材料の厚さの全体まで、高融点
金属に変換するように調整される。一実施例では、絶縁
物質のサイドウオール・スペーサが、基板をＣＶＤ工程
にさらす前に、ソース及びドレインシリコン層上に選択
的に付着される。
われる環境下で六フッ化高融点金属ガスの流れにさらさ
れる。ガス流量およびＣＶＤプロセス・パラメータはゲ
ート・シリコン及びソース及びドレイン・シリコンが、
所望の場合にはシリコン材料の厚さの全体まで、高融点
金属に変換するように調整される。一実施例では、絶縁
物質のサイドウオール・スペーサが、基板をＣＶＤ工程
にさらす前に、ソース及びドレインシリコン層上に選択
的に付着される。
【００１２】ソース及びドレイン領域上のシリコンの厚
さは、ミッドギャップ型仕事関数のゲートを形成したい
場合には、ゲート・シリコンの厚さと実質的に同じ厚さ
でなければならない。ソース・ドレインとゲート・シリ
コンとの間の高さの相違はゲートと基板との間のゲート
酸化物層にだけ起因する程度である。こうして、ソース
−ドレイン・シリコン領域の厚さの全部が高融点金属に
変換されるとき、ゲート・シリコンの全ても高融点金属
に変換される。
さは、ミッドギャップ型仕事関数のゲートを形成したい
場合には、ゲート・シリコンの厚さと実質的に同じ厚さ
でなければならない。ソース・ドレインとゲート・シリ
コンとの間の高さの相違はゲートと基板との間のゲート
酸化物層にだけ起因する程度である。こうして、ソース
−ドレイン・シリコン領域の厚さの全部が高融点金属に
変換されるとき、ゲート・シリコンの全ても高融点金属
に変換される。
【００１３】代わりに、ソース及びドレイン・シリコン
がゲート・シリコンの厚さよりも小さな厚さに成長され
てもよい。このような実施例では、ソース及びドレイン
領域の全部が高融点金属に変換されるとき、ゲート・シ
リコンについてはその一部しか高融点金属に変換されな
い。
がゲート・シリコンの厚さよりも小さな厚さに成長され
てもよい。このような実施例では、ソース及びドレイン
領域の全部が高融点金属に変換されるとき、ゲート・シ
リコンについてはその一部しか高融点金属に変換されな
い。
【００１４】還元工程で水素を使うことのないようにす
ることによって、埋設酸化物領域がエッチングされると
いう問題が解決される。本発明の方法は標準的なＣＶＤ
工程用装置を用いて容易に実行される。
ることによって、埋設酸化物領域がエッチングされると
いう問題が解決される。本発明の方法は標準的なＣＶＤ
工程用装置を用いて容易に実行される。
【００１５】
【実施例】第１図は標準的ＣＭＯＳ製造工程後のシリコ
ン・ウエハを示している。ウエハはシリコン基板１２、
ソース領域１４、及びドレイン領域１６を有している。
シリコン基板１２はｐ導電型、ソース及びドレイン領域
１４及び１６はｎ＋導電型として示されているが、ｐ＋
型のソース及びドレイン、及びｎ型のシリコン基板であ
ってもよい。ウエハは埋設分離領域１８及び２０を有
し、これらはシリコン酸化物あるいはシリコン窒化物か
ら形成されてもよい。ゲート領域２２はゲート酸化物層
２４及びゲート・シリコン層２６を有している。また、
ゲート領域２２はサイドウォール２７及び２８、及びト
ップウオール３０を有し、これらはＳｉＯ2あるいはＳ
ｉ3Ｎ4のような絶縁物質から形成されている。基板１２
及びゲート・シリコン層２６に用いられるシリコンは、
単結晶シリコン、ポリシリコン、あるいはアモルフアス
・シリコンのいずれであってもよい。好ましい実施例で
は、基板１２が単結晶シリコンであり、ゲート・シリコ
ン層２６がポリシリコンである。典型的には、ゲート酸
化物層２４は約１２５ｎｍの厚さである。ゲート・シリ
コン層２６は約４００ｎｍの厚さであり、サイドウオー
ル２７、２８は約１５０ｎｍの厚さであり、トップウォ
ール３０は典型的には約２０ｎｍの厚さである。
ン・ウエハを示している。ウエハはシリコン基板１２、
ソース領域１４、及びドレイン領域１６を有している。
シリコン基板１２はｐ導電型、ソース及びドレイン領域
１４及び１６はｎ＋導電型として示されているが、ｐ＋
型のソース及びドレイン、及びｎ型のシリコン基板であ
ってもよい。ウエハは埋設分離領域１８及び２０を有
し、これらはシリコン酸化物あるいはシリコン窒化物か
ら形成されてもよい。ゲート領域２２はゲート酸化物層
２４及びゲート・シリコン層２６を有している。また、
ゲート領域２２はサイドウォール２７及び２８、及びト
ップウオール３０を有し、これらはＳｉＯ2あるいはＳ
ｉ3Ｎ4のような絶縁物質から形成されている。基板１２
及びゲート・シリコン層２６に用いられるシリコンは、
単結晶シリコン、ポリシリコン、あるいはアモルフアス
・シリコンのいずれであってもよい。好ましい実施例で
は、基板１２が単結晶シリコンであり、ゲート・シリコ
ン層２６がポリシリコンである。典型的には、ゲート酸
化物層２４は約１２５ｎｍの厚さである。ゲート・シリ
コン層２６は約４００ｎｍの厚さであり、サイドウオー
ル２７、２８は約１５０ｎｍの厚さであり、トップウォ
ール３０は典型的には約２０ｎｍの厚さである。
【００１６】第２図に示されるように、ソース及びドレ
イン領域１４及び１６の上にはソース・シリコン層３２
及びドレイン・シリコン層３４が成長される。ソース及
びドレイン・シリコン層３２及び３４は好ましくは選択
的エピタキシャル成長で形成されるが、他の方法で形成
されてもよい。シリコン層３２及び３４はいかなる所望
の厚さにも形成され、臨界厚さに制限されない。ここ
で、臨界厚さとは、半導体材料と高融点金属の六フッ化
物との間の反応が自己制限されるときの厚さである。例
えば、シリコンのタングステンへの変換は普通は２０ｎ
ｍから３０ｎｍ程度の範囲の厚さで停止する。
イン領域１４及び１６の上にはソース・シリコン層３２
及びドレイン・シリコン層３４が成長される。ソース及
びドレイン・シリコン層３２及び３４は好ましくは選択
的エピタキシャル成長で形成されるが、他の方法で形成
されてもよい。シリコン層３２及び３４はいかなる所望
の厚さにも形成され、臨界厚さに制限されない。ここ
で、臨界厚さとは、半導体材料と高融点金属の六フッ化
物との間の反応が自己制限されるときの厚さである。例
えば、シリコンのタングステンへの変換は普通は２０ｎ
ｍから３０ｎｍ程度の範囲の厚さで停止する。
【００１７】第３図に示されるように、ＳｉＯ2あるい
はＳｉ3Ｎ４の如き絶縁材料のブランケット層３６が基
板全体を被うように堆積される。ブランケット層３６は
次に例えば反応性イオン・エッチングによって選択的に
エッチングされ、第４図に示されるように、ソース領域
１４及びドレイン領域１６上のシリコン層３２及び３４
の両側にサイドウオール・スペーサ３８が残される。絶
縁性のトップウオール３０は次に、第５図に示されるよ
うに、ＲＩＥあるいは化学的ウェット・エッチによって
除去される。
はＳｉ3Ｎ４の如き絶縁材料のブランケット層３６が基
板全体を被うように堆積される。ブランケット層３６は
次に例えば反応性イオン・エッチングによって選択的に
エッチングされ、第４図に示されるように、ソース領域
１４及びドレイン領域１６上のシリコン層３２及び３４
の両側にサイドウオール・スペーサ３８が残される。絶
縁性のトップウオール３０は次に、第５図に示されるよ
うに、ＲＩＥあるいは化学的ウェット・エッチによって
除去される。
【００１８】次に、化学的気相成長法と同じ環境内で高
融点金属の六フッ化物のガスにさらすことにより、ゲー
ト・シリコン層２６、ソース・シリコン層３２及びドレ
イン・シリコン層３４が高融点金属に変換される。第６
図に示されるように、ゲート・シリコン層２６、ソース
・シリコン層３２及びドレイン・シリコン層３４はタン
グステンに完全に変換される。
融点金属の六フッ化物のガスにさらすことにより、ゲー
ト・シリコン層２６、ソース・シリコン層３２及びドレ
イン・シリコン層３４が高融点金属に変換される。第６
図に示されるように、ゲート・シリコン層２６、ソース
・シリコン層３２及びドレイン・シリコン層３４はタン
グステンに完全に変換される。
【００１９】ゲート・シリコン層２６、ソース・シリコ
ン層３２及びドレイン・シリコン層３４の全体の変換が
各領域の厚さが実質的に等しいときに完了するようにし
てもよい。この結果得られる装置はソース−ドレインと
ゲートとの間の高さの相違がゲート酸化物層の厚さ分だ
けであり、ミッドギャップ型仕事関数を示すことが分っ
ている。このミッドギャップ型仕事関数によって、ｎあ
るいはｐチャネル用のチャネル・イオン注入を行なわな
くても、±０．６Ｖという所望のしきい値電圧が得られ
る。こうして、ＰＭＯＳの劣った埋込みチヤネル動作を
回避できると同時にＮＭＯＳの高い移動度及び相互コン
ダクタンスを得ることができる。
ン層３２及びドレイン・シリコン層３４の全体の変換が
各領域の厚さが実質的に等しいときに完了するようにし
てもよい。この結果得られる装置はソース−ドレインと
ゲートとの間の高さの相違がゲート酸化物層の厚さ分だ
けであり、ミッドギャップ型仕事関数を示すことが分っ
ている。このミッドギャップ型仕事関数によって、ｎあ
るいはｐチャネル用のチャネル・イオン注入を行なわな
くても、±０．６Ｖという所望のしきい値電圧が得られ
る。こうして、ＰＭＯＳの劣った埋込みチヤネル動作を
回避できると同時にＮＭＯＳの高い移動度及び相互コン
ダクタンスを得ることができる。
【００２０】しかしながら、ゲート・シリコンの一部だ
けがタングステンに変換されてもよい。そのような実施
例では、ソース及びドレイン領域上に堆積されたシリコ
ンの厚さはゲート・シリコンよりも小さい。シリコンか
らタングステンへの変換工程はソース及びドレイン部分
についてはそれらの全体が変換され、ゲート・シリコン
についてはそれらに対応する厚さだけが変換される。こ
のような実施例が第６図中の鎖線で示されており、図
中、シリコン部分４０はタングステンに変換されない部
分である。
けがタングステンに変換されてもよい。そのような実施
例では、ソース及びドレイン領域上に堆積されたシリコ
ンの厚さはゲート・シリコンよりも小さい。シリコンか
らタングステンへの変換工程はソース及びドレイン部分
についてはそれらの全体が変換され、ゲート・シリコン
についてはそれらに対応する厚さだけが変換される。こ
のような実施例が第６図中の鎖線で示されており、図
中、シリコン部分４０はタングステンに変換されない部
分である。
【００２１】基板上の選択されたシリコン領域を高融点
金属に変換する方法は高融点金属の六フッ化物ガスのシ
リコン還元を利用する。次式に従ってシリコンが還元さ
れてタングステンになるであろう事はよく知られてい
る。
金属に変換する方法は高融点金属の六フッ化物ガスのシ
リコン還元を利用する。次式に従ってシリコンが還元さ
れてタングステンになるであろう事はよく知られてい
る。
【００２２】 ２ＷＦ6 ＋ ３Ｓｉ −−〉 ２Ｗ ＋ ３ＳｉＦ4↑ （１）
【００２３】また、次式に従ってシリコンが還元されて
モリブデンになるであろう事もよく知られている。
モリブデンになるであろう事もよく知られている。
【００２４】 ２ＭｏＦ6 ＋ ３Ｓｉ −−〉 ２Ｍｏ ＋ ３ＳｉＦ4↑ （２）
【００２５】タングステンは、その障壁の性質及びシリ
コンに対する低い接触抵抗のために、コンタクト配線用
に特に有用である。本発明では、ソース、ドレイン、及
びゲートが単一の工程中にタングステンで配線化され
る。タングステン・ゲートは約４．８ｅＶのミッドギャ
ップ型仕事関数を示す。
コンに対する低い接触抵抗のために、コンタクト配線用
に特に有用である。本発明では、ソース、ドレイン、及
びゲートが単一の工程中にタングステンで配線化され
る。タングステン・ゲートは約４．８ｅＶのミッドギャ
ップ型仕事関数を示す。
【００２６】本発明者等は六フッ化タングステン・ガス
の流量及び温度、全圧、ＷＦ6ガスの分圧及びキャリヤ
・ガス流量の如き他のＣＶＤプロセス・パラメータの１
つあるいは複数を調整することによりタングステンのシ
リコン還元は自己制限にならないことを見い出した。こ
うして、ゲート、ソース及びドレインのシリコン層の厚
さの全部が単一工程でタングステンに変換され得ること
になる。
の流量及び温度、全圧、ＷＦ6ガスの分圧及びキャリヤ
・ガス流量の如き他のＣＶＤプロセス・パラメータの１
つあるいは複数を調整することによりタングステンのシ
リコン還元は自己制限にならないことを見い出した。こ
うして、ゲート、ソース及びドレインのシリコン層の厚
さの全部が単一工程でタングステンに変換され得ること
になる。
【００２７】第７図は全圧（ｍトル）とタングステンに
変換されたシリコンの厚さ（ｎｍ）との関係を示してい
る。この全圧対タングステンの厚さの関係を示すデータ
はＷＦ6ガスの流量が１５ＳＣＣＭでキャリヤ・ガス流
量が１００ＳＣＣＭの場合の例から得られた。ＣＶＤ装
置内の温度は３７０℃であり堆積時間は５分であった。
第７図は全圧が増すとタングステンの厚さを増すことを
示している。好ましい全圧の範囲は約２００ｍトルから
約２，０００ｍトルである。
変換されたシリコンの厚さ（ｎｍ）との関係を示してい
る。この全圧対タングステンの厚さの関係を示すデータ
はＷＦ6ガスの流量が１５ＳＣＣＭでキャリヤ・ガス流
量が１００ＳＣＣＭの場合の例から得られた。ＣＶＤ装
置内の温度は３７０℃であり堆積時間は５分であった。
第７図は全圧が増すとタングステンの厚さを増すことを
示している。好ましい全圧の範囲は約２００ｍトルから
約２，０００ｍトルである。
【００２８】第８図はキャリヤ・ガスの流量（ＳＣＣ
Ｍ）とタングステンの厚さ（ｎｍ）との相関関係を示し
ている。この例ではＷＦ6の流量が１５ＳＣＣＭ、全圧
が２００ｍトル、堆積時間が５分、温度が３７０℃であ
った。第８図はキャリヤ・ガスの流量が増すとタングス
テンの厚さが減ることを示している。したがって、キャ
リヤ・ガスの好ましい流量は約５０ＳＣＣＭから約１０
０ＳＣＣＭの範囲内である。
Ｍ）とタングステンの厚さ（ｎｍ）との相関関係を示し
ている。この例ではＷＦ6の流量が１５ＳＣＣＭ、全圧
が２００ｍトル、堆積時間が５分、温度が３７０℃であ
った。第８図はキャリヤ・ガスの流量が増すとタングス
テンの厚さが減ることを示している。したがって、キャ
リヤ・ガスの好ましい流量は約５０ＳＣＣＭから約１０
０ＳＣＣＭの範囲内である。
【００２９】第９図は装置内温度（℃）とタングステン
の厚さとの相関関係を示している。この例ではＷＦ6ガ
スの流量は１５ＳＣＣＭ、キャリヤ・ガスの流量は１０
０ＳＣＣＭ、全圧ば２００ｍトル、堆積時間は５分であ
った。第９図は好ましい温度範囲は約３００℃から約５
００℃の間である。
の厚さとの相関関係を示している。この例ではＷＦ6ガ
スの流量は１５ＳＣＣＭ、キャリヤ・ガスの流量は１０
０ＳＣＣＭ、全圧ば２００ｍトル、堆積時間は５分であ
った。第９図は好ましい温度範囲は約３００℃から約５
００℃の間である。
【００３０】第１０図は堆積時間（分）とタングステン
の厚さとの関係を示している。この例では、ＷＦ6ガス
の流量は１５ＳＣＣＭ、キャリヤ・ガスの流量は１００
ＳＣＣＭ、全圧は２００ｍトル、温度は３７０℃であっ
た。第１０図から、堆積時間が増すとタングステンの厚
さも増すことが分かる。また、第１０図は温度が５００
℃以上及び３００℃より低い場合の関係も示しており、
これらの温度の場合にはタングステンの厚さは増えない
ことが分かる。
の厚さとの関係を示している。この例では、ＷＦ6ガス
の流量は１５ＳＣＣＭ、キャリヤ・ガスの流量は１００
ＳＣＣＭ、全圧は２００ｍトル、温度は３７０℃であっ
た。第１０図から、堆積時間が増すとタングステンの厚
さも増すことが分かる。また、第１０図は温度が５００
℃以上及び３００℃より低い場合の関係も示しており、
これらの温度の場合にはタングステンの厚さは増えない
ことが分かる。
【００３１】六フッ化タングステン・ガスの分圧は次式
に従って定まる。
に従って定まる。
【００３２】 ＰWF6＝ＰT×｛ＳWF6／（ＳWF6＋ＳHe）｝ （３）
【００３３】式（３）から分かるように、分圧はＣＶＤ
装置内の分圧及びヘリウムやアルゴンのようなキャリヤ
・ガスの流量に関係する。
装置内の分圧及びヘリウムやアルゴンのようなキャリヤ
・ガスの流量に関係する。
【００３４】本発明においては、ＷＦ6ガスの分圧の好
ましい範囲は約２０ｍトルから約８００ｍトルであっ
た。
ましい範囲は約２０ｍトルから約８００ｍトルであっ
た。
【００３５】このように、タングステンの厚さは六フッ
化タングステン・ガス流量の全圧の関数であることが分
かる。更に、タングステンの厚さはキャリヤ・ガス流
量、温度、及び堆積時間の関数でもある。したがって、
ＷＦ6ガスの分圧を調整することによってタングステン
に変換されるシリコンの厚さを制御してソース−ドレイ
ン・シリコン層及びゲート・シリコン層の一部あるいは
全部がタングステンに変換されるようにできる。
化タングステン・ガス流量の全圧の関数であることが分
かる。更に、タングステンの厚さはキャリヤ・ガス流
量、温度、及び堆積時間の関数でもある。したがって、
ＷＦ6ガスの分圧を調整することによってタングステン
に変換されるシリコンの厚さを制御してソース−ドレイ
ン・シリコン層及びゲート・シリコン層の一部あるいは
全部がタングステンに変換されるようにできる。
【００３６】タングステンヘの変換後に、９００℃より
低温でフォーミング・ガスあるいは純粋な水素ガス中で
アニールして浅い接合部のために層中のフッ素及び酸素
を減らすことができる。この工程の後、通常の酸化物堆
積及びＡｌ‐Ｃｕ‐Ｓｉ配線層の形成を行ってオーミッ
ク接触を形成する。深い接合部のために、アニールを
１，０００℃より高い温度で行うことができる。このよ
うな高温ではタングステン・シリサイドが非常にわずか
しか形成されない。この理由として可能性のあるのは、
酸素が層中に取り込まれることによってシリサイドの形
成が阻止されるというものである。エピ−シリコンがＳ
ｉ（１００）上に堆積されていると、シリコンの消費は
可能な限り低くなり、接触抵抗が減小する。シート抵抗
値の変動は約５％から約６％よりも低い。本発明の方法
は再現性に優れている。成長速度は約１００ｎｍ／分か
ら約２００ｎｍ／分であり、同じ温度での水素還元方法
の場合よりも２桁程大きな速度である。得られる構造は
１０ｎｍよりも小さいという独特の粒径を有している。
低温でフォーミング・ガスあるいは純粋な水素ガス中で
アニールして浅い接合部のために層中のフッ素及び酸素
を減らすことができる。この工程の後、通常の酸化物堆
積及びＡｌ‐Ｃｕ‐Ｓｉ配線層の形成を行ってオーミッ
ク接触を形成する。深い接合部のために、アニールを
１，０００℃より高い温度で行うことができる。このよ
うな高温ではタングステン・シリサイドが非常にわずか
しか形成されない。この理由として可能性のあるのは、
酸素が層中に取り込まれることによってシリサイドの形
成が阻止されるというものである。エピ−シリコンがＳ
ｉ（１００）上に堆積されていると、シリコンの消費は
可能な限り低くなり、接触抵抗が減小する。シート抵抗
値の変動は約５％から約６％よりも低い。本発明の方法
は再現性に優れている。成長速度は約１００ｎｍ／分か
ら約２００ｎｍ／分であり、同じ温度での水素還元方法
の場合よりも２桁程大きな速度である。得られる構造は
１０ｎｍよりも小さいという独特の粒径を有している。
【００３７】本発明の方法は多層金属配線用ビアの平坦
化にも適している。シリコン酸化物中のビアは最初にポ
リシリコンで充てんされ、次に本発明のシリコン還元方
法にさらされる。ビアの全厚さが単一の工程で容易にタ
ングステンに変換され得る。
化にも適している。シリコン酸化物中のビアは最初にポ
リシリコンで充てんされ、次に本発明のシリコン還元方
法にさらされる。ビアの全厚さが単一の工程で容易にタ
ングステンに変換され得る。
【００３８】本発明の方法はソース、ドレイン、及びゲ
ートのポリシリコンを単一工程でタングステンに容易に
変換させることができ、従来問題であったエンクローチ
ャブリッジングを生じさせることがない。本発明の方法
によって得られるミッドギャップ型ゲートの半導体構造
はサブミクロンＭＯＳ装置に適用できる。配線化された
（金属化された）ソース−ドレインとゲートとの間の高
さの相違は極めてわずかである。これにより、バッシベ
ーション層の平坦化が簡単になる。また、タングステン
の成長速度が大きく、再現性が高い。本発明の方法は１
００％選択的であり、熱的に安定で、接触抵抗及びシー
ト抵抗が低い。また、標準的なＬＰＣＶＤのコールド・
ウォール・リアクタを用いて、プロセス・パラメータを
調整することにより、シリコンのいかなる所望の厚さに
ついてもタングステンに変換させることができる。
ートのポリシリコンを単一工程でタングステンに容易に
変換させることができ、従来問題であったエンクローチ
ャブリッジングを生じさせることがない。本発明の方法
によって得られるミッドギャップ型ゲートの半導体構造
はサブミクロンＭＯＳ装置に適用できる。配線化された
（金属化された）ソース−ドレインとゲートとの間の高
さの相違は極めてわずかである。これにより、バッシベ
ーション層の平坦化が簡単になる。また、タングステン
の成長速度が大きく、再現性が高い。本発明の方法は１
００％選択的であり、熱的に安定で、接触抵抗及びシー
ト抵抗が低い。また、標準的なＬＰＣＶＤのコールド・
ウォール・リアクタを用いて、プロセス・パラメータを
調整することにより、シリコンのいかなる所望の厚さに
ついてもタングステンに変換させることができる。
【図１】本発明に係る半導体材料の高融点金属への変換
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２】本発明に係る半導体材料の高融点金属への変換
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３】本発明に係る半導体材料の高融点金属への変換
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図４】本発明に係る半導体材料の高融点金属への変換
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図５】本発明に係る半導体材料の高融点金属への変換
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図６】本発明に係る半導体材料の高融点金属への変換
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図７】ＣＶＤ装置内全圧と変換されたタングステンの
厚さとの相関関係を示すクラフである。
厚さとの相関関係を示すクラフである。
【図８】キャリヤ・ガスの圧力と変換されたタングステ
ンの厚さとの相関関係を示すグラフである。
ンの厚さとの相関関係を示すグラフである。
【図９】ＣＶＤ装置内の温度と変換されたタングステン
の厚さとの相関関係を示すグラフである。
の厚さとの相関関係を示すグラフである。
【図１０】堆積時間と変換されたタングステンの厚さと
の相関関係を示すグラフである。
の相関関係を示すグラフである。
１２ 基板 １４ ソース １６ ドレイン ２２ ゲート ２４ ゲート酸化物層 ２６ ゲート・シリコン層（後にゲート・タング
ステン層） ２７、２８ サイドウォール ３０ トップウォール ３２ ソース・シリコン層（後にソース・タング
ステン層） ３４ ドレイン・シリコン層（後にドレイン・タ
ングステン層） ３８ サイドウォール・スペーサ
ステン層） ２７、２８ サイドウォール ３０ トップウォール ３２ ソース・シリコン層（後にソース・タング
ステン層） ３４ ドレイン・シリコン層（後にドレイン・タ
ングステン層） ３８ サイドウォール・スペーサ
Claims (2)
- 【請求項１】第１導電型の半導体層と、 前記半導体層に互いに離隔して形成された第２導電型の
ソース領域及びドレイン領域と、 前記ソース領域及びドレイン領域の間の前記半導体層に
形成された酸化物絶縁層と、 絶縁物材料の第１及び第２のサイドウォールを有する、
前記酸化物絶縁層上に形成された高融点金属ゲート層
と、 前記ソース領域及びドレイン領域の夫々の上に形成され
たソース用高融点金属層及びドレイン用高融点金属層で
あって、前記ソース用高融点金属層が絶縁物材料の第１
及び第２のサイドウォールスペースを有し、前記ドレイ
ン用高融点金属層が絶縁物材料の第３及び第４のサイド
ウォールスペースを有し、前記第２と前記第３のサイド
ウォールスペースがお互いに離隔しかつ夫々前記第１及
び第２のサイドウォールと隣接するように形成された、
ソース用高融点金属層及びドレイン用高融点金属層と、 前記ソース用高融点金属層及びドレイン用高融点金属層
上に形成されたオーミック接触と、 を有するＭＯＳ装置。 - 【請求項２】所定の厚みをもったシリコン材料を有する
半導体基板を用意し、 供給ガスとしてキャリアガス及び六フッ化高融点金属ガ
スを含み、水素ガスを含まない、ＣＶＤのプロセス・パ
ラメータによって確定されたＣＶＤ環境中に、上記半導
体基板をさらして、上記シリコン材料を上記高融点金属
へ所定の厚みまで所望の厚みだけ変換することを含み、 上記ＣＶＤのプロセス・パラメータは、上記基板の加熱
温度が３００〜５００℃で、ＣＶＤ内の全圧が２００〜
２０００ｍトルで、上記六フッ化高融点金属ガスの分圧
が２０〜８００ｍトルで、キャリアガスの流量が５０〜
１００ＳＣＣＭであることを特徴とする、 半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15702688A | 1988-02-18 | 1988-02-18 | |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289032A Division JP2742590B2 (ja) | 1988-02-18 | 1988-11-17 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12414599A Division JP3149406B2 (ja) | 1988-02-18 | 1999-04-30 | 半導体装置の製造方法 |
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|---|---|
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ID=22562078
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|---|---|---|---|
| JP63289032A Expired - Fee Related JP2742590B2 (ja) | 1988-02-18 | 1988-11-17 | 半導体装置の製造方法 |
| JP9281840A Expired - Fee Related JP3014988B2 (ja) | 1988-02-18 | 1997-10-15 | Ｍｏｓ装置 |
| JP12414599A Expired - Lifetime JP3149406B2 (ja) | 1988-02-18 | 1999-04-30 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP63289032A Expired - Fee Related JP2742590B2 (ja) | 1988-02-18 | 1988-11-17 | 半導体装置の製造方法 |
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|---|---|---|---|
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|---|---|
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| CA (1) | CA1308496C (ja) |
| DE (1) | DE68917494T2 (ja) |
| ES (1) | ES2058354T3 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005025478A1 (ja) * | 2003-09-12 | 2006-11-16 | ヤーマン株式会社 | トリートメント装置 |
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|---|---|---|---|---|
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| KR100331861B1 (en) * | 2000-07-21 | 2002-04-09 | Hynix Semiconductor Inc | Method for fabricating gate electrode of semiconductor device |
| US6891227B2 (en) * | 2002-03-20 | 2005-05-10 | International Business Machines Corporation | Self-aligned nanotube field effect transistor and method of fabricating same |
| JP3696587B2 (ja) | 2002-10-11 | 2005-09-21 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| US10224224B2 (en) | 2017-03-10 | 2019-03-05 | Micromaterials, LLC | High pressure wafer processing systems and related methods |
| US10622214B2 (en) * | 2017-05-25 | 2020-04-14 | Applied Materials, Inc. | Tungsten defluorination by high pressure treatment |
| US10276411B2 (en) | 2017-08-18 | 2019-04-30 | Applied Materials, Inc. | High pressure and high temperature anneal chamber |
| JP6947914B2 (ja) | 2017-08-18 | 2021-10-13 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 高圧高温下のアニールチャンバ |
| CN111095524B (zh) | 2017-09-12 | 2023-10-03 | 应用材料公司 | 用于使用保护阻挡物层制造半导体结构的设备和方法 |
| EP4321649B1 (en) | 2017-11-11 | 2025-08-20 | Micromaterials LLC | Gas delivery system for high pressure processing chamber |
| CN111432920A (zh) | 2017-11-17 | 2020-07-17 | 应用材料公司 | 用于高压处理系统的冷凝器系统 |
| KR102536820B1 (ko) | 2018-03-09 | 2023-05-24 | 어플라이드 머티어리얼스, 인코포레이티드 | 금속 함유 재료들을 위한 고압 어닐링 프로세스 |
| US10950429B2 (en) | 2018-05-08 | 2021-03-16 | Applied Materials, Inc. | Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom |
| US10748783B2 (en) | 2018-07-25 | 2020-08-18 | Applied Materials, Inc. | Gas delivery module |
| US10675581B2 (en) | 2018-08-06 | 2020-06-09 | Applied Materials, Inc. | Gas abatement apparatus |
| JP2022507390A (ja) | 2018-11-16 | 2022-01-18 | アプライド マテリアルズ インコーポレイテッド | 強化拡散プロセスを使用する膜の堆積 |
| WO2020117462A1 (en) | 2018-12-07 | 2020-06-11 | Applied Materials, Inc. | Semiconductor processing system |
| JP7159446B2 (ja) * | 2019-03-20 | 2022-10-24 | 株式会社Kokusai Electric | 基板処理方法、基板処理装置、プログラムおよび半導体装置の製造方法 |
| US11901222B2 (en) | 2020-02-17 | 2024-02-13 | Applied Materials, Inc. | Multi-step process for flowable gap-fill film |
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| JPS5050881A (ja) * | 1973-09-04 | 1975-05-07 | ||
| JPS5966170A (ja) * | 1982-10-08 | 1984-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6050920A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置の製造方法 |
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| JPS6110233A (ja) * | 1984-06-02 | 1986-01-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61284963A (ja) * | 1985-06-10 | 1986-12-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| US4841347A (en) | 1985-10-30 | 1989-06-20 | General Electric Company | MOS VLSI device having shallow junctions and method of making same |
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- 1997-10-15 JP JP9281840A patent/JP3014988B2/ja not_active Expired - Fee Related
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- 1999-04-30 JP JP12414599A patent/JP3149406B2/ja not_active Expired - Lifetime
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