JPH11148965A - 集積回路 - Google Patents
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- JPH11148965A JPH11148965A JP9331127A JP33112797A JPH11148965A JP H11148965 A JPH11148965 A JP H11148965A JP 9331127 A JP9331127 A JP 9331127A JP 33112797 A JP33112797 A JP 33112797A JP H11148965 A JPH11148965 A JP H11148965A
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Abstract
(57)【要約】
【課題】 以上説明した各実施の形態の集積回路を用い
れば、高価なＬＳＩテスタを用いることなく集積回路の
回路基盤に実装した時の動作を簡単にテストできる。 【解決手段】 第１の実施の形態の集積回路デバイス１
は、内部回路１１、内部回路１１に対する入力信号を制
御する入力信号制御回路Ａ１、Ａ２、．．Ａｎ、内部回
路１１から出力される信号を制御する出力信号制御回路
Ｂ１、Ｂ２、．．Ｂｎ、入力信号制御回路Ａ１、Ａ
２、．．Ａｎと出力信号制御回路Ｂ１、Ｂ２、．．Ｂｎ
での動作を制御する動作モード制御信号を生成するマル
チプレクサ１２を備える。入力信号は、入力端子６を介
して入力信号制御回路Ａ１、Ａ２、．．Ａｎに入力され
る。また、出力信号は出力端子５を介して出力信号制御
回路Ｂ１、Ｂ２、．．Ｂｎから出力される。マルチプレ
クサ１２は、入力端子１３に入力される選択信号をマル
チプレクスして、入力信号制御回路Ａ１、Ａ２、．．Ａ
ｎ、出力信号制御回路Ｂ１、Ｂ２、．．ＢｎのＧ１、Ｇ
２端子に接続されたトランジスタのうち１つを選択して
活性化する動作モード制御信号を生成する。
れば、高価なＬＳＩテスタを用いることなく集積回路の
回路基盤に実装した時の動作を簡単にテストできる。 【解決手段】 第１の実施の形態の集積回路デバイス１
は、内部回路１１、内部回路１１に対する入力信号を制
御する入力信号制御回路Ａ１、Ａ２、．．Ａｎ、内部回
路１１から出力される信号を制御する出力信号制御回路
Ｂ１、Ｂ２、．．Ｂｎ、入力信号制御回路Ａ１、Ａ
２、．．Ａｎと出力信号制御回路Ｂ１、Ｂ２、．．Ｂｎ
での動作を制御する動作モード制御信号を生成するマル
チプレクサ１２を備える。入力信号は、入力端子６を介
して入力信号制御回路Ａ１、Ａ２、．．Ａｎに入力され
る。また、出力信号は出力端子５を介して出力信号制御
回路Ｂ１、Ｂ２、．．Ｂｎから出力される。マルチプレ
クサ１２は、入力端子１３に入力される選択信号をマル
チプレクスして、入力信号制御回路Ａ１、Ａ２、．．Ａ
ｎ、出力信号制御回路Ｂ１、Ｂ２、．．ＢｎのＧ１、Ｇ
２端子に接続されたトランジスタのうち１つを選択して
活性化する動作モード制御信号を生成する。
Description
【産業上の利用分野】本発明は、ＬＳＩ（集積回路）、
特に、ＬＳＩを応用回路に実装した際に必要な動作試験
をサポートする回路を内臓するＬＳＩに関する。
特に、ＬＳＩを応用回路に実装した際に必要な動作試験
をサポートする回路を内臓するＬＳＩに関する。
【従来の技術】近年、ＬＳＩ(Large Scale Integratio
n)、ＶＬＳＩ(Very Large Scale Integration)等の集積
回路は小型化、高集積化が進んでいる。集積回路の集積
規模の拡大に伴い信号の入出力用の端子数が増大し、パ
ッケージの端子間距離が狭くなっている。集積回路を実
装したプリント配線基板等に対して、その製品検査段階
において、実装された集積回路の動作をテストする際に
は通常ＬＳＩテスタが用いられる。以下にＬＳＩテスタ
を用いた、従来の多ピンの集積回路デバイスにおける動
作テストの方法について説明する。図１は、集積回路を
実装した装置の従来のテスト方法を示すものである。図
１において、４１、４２は集積回路の入力端子、４３、
４４は出力端子である。４５はＬＳＩテスタであり、Ｌ
ＳＩテスタはプローブ４７、４８によりテスト対象の集
積回路の各端子と接続される。以上のように構成された
ＬＳＩテスタを用いた集積回路デバイスのテスト方法に
ついて、以下その動作について説明する。まず、ＬＳＩ
テスタ４５のテスト信号発生部４５ａによりテスト信号
を発生させ、発生したテスト信号をプローブ４１を通し
て集積回路４６の入力端子４１に出力する。集積回路４
６では、入力された入力テスト信号に対する出力信号
を、出力端子４３側に設置されたプローブ４８を介して
ＬＳＩテスタ４５のテスト結果信号参照部４５ｂに入力
する。ＬＳＩテスタ４５はテスト信号に対して予め用意
されたテスト結果予測信号とテスト結果信号とを参照し
て結果が一致するかを判定し、集積回路が正常に動作し
ている否かを判定する。
n)、ＶＬＳＩ(Very Large Scale Integration)等の集積
回路は小型化、高集積化が進んでいる。集積回路の集積
規模の拡大に伴い信号の入出力用の端子数が増大し、パ
ッケージの端子間距離が狭くなっている。集積回路を実
装したプリント配線基板等に対して、その製品検査段階
において、実装された集積回路の動作をテストする際に
は通常ＬＳＩテスタが用いられる。以下にＬＳＩテスタ
を用いた、従来の多ピンの集積回路デバイスにおける動
作テストの方法について説明する。図１は、集積回路を
実装した装置の従来のテスト方法を示すものである。図
１において、４１、４２は集積回路の入力端子、４３、
４４は出力端子である。４５はＬＳＩテスタであり、Ｌ
ＳＩテスタはプローブ４７、４８によりテスト対象の集
積回路の各端子と接続される。以上のように構成された
ＬＳＩテスタを用いた集積回路デバイスのテスト方法に
ついて、以下その動作について説明する。まず、ＬＳＩ
テスタ４５のテスト信号発生部４５ａによりテスト信号
を発生させ、発生したテスト信号をプローブ４１を通し
て集積回路４６の入力端子４１に出力する。集積回路４
６では、入力された入力テスト信号に対する出力信号
を、出力端子４３側に設置されたプローブ４８を介して
ＬＳＩテスタ４５のテスト結果信号参照部４５ｂに入力
する。ＬＳＩテスタ４５はテスト信号に対して予め用意
されたテスト結果予測信号とテスト結果信号とを参照し
て結果が一致するかを判定し、集積回路が正常に動作し
ている否かを判定する。
【発明が解決しようとする課題】しかしながら、上記の
ＬＳＩテスタによるテスト方法では、集積回路の高集積
化によりピン間距離が狭く、ＬＳＩテスタからの信号入
出力に用いるプローブのＬＳＩの各ピンに対する設置が
難しかった。また、プローブの設置の際に他のピンにも
接触してしまう恐れがあり、そのために誤動作を生じる
などの問題を有していた。また、ＬＳＩテスタは非常に
高価であり、装置メーカにとってその購入の負担は非常
に大きいものであった。本発明は上記従来の問題を解決
するもので、高価なＬＳＩテスタを用いることなく集積
回路の動作を簡単にテスト可能な集積回路を提供するこ
とを目的とする。
ＬＳＩテスタによるテスト方法では、集積回路の高集積
化によりピン間距離が狭く、ＬＳＩテスタからの信号入
出力に用いるプローブのＬＳＩの各ピンに対する設置が
難しかった。また、プローブの設置の際に他のピンにも
接触してしまう恐れがあり、そのために誤動作を生じる
などの問題を有していた。また、ＬＳＩテスタは非常に
高価であり、装置メーカにとってその購入の負担は非常
に大きいものであった。本発明は上記従来の問題を解決
するもので、高価なＬＳＩテスタを用いることなく集積
回路の動作を簡単にテスト可能な集積回路を提供するこ
とを目的とする。
【課題を解決するための手段】上記目的を達成するた
め、本発明の集積回路は以下の構成を備える。即ち、
集積回路の入出力端子の論理レベルのテストを補助する
補助手段を備える集積回路であって、前記補助手段は、
入出力端子を他駆動手段からの駆動を無効にして、所定
の論理レベルになるように駆動する駆動手段と、前記駆
動手段の駆動論理レベルを指定する指定手段とを備え
る。
め、本発明の集積回路は以下の構成を備える。即ち、
集積回路の入出力端子の論理レベルのテストを補助する
補助手段を備える集積回路であって、前記補助手段は、
入出力端子を他駆動手段からの駆動を無効にして、所定
の論理レベルになるように駆動する駆動手段と、前記駆
動手段の駆動論理レベルを指定する指定手段とを備え
る。
【実施の形態】「第１の実施の形態」 以下、本発明の一実施の形態について、図面を参照しな
がら詳細に説明する。図２において、１は本発明の集積
回路デバイス、１１は集積回路デバイス内の内部回路、
１２はマルチプレクサ、１３は制御信号入力端子、Ａ
１、Ａ２、．．Ａｎは入力信号制御回路、Ｂ１、Ｂ
２、．．Ｂｎは出力信号制御回路である。以上のように
構成された集積回路デバイスについて、図２及び図３を
用いてその動作を説明する。第１の実施の形態の集積回
路デバイス１は、内部回路１１、内部回路１１に対する
入力信号を制御する入力信号制御回路Ａ１、Ａ２、．．
Ａｎ、内部回路１１から出力される信号を制御する出力
信号制御回路Ｂ１、Ｂ２、．．Ｂｎ、入力信号制御回路
Ａ１、Ａ２、．．Ａｎと出力信号制御回路Ｂ１、Ｂ
２、．．Ｂｎでの動作を制御する動作モード制御信号を
生成するマルチプレクサ１２を備える。入力信号は、入
力端子６を介して入力信号制御回路Ａ１、Ａ２、．．Ａ
ｎに入力される。また、出力信号は出力端子５を介して
出力信号制御回路Ｂ１、Ｂ２、．．Ｂｎから出力され
る。マルチプレクサ１２は、入力端子１３に入力される
選択信号をマルチプレクスして、入力信号制御回路Ａ
１、Ａ２、．．Ａｎ、出力信号制御回路Ｂ１、Ｂ
２、．．ＢｎのＧ１、Ｇ２端子に接続されたトランジス
タのうち１つを選択して活性化する動作モード制御信号
を生成する。図３は、これらの入力信号制御回路Ａ１、
Ａ２、．．Ａｎの具体的な回路構成の例を示している。
ここで、Ｘ１は集積回路デバイス１の入力端子６に接続
される。バッファＢ１の出力Ｙ１は、内部回路１１（図
２）に接続される。電流制限抵抗Ｒ１、Ｒ２，ＭＯＳ型
トランジスタＴＲ１，ＴＲ２から成るプルアップ／プル
ダウン回路Ｐ１は、入力端子Ｘ１の電圧レベルを、トラ
ンジスタＴＲ１，ＴＲ２のゲートに入力するゲート入力
信号Ｇ１，Ｇ２に基づいて制御する。電流制限抵抗Ｒ１
の一端は高レベル電源電圧ラインに接続されており、ト
ランジスタＴＲ１がオンすると所定量の電流が電流制限
抵抗Ｒ１を介してトランジスタＴＲ１のソース・ドレイ
ンに流れ、バッファＢ１の入力レベルを高レベル電圧に
引き上げる。一方、トランジスタＴＲ２のソースには低
レベル電源電圧ラインに接続されており、トランジスタ
ＴＲ２がオンするとバッファＢ１の入力レベルを低レベ
ル電圧に引き下げる。尚、トランジスタＴＲ１，ＴＲ２
は排他的に動作するようにゲート入力信号Ｇ１，Ｇ２が
入力される。尚、トランジスタＴＲ１，ＴＲ２のいずれ
かがアクティブに駆動される時は、入力端子Ｘ１はハイ
インピーダンス状態になるように制御されている必要が
あることは言うまでもなく、これを実現するために、入
力端子Ｘ１に接続されている外部回路（不図示）は入力
端子Ｘ１をハイインピーダンスにする機能を持つことが
必要である。次に、図４を参照して、入力信号制御回路
Ａ１、Ａ２、．．Ａｎの別な回路構成例を示す。ここ
で、バッファＢ４１の出力Ｙ４１は、内部回路１１（図
２）に接続される。入力端子Ｘ４１は、図２の集積回路
１の入力端子６に接続される。トランジスタＴＲ４１と
コンデンサＣ４１の組み合わせでダイナミックメモリを
構成する。トランジスタＴＲ４１のゲートＧ１にマルチ
プレクサ１２からトランジスタＴＲ４１をアクティブに
させるレベルの信号を入力すると、入力端子Ｘ４１の電
圧レベルに対応して電流制限抵抗Ｒ４１とトランジスタ
４１を介してコンデンサＣ４１を充電あるいは放電す
る。そして、トランジスタＴＲ４１のゲートＧ１にマル
チプレクサ１２からトランジスタＴＲ４１をインアクテ
ィブにさせるレベルの信号を入力すると、トランジスタ
ＴＲ４１は非活性化してコンデンサＣ４１は充電／放電
した結果の電圧レベルを維持するメモリの機能を持つ。
従って、トランジスタＴＲ４１を活性化して、入力端子
Ｘ４１に接続された不図示の外部回路から高レベルまた
は低レベル電圧を入力端子Ｘ４１に印加することによ
り、対応する電圧レベルになる電荷がコンデンサＣ４１
に充電／放電することになる。その後、上述の不図示の
外部回路が入力端子Ｘ４１をハイインピーダンスとなる
ようにゲートＧ１をマルチプレクサ１２を介して制御す
れば、トランジスタＴＲ４１をオンに制御することによ
り入力端子Ｘ４１のレベルをコンデンサＣ４１の電位に
することができる。尚、この構成例の場合、マルチプレ
クサ１２からの制御信号はゲートＧ１に対する１本でよ
いことは言うまでもない。尚、図４の例では、コンデン
サの充電放電によるダイナミックメモリの構成とした
が、スタティックメモリの構成にしてもよいことは言う
までもない。次に、図５を参照して、出力信号制御回路
Ｂ１、Ｂ２、．．Ｂｎに共通の回路構成例を示す。入力
端子Ｘ５０は、内部回路１１からの出力端子と接続され
る。出力端子Ｙ５０は集積回路１（図２）の出力端子５
に接続される。トランジスタＴＲ５０のゲートＧ３とト
ランジスタＴＲ５１のゲートＧ４はそれぞれマルチプレ
クサ１２の出力に接続される。トライステートバッファ
Ｂ５０のトライステート制御端子Ｚ１は集積回路１（図
２）の制御端子１００に接続される。トライステートバ
ッファＢ５０は、内部回路１１（図２）から出力される
信号を出力端子Ｙ５０に伝達するか否かをトライステー
ト制御端子Ｚ１に入力される制御信号に応じて制御す
る。このことによって、プルアップ／ダウン回路Ｐ５０
からの出力を優先するか入力端子５０から入力する信号
を優先させるかを選択することができる。電流制限抵抗
Ｒ５０、Ｒ５１、ＭＯＳ型トランジスタＴＲ５０，ＴＲ
５１から成るプルアップ／プルダウン回路Ｐ５０は、出
力端子Ｙ５０の電圧レベルを、トランジスタＴＲ５０，
ＴＲ５１のゲートにマルチプレクサ１２（図２）から入
力する信号Ｇ３，Ｇ４に基づいて制御する。電流制限抵
抗Ｒ５０の一端は高レベル電源電圧ラインに接続されて
おり、トランジスタＴＲ５０がオンすると所定量の電流
が電流制限抵抗Ｒ５０を介してトランジスタＴＲ５０の
ソース・ドレインに流れ、出力端子Ｙ５０を高レベル電
圧に引き上げる。一方、トランジスタＴＲ５１のソース
には低レベル電源電圧ラインに接続されており、トラン
ジスタＴＲ５１がオンすると出力端子Ｙ５０を低レベル
電圧に引き下げる。尚、トランジスタＴＲ５０，ＴＲ５
１は排他的にオンするか、両方ともオフに成るようにゲ
ート入力信号Ｇ３，Ｇ４が入力される。尚、トランジス
タＴＲ５０，ＴＲ５１のいずれかがオンに駆動される時
は、トライステートバッファＢ５０は入力端子Ｘ５０か
らの入力を遮断するように制御されている必要があるこ
とは言うまでもない。 「第２の実施の形態」次に、図６は、本発明に係る第２
の実施の形態の集積回路デバイス２を示す。図６の集積
回路デバイス２が、第１の実施の形態の集積回路デバイ
ス１と異なる点は、入力信号制御回路Ａ１、Ａ２、．．
Ａｎと出力信号制御回路Ｂ１、Ｂ２、．．Ｂｎの回路構
成が異なり、さらに、入力信号制御回路Ａ１、Ａ
２、．．Ａｎと出力信号制御回路Ｂ１、Ｂ２、．．Ｂｎ
の各々を制御するための制御入力が増えた点にある。以
下、図６を参照して、図１に対して異なる構成部分につ
いて説明する。選択回路３０は、入力端子３１から入力
される選択信号をデコードして、入力信号制御回路Ｃ
１、Ｃ２、．．Ｃｎと出力信号制御回路Ｄ１、Ｄ
２、．．Ｄｎのうちの１つを選択する信号を生成する。
マルチプレクサ１２と選択回路３０からの出力によっ
て、入力信号制御回路Ｃ１、Ｃ２、．．Ｃｎと出力信号
制御回路Ｄ１、Ｄ２、．．Ｄｎの動作が決定されること
になる。次に、図７を参照して、入力信号制御回路Ｃ
１、Ｃ２、．．Ｃｎの各々の回路構成例を説明する。こ
こで、Ｘ７は集積回路デバイス２（図６）の入力端子２
００に接続される。出力端子Ｙ７は、内部回路１１（図
６）に接続される。電流制限抵抗Ｒ７、Ｒ８、ＭＯＳ型
トランジスタＴＲ７０，ＴＲ７１から成るプルアップ／
プルダウン回路Ｐ７０は、出力端子Ｙ７の電圧レベル
を、トランジスタＴＲ７０，ＴＲ７１のゲートに入力す
るゲート入力信号Ｇ５，Ｇ６に基づいて制御する。電流
制限抵抗Ｒ７の一端は高レベル電源電圧ラインに接続さ
れており、トランジスタＴＲ７０がオンすると所定量の
電流が電流制限抵抗Ｒ７を介してトランジスタＴＲ７０
のソース・ドレインに流れ、出力端子Ｙ７を高レベル電
圧に引き上げる。一方、トランジスタＴＲ７１のソース
には低レベル電源電圧ラインに接続されており、トラン
ジスタＴＲ７１がオンすると出力端子Ｙ７を低レベル電
圧に引き下げる。尚、トランジスタＴＲ７０，ＴＲ７１
は排他的にオンするか、両方ともにオフするようにゲー
ト入力信号Ｇ５，Ｇ６が入力される。尚、トランジスタ
ＴＲ７０，ＴＲ７１のいずれかがオンに駆動される時
は、バッファＢ７０の出力を遮断するように、バッファ
Ｂ７０のトライステート制御入力端子Ｚ３が制御されて
いる必要があることは言うまでもない。このようにバッ
ファＢ７０が入力端子Ｘ７側に配置していることによっ
て、集積回路２（図６）の外部に接続された回路からの
出力を遮断して、内部回路１１に特定レベルの信号を与
えることができ、テストを容易化することができる。 「第３の実施の形態」第３の実施の形態では、図３に示
した入力信号制御回路の別の構成例を示す。図３の構成
と異なる主な点は、図８の構成ではプルアップ／プルダ
ウンのレベルをフリップフロップＦＦ１によって維持す
ることにある。従って、この構成では、外部でそのレベ
ルを保持する回路構成が不要になる。尚、図３の回路構
成で同様の構成部には同じ参照番号を付している。図８
を参照して、その回路構成を以下で説明する。Ｘ１は集
積回路デバイス１の入力端子６に接続される。バッファ
Ｂ１の出力Ｙ１は、内部回路１１（図２）に接続され
る。フリップフロップＦＦ１は、制御端子１００（図
２）からの入力論理レベルをマルチプレクサ１２から選
択信号Ｇ２が入力されるタイミングでラッチする。その
ラッチされた出力はフリップフロップＦＦ１のＱ出力端
子から出力され、トライステートバッファＢ１０に入力
される。そして、マルチプレクサ１２からの選択信号が
入力されると、フリップフロップＦＦ１からの入力論理
レベルに等しい論理レベル信号を電流制限抵抗Ｒ５０を
介してＸ１のラインに出力する。尚、図８は、入力信号
制御回路の構成例を示したが、この論理レベルを保持す
るフリップフロップＦＦ１を出力信号制御回路に適用し
てもよいことは言うまでもない。尚、上述した入力信号
制御回路と出力信号制御回路内のトランジスタは電界効
果型トランジスタであったが、バイポーラ型トランジス
タであってもよいことは言うまでもない。以上説明した
各実施の形態の集積回路を用いれば、高価なＬＳＩテス
タを用いることなく集積回路の回路基盤に実装した時の
動作を簡単にテストできる。
がら詳細に説明する。図２において、１は本発明の集積
回路デバイス、１１は集積回路デバイス内の内部回路、
１２はマルチプレクサ、１３は制御信号入力端子、Ａ
１、Ａ２、．．Ａｎは入力信号制御回路、Ｂ１、Ｂ
２、．．Ｂｎは出力信号制御回路である。以上のように
構成された集積回路デバイスについて、図２及び図３を
用いてその動作を説明する。第１の実施の形態の集積回
路デバイス１は、内部回路１１、内部回路１１に対する
入力信号を制御する入力信号制御回路Ａ１、Ａ２、．．
Ａｎ、内部回路１１から出力される信号を制御する出力
信号制御回路Ｂ１、Ｂ２、．．Ｂｎ、入力信号制御回路
Ａ１、Ａ２、．．Ａｎと出力信号制御回路Ｂ１、Ｂ
２、．．Ｂｎでの動作を制御する動作モード制御信号を
生成するマルチプレクサ１２を備える。入力信号は、入
力端子６を介して入力信号制御回路Ａ１、Ａ２、．．Ａ
ｎに入力される。また、出力信号は出力端子５を介して
出力信号制御回路Ｂ１、Ｂ２、．．Ｂｎから出力され
る。マルチプレクサ１２は、入力端子１３に入力される
選択信号をマルチプレクスして、入力信号制御回路Ａ
１、Ａ２、．．Ａｎ、出力信号制御回路Ｂ１、Ｂ
２、．．ＢｎのＧ１、Ｇ２端子に接続されたトランジス
タのうち１つを選択して活性化する動作モード制御信号
を生成する。図３は、これらの入力信号制御回路Ａ１、
Ａ２、．．Ａｎの具体的な回路構成の例を示している。
ここで、Ｘ１は集積回路デバイス１の入力端子６に接続
される。バッファＢ１の出力Ｙ１は、内部回路１１（図
２）に接続される。電流制限抵抗Ｒ１、Ｒ２，ＭＯＳ型
トランジスタＴＲ１，ＴＲ２から成るプルアップ／プル
ダウン回路Ｐ１は、入力端子Ｘ１の電圧レベルを、トラ
ンジスタＴＲ１，ＴＲ２のゲートに入力するゲート入力
信号Ｇ１，Ｇ２に基づいて制御する。電流制限抵抗Ｒ１
の一端は高レベル電源電圧ラインに接続されており、ト
ランジスタＴＲ１がオンすると所定量の電流が電流制限
抵抗Ｒ１を介してトランジスタＴＲ１のソース・ドレイ
ンに流れ、バッファＢ１の入力レベルを高レベル電圧に
引き上げる。一方、トランジスタＴＲ２のソースには低
レベル電源電圧ラインに接続されており、トランジスタ
ＴＲ２がオンするとバッファＢ１の入力レベルを低レベ
ル電圧に引き下げる。尚、トランジスタＴＲ１，ＴＲ２
は排他的に動作するようにゲート入力信号Ｇ１，Ｇ２が
入力される。尚、トランジスタＴＲ１，ＴＲ２のいずれ
かがアクティブに駆動される時は、入力端子Ｘ１はハイ
インピーダンス状態になるように制御されている必要が
あることは言うまでもなく、これを実現するために、入
力端子Ｘ１に接続されている外部回路（不図示）は入力
端子Ｘ１をハイインピーダンスにする機能を持つことが
必要である。次に、図４を参照して、入力信号制御回路
Ａ１、Ａ２、．．Ａｎの別な回路構成例を示す。ここ
で、バッファＢ４１の出力Ｙ４１は、内部回路１１（図
２）に接続される。入力端子Ｘ４１は、図２の集積回路
１の入力端子６に接続される。トランジスタＴＲ４１と
コンデンサＣ４１の組み合わせでダイナミックメモリを
構成する。トランジスタＴＲ４１のゲートＧ１にマルチ
プレクサ１２からトランジスタＴＲ４１をアクティブに
させるレベルの信号を入力すると、入力端子Ｘ４１の電
圧レベルに対応して電流制限抵抗Ｒ４１とトランジスタ
４１を介してコンデンサＣ４１を充電あるいは放電す
る。そして、トランジスタＴＲ４１のゲートＧ１にマル
チプレクサ１２からトランジスタＴＲ４１をインアクテ
ィブにさせるレベルの信号を入力すると、トランジスタ
ＴＲ４１は非活性化してコンデンサＣ４１は充電／放電
した結果の電圧レベルを維持するメモリの機能を持つ。
従って、トランジスタＴＲ４１を活性化して、入力端子
Ｘ４１に接続された不図示の外部回路から高レベルまた
は低レベル電圧を入力端子Ｘ４１に印加することによ
り、対応する電圧レベルになる電荷がコンデンサＣ４１
に充電／放電することになる。その後、上述の不図示の
外部回路が入力端子Ｘ４１をハイインピーダンスとなる
ようにゲートＧ１をマルチプレクサ１２を介して制御す
れば、トランジスタＴＲ４１をオンに制御することによ
り入力端子Ｘ４１のレベルをコンデンサＣ４１の電位に
することができる。尚、この構成例の場合、マルチプレ
クサ１２からの制御信号はゲートＧ１に対する１本でよ
いことは言うまでもない。尚、図４の例では、コンデン
サの充電放電によるダイナミックメモリの構成とした
が、スタティックメモリの構成にしてもよいことは言う
までもない。次に、図５を参照して、出力信号制御回路
Ｂ１、Ｂ２、．．Ｂｎに共通の回路構成例を示す。入力
端子Ｘ５０は、内部回路１１からの出力端子と接続され
る。出力端子Ｙ５０は集積回路１（図２）の出力端子５
に接続される。トランジスタＴＲ５０のゲートＧ３とト
ランジスタＴＲ５１のゲートＧ４はそれぞれマルチプレ
クサ１２の出力に接続される。トライステートバッファ
Ｂ５０のトライステート制御端子Ｚ１は集積回路１（図
２）の制御端子１００に接続される。トライステートバ
ッファＢ５０は、内部回路１１（図２）から出力される
信号を出力端子Ｙ５０に伝達するか否かをトライステー
ト制御端子Ｚ１に入力される制御信号に応じて制御す
る。このことによって、プルアップ／ダウン回路Ｐ５０
からの出力を優先するか入力端子５０から入力する信号
を優先させるかを選択することができる。電流制限抵抗
Ｒ５０、Ｒ５１、ＭＯＳ型トランジスタＴＲ５０，ＴＲ
５１から成るプルアップ／プルダウン回路Ｐ５０は、出
力端子Ｙ５０の電圧レベルを、トランジスタＴＲ５０，
ＴＲ５１のゲートにマルチプレクサ１２（図２）から入
力する信号Ｇ３，Ｇ４に基づいて制御する。電流制限抵
抗Ｒ５０の一端は高レベル電源電圧ラインに接続されて
おり、トランジスタＴＲ５０がオンすると所定量の電流
が電流制限抵抗Ｒ５０を介してトランジスタＴＲ５０の
ソース・ドレインに流れ、出力端子Ｙ５０を高レベル電
圧に引き上げる。一方、トランジスタＴＲ５１のソース
には低レベル電源電圧ラインに接続されており、トラン
ジスタＴＲ５１がオンすると出力端子Ｙ５０を低レベル
電圧に引き下げる。尚、トランジスタＴＲ５０，ＴＲ５
１は排他的にオンするか、両方ともオフに成るようにゲ
ート入力信号Ｇ３，Ｇ４が入力される。尚、トランジス
タＴＲ５０，ＴＲ５１のいずれかがオンに駆動される時
は、トライステートバッファＢ５０は入力端子Ｘ５０か
らの入力を遮断するように制御されている必要があるこ
とは言うまでもない。 「第２の実施の形態」次に、図６は、本発明に係る第２
の実施の形態の集積回路デバイス２を示す。図６の集積
回路デバイス２が、第１の実施の形態の集積回路デバイ
ス１と異なる点は、入力信号制御回路Ａ１、Ａ２、．．
Ａｎと出力信号制御回路Ｂ１、Ｂ２、．．Ｂｎの回路構
成が異なり、さらに、入力信号制御回路Ａ１、Ａ
２、．．Ａｎと出力信号制御回路Ｂ１、Ｂ２、．．Ｂｎ
の各々を制御するための制御入力が増えた点にある。以
下、図６を参照して、図１に対して異なる構成部分につ
いて説明する。選択回路３０は、入力端子３１から入力
される選択信号をデコードして、入力信号制御回路Ｃ
１、Ｃ２、．．Ｃｎと出力信号制御回路Ｄ１、Ｄ
２、．．Ｄｎのうちの１つを選択する信号を生成する。
マルチプレクサ１２と選択回路３０からの出力によっ
て、入力信号制御回路Ｃ１、Ｃ２、．．Ｃｎと出力信号
制御回路Ｄ１、Ｄ２、．．Ｄｎの動作が決定されること
になる。次に、図７を参照して、入力信号制御回路Ｃ
１、Ｃ２、．．Ｃｎの各々の回路構成例を説明する。こ
こで、Ｘ７は集積回路デバイス２（図６）の入力端子２
００に接続される。出力端子Ｙ７は、内部回路１１（図
６）に接続される。電流制限抵抗Ｒ７、Ｒ８、ＭＯＳ型
トランジスタＴＲ７０，ＴＲ７１から成るプルアップ／
プルダウン回路Ｐ７０は、出力端子Ｙ７の電圧レベル
を、トランジスタＴＲ７０，ＴＲ７１のゲートに入力す
るゲート入力信号Ｇ５，Ｇ６に基づいて制御する。電流
制限抵抗Ｒ７の一端は高レベル電源電圧ラインに接続さ
れており、トランジスタＴＲ７０がオンすると所定量の
電流が電流制限抵抗Ｒ７を介してトランジスタＴＲ７０
のソース・ドレインに流れ、出力端子Ｙ７を高レベル電
圧に引き上げる。一方、トランジスタＴＲ７１のソース
には低レベル電源電圧ラインに接続されており、トラン
ジスタＴＲ７１がオンすると出力端子Ｙ７を低レベル電
圧に引き下げる。尚、トランジスタＴＲ７０，ＴＲ７１
は排他的にオンするか、両方ともにオフするようにゲー
ト入力信号Ｇ５，Ｇ６が入力される。尚、トランジスタ
ＴＲ７０，ＴＲ７１のいずれかがオンに駆動される時
は、バッファＢ７０の出力を遮断するように、バッファ
Ｂ７０のトライステート制御入力端子Ｚ３が制御されて
いる必要があることは言うまでもない。このようにバッ
ファＢ７０が入力端子Ｘ７側に配置していることによっ
て、集積回路２（図６）の外部に接続された回路からの
出力を遮断して、内部回路１１に特定レベルの信号を与
えることができ、テストを容易化することができる。 「第３の実施の形態」第３の実施の形態では、図３に示
した入力信号制御回路の別の構成例を示す。図３の構成
と異なる主な点は、図８の構成ではプルアップ／プルダ
ウンのレベルをフリップフロップＦＦ１によって維持す
ることにある。従って、この構成では、外部でそのレベ
ルを保持する回路構成が不要になる。尚、図３の回路構
成で同様の構成部には同じ参照番号を付している。図８
を参照して、その回路構成を以下で説明する。Ｘ１は集
積回路デバイス１の入力端子６に接続される。バッファ
Ｂ１の出力Ｙ１は、内部回路１１（図２）に接続され
る。フリップフロップＦＦ１は、制御端子１００（図
２）からの入力論理レベルをマルチプレクサ１２から選
択信号Ｇ２が入力されるタイミングでラッチする。その
ラッチされた出力はフリップフロップＦＦ１のＱ出力端
子から出力され、トライステートバッファＢ１０に入力
される。そして、マルチプレクサ１２からの選択信号が
入力されると、フリップフロップＦＦ１からの入力論理
レベルに等しい論理レベル信号を電流制限抵抗Ｒ５０を
介してＸ１のラインに出力する。尚、図８は、入力信号
制御回路の構成例を示したが、この論理レベルを保持す
るフリップフロップＦＦ１を出力信号制御回路に適用し
てもよいことは言うまでもない。尚、上述した入力信号
制御回路と出力信号制御回路内のトランジスタは電界効
果型トランジスタであったが、バイポーラ型トランジス
タであってもよいことは言うまでもない。以上説明した
各実施の形態の集積回路を用いれば、高価なＬＳＩテス
タを用いることなく集積回路の回路基盤に実装した時の
動作を簡単にテストできる。
【発明の効果】以上説明した各実施の形態の集積回路を
用いれば、高価なＬＳＩテスタを用いることなく集積回
路の回路基盤に実装した時の動作を簡単にテストでき
る。
用いれば、高価なＬＳＩテスタを用いることなく集積回
路の回路基盤に実装した時の動作を簡単にテストでき
る。
【図１】従来の集積回路のテスト構成を示す図である。
【図２】第１の実施の形態の集積回路の構成を示す図で
ある。
ある。
【図３】第１の実施の形態の入力制御回路の構成を示す
図である。
図である。
【図４】第１の実施の形態の別の入力制御回路の構成を
示す図である。
示す図である。
【図５】第１の実施の形態の出力制御回路の構成を示す
図である。
図である。
【図６】第２の実施の形態の集積回路の構成を示す図で
ある。
ある。
【図７】第２の実施の形態の入力制御回路の構成を示す
図である。
図である。
【図８】第３の実施の形態の入力制御回路の構成を示す
図である。
図である。
１ 集積回路デバイス １１ 内部回路 １２ マルチプレクサ １３ 制御信号入力端子 ３１ 集積回路デバイス
Claims (6)
- 【請求項１】 集積回路の入出力端子の論理レベルのテ
ストを補助する補助手段を備える集積回路であって、前
記補助手段は、入出力端子を他駆動手段からの駆動を無
効にして、所定の論理レベルになるように駆動する駆動
手段と、前記駆動手段の駆動論理レベルを指定する指定
手段とを備えることを特徴とする集積回路。 - 【請求項２】 前記駆動手段は、前記入出力端子を高論
理レベルに駆動する第１のトランジスタと前記入出力端
子を低論理レベルに駆動する第２のトランジスタを備え
ることを特徴とする請求項１に記載の集積回路。 - 【請求項３】 前記第１と第２のトランジスタのソース
あるいはドレインの一方に電流制限抵抗が接続されてい
ることを特徴とする請求項２に記載の集積回路。 - 【請求項４】 前記駆動手段は、所望の駆動レベルを保
持する保持手段をさらに備えることを特徴とする請求項
２に記載の集積回路。 - 【請求項５】 前記保持手段は、ダイナミックメモリセ
ルで構成されることを特徴とする請求項４に記載の集積
回路。 - 【請求項６】 前記指定手段は、前記第１あるいは第２
のトランジスタをオンにさせる制御信号を出力するマル
チプレクサを備えることを特徴とする請求項１に記載の
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9331127A JPH11148965A (ja) | 1997-11-14 | 1997-11-14 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9331127A JPH11148965A (ja) | 1997-11-14 | 1997-11-14 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11148965A true JPH11148965A (ja) | 1999-06-02 |
Family
ID=18240180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9331127A Pending JPH11148965A (ja) | 1997-11-14 | 1997-11-14 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11148965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006162295A (ja) * | 2004-12-02 | 2006-06-22 | Nec Electronics Corp | 半導体集積回路 |
-
1997
- 1997-11-14 JP JP9331127A patent/JPH11148965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006162295A (ja) * | 2004-12-02 | 2006-06-22 | Nec Electronics Corp | 半導体集積回路 |
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