JPH11149408A - 高速メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 インターリーブ動作により高速読み出しを可
能とした高速メモリ装置において、使用するメモリ素子
の数を半減させ回路規模を縮小する。 【解決手段】 記憶すべきデータの数と同等数のレジス
タと、このレジスタにデータを書き込む動作を実行する
アドレスデコーダと、レジスタに記憶したデータをイン
ターリーブ動作により交互に取り出す複数のマルチプレ
クサと、このマルチプレクサによって取り出したデータ
を１系統の信号に多重化する多重化回路とによって構成
した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は例えばＩＣ試験装
置等に利用することができる高速メモリ装置に関する。

【０００２】

【従来の技術】図３にＩＣ試験装置内で用いられる従来
の高速メモリ装置の概略の構成を示す。図中１０は高速
メモリ装置、２０はこの高速メモリ装置１０を含む他の
ＩＣ試験装置の端末装置を制御する主制御器を示す。高
速メモリ装置１０は例えばＩＣ試験装置の一部を構成す
る例えばタイミングデータ記憶器、或はピン設定データ
記憶器等とすることができる。

【０００３】主制御器２０は一般にワークステーション
のようなコンピュータシステムによって構成され、試験
の開始に当って試験条件となるタイミングデータ或はピ
ン設定データをデータバスＤＢＵＳで許される伝送速度
（比較的低速）で高速メモリ装置１０に送り込み、試験
中はこの高速メモリ装置１０に取り込んだ各種データを
試験速度に見合う速度の高速で読み出し、この読み出し
たデータにより例えば被試験ＩＣに与える信号波形の立
上りのタイミング、立下りのタイミング等を規定する。

【０００４】従来の高速メモリ装置１０は複数のメモリ
１１Ａと１１Ｂを設け、この複数のメモリ１１Ａと１１
Ｂを時分割して動作させて主に高速読み出しを可能とし
ている。この方法は一般にインターリーブと呼ばれ広く
用いられている。つまり、複数のメモリ１１Ａと１１Ｂ
はインターリーブ制御回路によって交互にアドレス信号
が与えられ主制御器１０から送られて来るデータをメモ
リ１１Ａと１１Ｂに交互に書き込む動作を実行し、試験
に必要な全てのデータを書き込む。

【０００５】試験が開始されるとメモリ１１Ａと１１Ｂ
は読出モードに切替られる。読み出す場合もメモリ１１
Ａと１１Ｂを交互に読み出し、その読み出したデータを
マルチプレクサによって構成される多重化回路１３によ
って１系統の信号に多重化しその多重化した信号を出力
端子１４に出力する。出力端子１４に出力されるデータ
はメモリ１１Ａと１１Ｂから読み出されるデータの速度
の２倍速とされ、この速度がＩＣ試験速度と同期するよ
うに読み出し速度が選定される。

【０００６】

【発明が解決しようとする課題】従来の高速メモリ装置
１０はインターリーブの相数と同じ数のメモリ、図の例
では１１Ａ，１１Ｂが用いられる。これらの２個のメモ
リ１１Ａと１１Ｂは、それぞれが記憶すべきデータの数
と同じ記憶容量を持たなければならない。つまりメモリ
１１Ａと１１Ｂは先頭のアドレスから最終アドレスまで
を交互にアクセスして各アドレスに与えられたデータを
記憶する。従ってメモリ１１Ａと１１Ｂは少なくとも先
頭アドレスから最終アドレスまでのアドレスを持たなく
てはならないのに対し、記憶容量としては主制御器１１
から送られて来るデータの数と同等乃至はわずかでも大
きい記憶容量を持たせる必要がある。

【０００７】このように、メモリ１１Ａと１１Ｂの記憶
容量はそれぞれ記憶すべきデータの数と同等乃至それよ
りわずかでも大きい記憶容量とされるが、実際にはこれ
らメモリ１１Ａと１１Ｂに書き込まれるデータの数はメ
モリ１１Ａと１１Ｂの各記憶容量の１／２となる。従っ
てメモリ１１Ａと１１Ｂの利用率は１／２になり無駄な
部分が多いため不経済である。また高速メモリ装置１０
の全体をＩＣ化した場合に、そのＩＣの形状も大形にな
る欠点もある。

【０００８】この発明の目的はこれらの欠点を一掃し、
無駄になる部分が少なく形状も小さくできる高速メモリ
装置を提供しようとするものである。

【０００９】

【課題を解決するための手段】この発明では記憶すべき
データの数と同等数のレジスタと、このレジスタに送ら
れて来たデータを順次書き込む動作及び与えられたアド
レスに従ってこれら複数のレジスタの何れかを選択的に
指定する動作を実行するアドレスデコーダと、このアド
レスデコーダによって指定されたレジスタから読み出さ
れたデータを選択的に取り出す複数のマルチプレクサ
と、この複数のマルチプレクサによって取り出したデー
タを１系統の信号に多重化する多重化回路と、複数のマ
ルチプレクサ及び多重化回路の動作を制御するインター
リーブ制御回路とによって高速メモリ装置を構成するも
のである。

【００１０】この発明の高速メモリ装置の構成によれば
記憶素子としてレジスタを用い、レジスタを選択的にア
クセスして書き込みと読み出しを実行する構成としたか
ら、レジスタの数は記憶すべきデータの数と同数乃至は
わずかに大きい程度でよい。従って記憶素子が無駄にな
る率を小さくすることができる。また、各レジスタにア
ドレスを割当て、各アドレス毎にレジスタを指定して低
速で送られて来るデータの書き込みを実行し、読み出し
時は複数のマルチプレクサによって各レジスタから出力
されているデータをインターリーブ動作によって取り出
し、インターリーブ動作によって取り出したデータを多
重化回路により１系統の信号に多重化するから読み出し
時に得られるデータは高速データとすることができる。

【００１１】従って、この発明によれば無駄なメモリ素
子の存在が無いから高速メモリ装置の回路規模を小さく
することができる。この結果コストダウンを期待できる
ことと、高速メモリ装置全体をＩＣ化した場合、そのＩ
Ｃの形状を小さくできる利点が得られる。

【００１２】

【発明の実施の形態】図１にこの発明の一実施例を示
す。この発明では記憶すべきデータの数に対応する数の
レジスタ１５Ａ〜１５Ｎと、このレジスタ１５Ａ〜１５
Ｎにアドレス信号に従って選択信号を与えるアドレスデ
コーダ１６と、レジスタ１５Ａ〜１６Ｎから読出される
データを選択的に取り出す複数のマルチプレクサ１７
Ａ，１７Ｂと、これら複数のマルチプレクサ１７Ａ，１
７Ｂで取り出されたデータを１系統の信号に多重化する
多重化回路１３と、これらマルチプレクサ１７Ａ，１７
Ｂと多重化回路１３とをインターリーブ動作させるイン
ターリーブ制御回路１２とによって高速メモリ装置１０
を構成したものである。

【００１３】レジスタ１５Ａ〜１５Ｎの数はこの高速メ
モリ装置１０をＩＣ試験装置のタイミング記憶器として
利用する場合には９００〜１０００個程度の数とされ
る。各レジスタ１５Ａ〜１５Ｎのデータや端子Ｄを共通
接続し、そのデータ入力端子ＤをデータバスＤＢＵＳに
接続し、主制御器２０から送り出されるデータを各レジ
スタ１５Ａ〜１５Ｎの各データ入力端子Ｄに与える。

【００１４】レジスタ１５Ａ〜１５Ｎの各イネーブル端
子ＥＮにはアドレスデコーダ１６から選択信号（イネー
ブル信号）を与える。アドレスデコーダ１６はアドレス
バスＡＢＵＳから与えられるアドレス信号に従って各レ
ジスタ１５Ａ〜１５Ｎに与える選択信号を発生する。書
き込み時に主制御器２０から出力されるアドレス信号が
先頭番地から最終番地まで順次１アドレスずつ増加する
順番で送られて来るものとすると、各レジスタ１５Ａ〜
１５Ｎの各イネーブル端子ＥＮには１５Ａ，１５Ｂ，１
５Ｃ，１５Ｄ……１５Ｎの順に選択信号が与えられる。
各レジスタ１５Ａ〜１５Ｎに選択信号が与えられる毎
に、選択信号が与えられたレジスタにアドレス信号と同
期して送られて来るデータが書き込まれる。各レジスタ
１５Ａ〜１５Ｎはデータが書き込まれると、そのデータ
は出力側に出力され続ける。つまりレジスタ１５Ａ〜１
５Ｎはいわゆるラッチ回路で構成することができ、書き
込みの完了と共に各出力端子にはラッチしたデータが出
力される。

【００１５】読出時にはインターリーブ制御回路１２に
例えばパターン発生器（特に図示しない）から試験に必
要なデータを要求する読み出しアドレス信号（図２Ａ）
が与えられる。このアドレス信号をインターリーブ制御
回路１２はマルチプレクサ１７Ａと１７Ｂに振り分け、
マルチプレクサ１７Ａと１７Ｂに交互にアドレス信号
（図２Ｂ、Ｃ）を供給する。マルチプレクサ１７Ａと１
７Ｂは与えられるアドレス信号に従って入力端子を切替
え、アドレス信号に対応したレジスタを選択し、その選
択したレジスタに記憶したデータを取り出す。

【００１６】図２に示す例では読み出しアドレス信号が
Ａ１，Ａ３，Ａ２，Ａ５，Ａ８の順にインターリーブ制
御回路１２に与えられた場合を示す。このアドレス信号
が交互にマルチプレクサ１７Ａと１７Ｂに与えられ、入
力されたアドレス信号の倍の周期で変化するアドレス信
号（図２Ｂ、Ｃ）としてマルチプレクサ１７Ａと１７Ｂ
の制御端子Ｓに与えられる。マルチプレクサ１７Ａは与
えられたアドレス信号に従ってレジスタ１５Ａ〜１５Ｎ
を選択する。つまり図２の例ではマルチプレクサ１７Ａ
にはＡ１，Ａ２，Ａ８の順にアドレス信号が与えられる
から、その各アドレスに対応したレジスタに保持された
データＤ１，Ｄ２，Ｄ８を取り出す。

【００１７】一方、マルチプレクサ１７Ｂにはアドレス
信号が図２Ｃに示すようにＡ３，Ａ５，…の順に供給さ
れるから、このアドレスＡ３，Ａ５に対応したレジスタ
に保持したデータＤ３とＤ５を取り出す。マルチプレク
サ１７Ａと１７Ｂで取り出したデータは多重化回路１３
で１系統の信号に多重化する。このためには多重化回路
１３の制御端子Ｓに図２に示すパルスが与えられる。こ
のパルスの周期は図２Ａに示した読み出しアドレス信号
の周期に合致し、パルスがＨ論理のとき多重化回路１３
は入力端子Ａを選択してマルチプレクサ１７Ａで取り出
したデータを出力端子１４に出力し、パルスがＬ論理の
とき多重化回路１３は入力端子Ｂを選択してマルチプレ
クサ１７Ｂで取り出したデータを出力端子１４に出力す
る。従って出力端子１４には図２Ｇに示す高速データが
出力される。

【００１８】尚、上述の実施例ではマルチプレクサを１
７Ａと１７Ｂの２個とした場合を説明したが、マルチプ
レクサの数は２個以上の任意の数に選定され、高速デー
タの速度を更に高速化する場合はマルチプレクサの数が
多い程データの取出しを低速化できるため有利である。

【００１９】

【発明の効果】以上説明したように、この発明によれば
記憶素子として用いるレジスタは記憶すべきデータの数
と同一乃至はわずかに多い程度の数を設ければ済むか
ら、記憶素子の数は従来の場合の約半分にすることがで
きる。この結果、高速メモリ装置１０の回路規模を小さ
くすることができるため、、コストダウンの他に高速メ
モリ装置１０の全体をＩＣ化してもそのＩＣの形状を小
形化することができる利点が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例を説明するためのブロック
図。

【図２】図１の動作を説明するためのタイミングチャー
ト。

【図３】従来の技術を説明するためのブロック図。

【符号の説明】

１０ 高速メモリ装置 １２ インターリーブ制御回路 １３ 多重化回路 １４ 出力端子 １５Ａ〜１５Ｎ レジスタ １６ アドレスデコーダ １７Ａ，１７Ｂ マルチプレクサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 Ａ．格納すべきデータの数に対応する数
   のレジスタと、 Ｂ．上記レジスタの中のアドレス信号に従って選択され
   たレジスタに選択信号を与え、共通接続された入力端子
   に与えられるデータをその選択されたレジスタに書き込
   む動作を実行するアドレスデコーダと、 Ｃ．上記レジスタに記憶したデータを選択的に取り出す
   複数のマルチプレクサと、 Ｄ．この複数のマルチプレクサで取り出されたデータを
   １系統の信号に多重化し、高速信号として送り出す多重
   化回路と、 Ｅ．上記複数のマルチプレクサ及び多重化回路の動作を
   制御するインターリーブ制御回路と、によって構成した
   高速メモリ装置。