JPH11191577A - テープキャリア、半導体アッセンブリ及び半導体装置並びにこれらの製造方法並びに電子機器 - Google Patents

テープキャリア、半導体アッセンブリ及び半導体装置並びにこれらの製造方法並びに電子機器

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JPH11191577A
JPH11191577A JP10226483A JP22648398A JPH11191577A JP H11191577 A JPH11191577 A JP H11191577A JP 10226483 A JP10226483 A JP 10226483A JP 22648398 A JP22648398 A JP 22648398A JP H11191577 A JPH11191577 A JP H11191577A
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lead
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Nobuaki Hashimoto
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Abstract

(57)【要約】 【課題】 テープキャリアの検査工程、半導体素子アッ
センブリの検査工程で太く安価な検査用プローブを用い
ることができ、半導体装置の製造歩留まりを向上させ
る。 【解決手段】 複数の半導体素子４０が中央部に長手方
向に並んで搭載されるテープ状の基材１と、基材１の中
央部から幅方向に引き出される第１及び第２のパターン
１０、２０を有し、パターン１０、２０のそれぞれは、
半導体素子４０とのボンディング部１２、２２と、ボン
ディング部１２、２２に接続される外部端子部１３、２
３と、外部端子部１３、２３から外側に引き出される引
出部１４、２４と、を有する複数の配線１１、２１が並
んで構成され、配線１１は、複数のグループから構成さ
れ、各グループの配線１１の引出部１４の先端が一定の
パターンで配置される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、テープキャリア、
半導体アッセンブリ及び半導体装置並びにこれらの製造
方法並びに電子機器に関する。
【０００２】
【発明の背景】マルチ・チップ・モジュール（Multi Ch
ip Module;以下、ＭＣＭという）については正式な定義
はないが、一般に、複数のチップが基板上に存在するモ
ジュールと解されている。高密度実装を推進するために
は、ＭＣＭ技術の開発が重要である。
【０００３】フレキシブル基板を用いたＭＣＭに関する
従来例としては、特開平７−１２０７７２号公報があ
る。このＭＣＭでは、並列する複数のチップのそれぞれ
から複数の配線が引き出され、各配線にテストパッドが
形成されている。テストパッドは、配線よりも大きく形
成されている。
【０００４】この構造では、複数のチップを高密度に配
置する場合、多数の配線を狭い領域で引き回し、かつ、
配線よりも大きいテストパッドに接続するために、チッ
プ毎に配線の引き回し形状が異なっていた。このため、
テストパッドの設計パターンが異なるため、同一のテス
トプローブカードをチップ毎に繰り返し使用することが
できなかった。または、複数のチップに対応するテスト
プローブカードを使用しなければならない為、検査装置
が複雑で高価になるか、あるいはプローブ数が増えてテ
ストプローブカードが高価になってしまうという課題を
有していた。
【０００５】本発明の目的は、可能な限り既存の検査装
置を利用することで設備の負担や特殊技術の開発負担を
軽減し、プローブ数が増えない安価なテストプローブカ
ードを使用できるテープキャリア、半導体アッセンブリ
及び半導体装置並びにこれらの製造方法並びに電子機器
を提供することにある。
【０００６】
【課題を解決するための手段】（１）本発明に係るテー
プキャリアは、複数の半導体素子が長手方向に並んで搭
載されるテープ状の基材と、前記基材の幅方向の一方に
引き出される第１のパターンと、前記基材の幅方向の他
方に引き出される第２のパターンと、を有し、前記第１
及び第２のパターンのそれぞれは、前記半導体素子との
ボンディング部と、このボンディング部に接続される外
部端子部と、前記外部端子部から外側に引き出される引
出部と、を有する複数の配線が並んで構成され、前記第
１及び第２のパターンのうちの少なくとも一方におい
て、複数のグループからなるように配線が分類され、各
グループの配線の引出部の先端が検査用のプローブに対
応する一定のパターンで配置される。
【０００７】本発明によれば、グループを構成する配線
の引出部の先端が一定のパターンで配置されるので、こ
の先端にプローブを当てて検査を行うときに、同一のテ
ストプローブカードを使用することができる。また、こ
の構造は、基材上にパターンが形成されているテープキ
ャリアであり、可能な限り従来のＴＡＢ（Tape Automat
ed Bonding）の製造ラインや既存の技術を利用して、設
備の負担や特殊技術の開発負担を軽減することができ
る。そして、引出部の先端を用いて、テープキャリア
（最終製品（ＭＣＭ）の一部として機能する）のパター
ンの検査をくり返し行うと、テープキャリア全体の検査
ができる。このように、既存の工程中にある検査設備が
活用できるので余分な設備投資をせずに複数の半導体素
子を搭載するＭＣＭ用のテープキャリアの検査ができ、
安価なＭＣＭ用のテープキャリアが得られる。
【０００８】（２）このテープキャリアにおいて、各グ
ループの配線は、配列順において外側から中央側に向か
って短くなってもよい。
【０００９】この構造によれば、配線の長さが外側から
中央側に向かって短くなることで、隣同士の引出部の先
端の位置がずれるようになっている。こうすることで、
隣同士の引出部の先端の間隔が大きくなり、荒いピッチ
の安価なプローブピンを使用することができるので、検
査にかかわるコストを低減することができる。
【００１０】（３）このテープキャリアにおいて、各グ
ループの配線は、所定の繰り返し形状を構成してもよ
い。
【００１１】この構造によれば、リソグラフィによって
パターンを形成する場合、同一のマスクをくり返し使用
できるので、マスク設計・製造作業・検査作業の効率化
を図ることができる。
【００１２】（４）このテープキャリアにおいて、各グ
ループの配線の引出部の先端は、テストパッドの形状を
なしてもよい。
【００１３】（５）このテープキャリアにおいて、各グ
ループの配線の前記外部端子部は、同一のピッチで形成
されてもよい。
【００１４】この構造によれば、ＭＣＭの外部との接続
部分を同一のピッチで形成することができる。また、同
一ピッチの外部端子部によれば、検査工程において形成
不良も検出しやすい。
【００１５】（６）このテープキャリアにおいて、前記
第１及び第２のパターンのうちの一方のみにおいて、前
記配線が前記複数のグループを構成し、前記第１及び第
２のパターンのうちの他方の配線は、前記一方の配線よ
りも数が少なくてもよい。
【００１６】（７）本発明に係る半導体アッセンブリ
は、複数の電極を有する複数の半導体素子と、前記半導
体素子が長手方向に並んで搭載されるテープキャリア
と、を含み、前記テープキャリアは、基材と、前記基材
の幅方向の一方に引き出される第１のパターンと、前記
基材の幅方向の他方に引き出される第２のパターンと、
を有し、前記第１及び第２のパターンのそれぞれは、前
記半導体素子に接続されるボンディング部と、このボン
ディング部に接続される外部端子部と、前記外部端子部
から外側に引き出される引出部と、を有する複数の配線
が並んで構成され、前記第１及び第２のパターンのうち
の少なくとも一方において、複数のグループからなるよ
うに配線が分類され、各グループの配線の引出部の先端
が検査用のプローブに対応する一定のパターンで配置さ
れる。
【００１７】この構造によれば、各グループの配線の引
出部の先端を用いて検査を行うと、この先端は一定のパ
ターンで配置されているので、検査工程が非常に簡素化
される。そして、半導体装置（ＭＣＭ）全体にその検査
を繰り返せば、ＭＣＭは半導体素子単位のくり返し集合
体なのでＭＣＭ全体の検査を行うことができる。
【００１８】さらに、その検査設備は、引出部の先端に
プローブを当てて検査を行う設備として、テープキャリ
アの検査設備が共用できる。この点で、既存の工程中に
ある検査設備が活用できるので余分な設備投資をせずに
半導体アッセンブリの検査ができ、結果として安価な半
導体アッセンブリが得られる。
【００１９】（８）この半導体アッセンブリにおいて、
各グループの配線は、１つの前記半導体素子に接続され
てもよい。
【００２０】こうすることで、個々の半導体素子単位に
まとめられた配線の引出部の先端を用いて検査をくり返
し行うと、半導体アッセンブリ全体の検査ができる。
【００２１】（９）この半導体アッセンブリにおいて、
前記半導体素子は、前記電極を有する面を前記ボンディ
ング部に向けて搭載されてもよい。
【００２２】この構造によれば、半導体素子はフェイス
ダウン構造の実装構造になるため、半導体素子の電極と
パターンが最短距離で配線される。その結果、インダク
タンスが小さくなり、高周波特性に優れた半導体アッセ
ンブリを得ることができる。さらに、ワイヤーボンディ
ング方式などほかの実装方法に比較して、厚さを最も薄
くすることができる。
【００２３】（１０）この半導体アッセンブリにおい
て、前記半導体素子の前記電極は、前記ボンディング部
に対向して接続され、前記電極を有する面と前記基材と
の間には樹脂が存在してもよい。
【００２４】この構造によれば、基材上に形成されてい
るパターンおよび半導体素子の電極を有する面が樹脂に
よって覆われるため、水分の侵入がなくなり信頼性が向
上する。さらに、半導体素子と基材が樹脂によって一体
化するため、ヒートサイクル時の熱応力によるボンディ
ング部へのダメージを最小限に押さえることができ、そ
の信頼性も向上する。
【００２５】また、この構造によれば、半導体素子はフ
ェイスダウン構造の実装構造になるため、半導体素子の
電極とパターンが最短距離で配線される。そして、イン
ダクタンスが小さくなるので高周波特性に優れた半導体
アッセンブリを得ることができる。また、ワイヤーボン
ディング方式などほかの実装方法に比較して、厚さを最
も薄くすることができる。
【００２６】（１１）本発明に係る半導体装置は、複数
の電極を有する複数の半導体素子と、前記半導体素子が
長手方向に並んで搭載されるテープ状の基材と、前記基
材の幅方向の一方に引き出される第１のパターンと、前
記基材の幅方向の他方に引き出される第２のパターン
と、を有し、前記第１及び第２のパターンのそれぞれ
は、前記半導体素子に接続されるボンディング部と、こ
のボンディング部に接続される外部端子部と、を有する
複数の配線が並んで構成され、前記第１及び第２のパタ
ーンのうちの一方の配線の数は、他方の配線の数よりも
多く形成され、前記第１及び第２のパターンのうち、少
なくとも配線数の多い前記一方において、前記外部端子
部は、同一のピッチで形成され、かつ、先端が前記基材
の側端と面一である。
【００２７】（１２）本発明に係る半導体装置は、上述
した半導体アッセンブリから、少なくとも前記グループ
を構成する前記配線の引出部を前記基板とともに切断し
て除去することで得られる。
【００２８】この構造は、半導体アッセンブリの検査を
終了し、良品のみを選別した最終形態としての半導体装
置である。引出部が切断して除去されるので、外部端子
部が製品外端に位置する。
【００２９】（１３）本発明に係る電子機器は、上記半
導体装置を有する。
【００３０】（１４）本発明に係るテープキャリアの製
造方法は、テープ状の基材に、前記基材の幅方向の一方
に引き出される第１のパターン及び幅方向の他方に引き
出される第２のパターンを形成する第１工程と、前記第
１及び第２のパターンを検査する第２工程と、を含み、
前記第１及び第２のパターンのそれぞれは、前記半導体
素子とのボンディング部と、このボンディング部に接続
される外部端子部と、前記外部端子部から外側に引き出
される引出部と、を有する複数の配線が並んで構成さ
れ、前記第１及び第２のパターンのうちの少なくとも一
方において、複数のグループからなるように配線が分類
され、各グループの配線の引出部の先端が検査用のプロ
ーブに対応する一定のパターンで配置され、前記第２工
程は、前記一定のパターンで配置された前記引出部の先
端に、前記一定のパターンに対応して配列された複数の
プローブを同時に当てて行う検査を含む。
【００３１】この方法によれば、上述したテープキャリ
アを得ることができる。
【００３２】（１５）本発明に係る半導体アッセンブリ
の製造方法は、テープキャリアに複数の電極を有する複
数の半導体素子を搭載する第１工程と、前記半導体素子
に対する検査を行う第２工程と、を含み、前記テープキ
ャリアは、基材と、前記基材の幅方向の一方に引き出さ
れる第１のパターンと、前記基材の幅方向の他方に引き
出される第２のパターンと、を有し、前記第１及び第２
のパターンのそれぞれは、前記半導体素子に接続される
ボンディング部と、このボンディング部に接続される外
部端子部と、前記外部端子部から外側に引き出される引
出部と、を有する複数の配線が並んで構成され、前記第
１及び第２のパターンのうちの少なくとも一方におい
て、複数のグループからなるように配線が分類され、各
グループの配線の引出部の先端が検査用のプローブに対
応する一定のパターンで配置され、前記第２工程は、前
記一定のパターンで配置された前記配線の引出部の先端
に、前記一定のパターンに対応して配列された複数のプ
ローブを同時に当てて行う検査を含む。
【００３３】この方法によれば、上述した半導体アッセ
ンブリを得ることができる。
【００３４】（１６）この半導体アッセンブリの製造方
法において、前記第１工程で、前記半導体素子の前記電
極を有する面を前記ボンディング部に向けて、前記電極
と前記ボンディング部とを、位置合わせを行ってから接
続してもよい。
【００３５】（１７）この半導体アッセンブリの製造方
法において、各グループの配線は、１つの前記半導体素
子に接続され、前記第２工程は、１つの半導体素子ごと
に行われてもよい。
【００３６】（１８）この半導体アッセンブリの製造方
法において、前記第２工程で発見された不良の半導体素
子を良品に交換する工程を含んでもよい。
【００３７】（１９）この半導体アッセンブリの製造方
法において、全ての半導体素子が良品であることを確認
してから、前記半導体素子の前記電極を有する面と前記
基材との間に樹脂を注入して硬化させる工程を含んでも
よい。
【００３８】この方法によれば、半導体素子の検査を行
って、必要があれば不良の半導体素子を良品に交換して
から樹脂を注入する。したがって、特に樹脂の硬化後に
不良の半導体素子を交換することが困難なフェイスダウ
ン実装方式においても、半導アッセンブリの良品率を上
げることができる。ひいては半導体装置の製造コストを
低減させることができる。
【００３９】（２０）本発明に係る半導体装置の製造方
法は、テープキャリアに複数の電極を有する複数の半導
体素子を搭載する第１工程と、前記半導体素子に対する
検査を行う第２工程と、を含み、前記テープキャリア
は、基材と、前記基材の幅方向の一方に引き出される第
１のパターンと、前記基材の幅方向の他方に引き出され
る第２のパターンと、を有し、前記第１及び第２のパタ
ーンのそれぞれは、前記半導体素子とのボンディング部
と、このボンディング部に接続される外部端子部と、前
記外部端子部から外側に引き出される引出部と、を有す
る複数の配線が並んで構成され、前記第１及び第２のパ
ターンのうちの少なくとも一方において、複数のグルー
プからなるように配線が分類され、各グループの配線の
引出部の先端が検査用のプローブに対応する一定のパタ
ーンで配置され、前記第２工程は、前記一定のパターン
で配置された前記引出部の先端に、前記一定のパターン
に対応して配列された複数のプローブを同時に当てて行
う検査を含み、さらに、少なくとも前記グループを構成
する前記配線の引出部を前記基板とともに切断して除去
する第３工程を含む。
【００４０】この方法によれば、引出部が切断されて除
去されるので、外部端子部が製品外端になる。また、こ
の方法によれば、半導体素子の検査が終了しているの
で、出来上がってくる半導体装置の良品率を著しく上げ
ることができ、半導体装置の製品コストを低減すること
ができる。
【００４１】（２１）本発明に係る半導体装置の製造方
法は、上述した方法により半導体アッセンブリを製造
し、少なくとも前記グループを構成する前記配線の引出
部を前記基板とともに切断して除去する工程を含む。
【００４２】この方法によれば、半導体アッセンブリの
検査が終了し、良品のみが選別された最終形態としての
半導体装置である。引出部が切断されて除去されるの
で、外部端子部が製品外端になる。半導体アッセンブリ
の時点で検査が終了しているので、出来上がってくる半
導体装置の良品率を著しく上げることができ、半導体装
置の製品コストを低減することができる。
【００４３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００４４】本実施の形態では、ＴＡＢ（Tape Automat
ed Bonding）技術を製造工程の一部もしくは全てに活用
し、テープキャリアの製造を通して、ＭＣＭ型の半導体
アッセンブリ及び最終製品としてＭＣＭ型の半導体装置
の製造を実現する。本実施の形態にかかる方法によれ
ば、可能な限り従来のＴＡＢの製造ラインや既存の技術
を利用することで、設備の負担や特殊技術の開発負担を
軽減することができる。また、高密度のＭＣＭ半導体装
置を高い信頼性の下に製造すると共に、その歩留まりを
向上させることが可能となる。以下、テープキャリア、
半導体アッセンブリ及び半導体装置について、各々の構
造および製造方法を詳細に説明する。
【００４５】（テープキャリア）本発明によって得られ
るテープキャリアの実施の形態を図１〜図３を用いて説
明する。図１は、テープキャリアを示す図であり、図２
は、図１のII−II線断面である。
【００４６】図１に示すテープキャリアは、スプロケッ
トホール２が設けられた基材１上に、第１のパターン１
０及び第２のパターン２０が形成されてなる。基材１に
は、スプロケットホール２の他に、必要に応じて他のビ
アホール、アウターリードホール、インナーリードホー
ル等を開口してもよい。
【００４７】第１及び第２のパターン１０、２０の上に
は、スズ、半田、金などのメッキ（図示せず）が施され
ていることが多い。メッキは、検査用端子、半導体素子
の実装用端子又は製品の入出力用端子の酸化防止や接続
用の合金形成のために使用される。
【００４８】基材１は、２５μｍ〜１２５μｍのポリイ
ミドフィルムが用いられることが多いが、低コスト化の
ためにポリエステルフィルム、ガラスエポキシフィル
ム、ポリアミドフィルムなど他の有機フィルムを用いて
もよい。上記テープキャリアは、既知のＴＡＢ基板製造
工程、ＦＰＣ(Flexiable Printed Circit)基板製造工程
で製造すればよい。ＴＡＢ基板製造工程は、一般的には
４０ｍ〜３００ｍほどの連続する基材をベースにする。
ＦＰＣ基板製造工程は、あるワークサイズの基材をベー
スにする。本実施の形態によって得られるテープキャリ
アの基材１は、ＴＡＢ基板製造工程で形成すると連続体
になり、ＦＰＣ基板製造工程で形成するとワークサイズ
になる。連続体の基材１を切断して短尺のテープキャリ
アを得ることもできる。ＦＰＣ基板製造工程で形成され
るワークサイズのテープキャリアの基材１は、少なくと
も後述するＭＣＭ型半導体装置の全体が入る長さ、幅と
する。
【００４９】第１及び第２のパターン１０、２０の形成
方法の例を次に挙げる。
【００５０】（ａ）予め接着剤が塗布され、所定の開口
が形成されたポリイミド等の有機フィルムに銅箔を貼り
付けた後、エッチングでパターン１０、２０を形成する
（３層基板）。
【００５１】（ｂ）ポリイミド等の有機フィルムに蒸
着、メッキ又はＣＶＤ等で銅を積層し、その後所定の開
口を形成し、エッチングでパターン１０、２０を形成す
る（２層基板）。
【００５２】（ｃ）銅箔上にポリイミド等のワニスを塗
布して有機フィルムを形成し、その後所定の開口を形成
し、エッチングでパターン１０、２０を形成する（２層
基板）。
【００５３】これらのエッチングで形成する方法（サブ
トラクト法）以外に、パターン１０、２０そのものを、
蒸着、メッキ又はＣＶＤ等で積層して形成する方法（ア
ディティブ法）や、その組み合わせ法が知られている。
本実施形態では、パターン１０、２０の形成に、どのよ
うな方法を用いてもよい。パターン１０、２０として
は、５μｍ〜３５μｍの厚さの銅が多く使われている。
また、本実施の形態中では、電気メッキ用のメッキリー
ドが引き回されていないため、無電解メッキが前提にな
る。電気メッキ用のメッキリードを各配線に引き回せ
ば、電気メッキでメッキを施すことができる。
【００５４】テープキャリアの基材１の幅は、その後の
製造方法や最終製品に合わせて設定されれば良いが、Ｔ
ＡＢの製造設備を最大限活用しようとすれば、一般的に
は３５、４８、７０、１２５ｍｍの幅が好ましい。
【００５５】このように形成されたテープキャリアは、
連続体か短尺かの差があったとしても、見かけ上ＴＡＢ
テープと同様のテープキャリアとなっている。連続体か
短尺かの選択は、以降の製造工程も加味して、製造工程
への投資や製品の技術リスクを低くするようにして決定
すればよい。短尺のテープキャリアを選択する場合は、
最終のＭＣＭ型の半導体装置が必要とする長さの整数倍
の長さにすると、捨てられる部分が少なくなるので好ま
しい。
【００５６】次に、テープキャリアの第１及び第２のパ
ターン１０、２０の詳細について説明する。図１に示す
ように、第１及び第２のパターン１０、２０は、それぞ
れ複数の配線１１、２１が並んで構成される。そして、
１グループの配線１１と、１グループの配線２１とによ
って、繰り返し形状３０が構成されている。テープキャ
リアには、複数の繰り返し形状３０が形成されている。
【００５７】図３は、繰り返し形状３０の一つを示す図
である。繰り返し形状３０において、第１のパターン１
０の配線１１は、基材１の中央部から幅方向の一方に引
き出され、基材１の長手方向に並んでいる。各配線１１
は、基材１の中央部側に位置するボンディング部１２
と、ボンディング部１２に接続される外部端子部１３
と、外部端子部１３から外側に引き出される引出部１４
と、を有する。
【００５８】引出部１４の先端は拡大されて、テストパ
ッド１５になっているが、拡大させずに終端させてもよ
い。ボンディング部１２は、後述する半導体素子４０と
の接続に使用される。テストパッド１５は、プローブを
当てて検査を行うために使用される。テープキャリアの
時点では配線１１の検査が行われ、半導体アッセンブリ
が得られた後には、半導体素子４０自体又は半導体素子
４０との接続の検査が行われる。
【００５９】外部端子部１３は、完成品としての半導体
装置の外部端子となる部分である。また、各繰り返し形
状３０内の１グループの配線１１において、外部端子部
１３は、同一又はほぼ同一のピッチで形成されている。
【００６０】繰り返し形状３０内の１グループの配線１
１は、配列順において外側から中央側に向かって短くな
っている。詳しくは、配線１１は、基材１の幅方向の中
央側を起点として、外側へ延びる長さにおいて異なる。
その結果、図３に示すように、引出部１４の先端をなす
テストパッド１５の位置が、配線１１の配列順において
外側から中央側に向かって、基材１の中央方向にずれ
る。このように、配線１１のテストパッド１５の位置
が、配線１１の長さ方向に沿ってずれることで、隣同士
のテストパッド１５の間隔を広くすることができる。こ
うすることで、太くて安価なプローブであっても、単一
のテストパッド１５に当てることができる。本実施の形
態では、複数の繰り返し形状３０が形成されており、各
繰り返し形状３０において、１グループの配線１１が一
定のパターンで形成され、テストパッド１５が一定のパ
ターンで配置されている。なお、テストパッド１５は、
千鳥状に配置してもよい。
【００６１】次に、第２のパターン２０の配線２１につ
いて説明する。配線２１は、上述した配線１１よりも数
が少ない。したがって、入力よりも出力の数が多い半導
体素子が搭載されると、配線１１が出力配線となり、配
線２１が入力配線となる。
【００６２】第２のパターン２０の配線２１は、基材１
の中央部から幅方向の他方に引き出され、長手方向に並
んでいる。各配線２１は、基材１の中央部側に位置する
ボンディング部２２と、ボンディング部２２に接続され
る外部端子部２３と、外部端子部２３から外側に引き出
される引出部２４と、を有する。
【００６３】ボンディング部２２は、後述する半導体素
子４０との接続に使用される。外部端子部２３は、完成
品としての半導体装置の外部端子となる部分である。ま
た、各繰り返し形状３０内の１グループの配線２１にお
いて、外部端子部２３は、ほぼ同一のピッチで形成され
ている。本実施の形態では、外部端子部２３は、半導体
素子４０からの入力端子となるが、出力端子としてもよ
い。なお、外部端子部２３及び引出部２４は、一体的に
形成されており、引出部２４が最終製品として切断され
なければ、外部端子部２３及び引出部２４が一体的に外
部端子となる。
【００６４】本実施の形態では、基材１の幅方向におけ
る同一の距離の間に、各配線２１が形成されているが、
上述した配線１１と同様に、各配線２１の長さを変えて
もよい。
【００６５】繰り返し形状３０は、後の半導体素子アッ
センブリ工程で搭載される各半導体素子４０に対応して
形成されている。すなわち、１つの半導体素子４０に対
応して、１つの繰り返し形状３０が形成されている。
【００６６】本実施の形態によれば、第１のパターン１
０において隣同士のテストパッド１５の間隔が広くなる
ので、後述するテープキャリアの検査工程、半導体素子
アッセンブリの検査工程で太く安価な検査用のプローブ
を用いることができる。テストパッド１５の位置及び大
きさは、配線１１の密度、プローブのコストによって決
定すればよい。このような設計としたので、テープキャ
リアとして連続体を採用した場合は、ＴＡＢ製造工程の
露光工程で、半導体素子毎の繰り返し形状用の露光マス
クを使用すれば、本実施の形態発明に係るテープキャリ
アが製造される。そのテープキャリア作成時に同一の露
光マスクをくり返し使用できるので、マスク設計・製造
作業・検査作業の効率化を図ることができる。
【００６７】次に、テープキャリアの検査工程を説明す
る。検査工程では、図２に示すように、テストプローブ
５０をテストパッド１５に当てる。また、必要に応じ
て、第２のパターン２０の引出部２４の先端にもテスト
プローブ５０を当てる。上述したようなテープキャリア
によれば、この工程で用いられるテストプローブ５０
は、太く安価なものを用いることができる。
【００６８】なお、通常のＴＡＢ用テープキャリアを測
定するのと同様に、半導体素子毎の繰り返し形状３０に
対応して、複数のテストプローブ５０が一組となってプ
ローブカード中に配置されていることが好ましい。こう
することで、複数のテストプローブ５０を同時に半導体
素子４０毎の複数のテストパッド１５に当てることがで
きる。そして、従来の個別のＴＡＢテープキャリアを連
続して測定するのと同じように、ＭＣＭ用のテープキャ
リア全体を測定することができる。
【００６９】具体的には、隣接する配線１１のテストパ
ッド１５同士を測定して、配線１１のショート不良を検
出する。さらに配線１１のボンディング部１２に押し当
てた導電ゴム（図示せず）とテストパッド１５間で、配
線１１のオープン不良を検出する。どのような検出方式
を採用するかは、製品の難易度、不良特性に応じて決定
すればよい。ＦＰＣ製造工程を用いた場合も、短尺化さ
れた検査以降の工程は同様であって、半導体素子毎に、
ＭＣＭ用のテープキャリア全体を測定することができ
る。テストプローブ５０は、図示した針型の物に限ら
ず、導電ゴムやバンプを用いたものも提案されており、
それらを用いてもよい。電気的検査以外に外観検査を行
って、電気的不良（オープン、ショート）以外の外観的
不良（たとえば、パターンの細り、かけ、太り、突起、
レジストむら等）を検査することが好ましい。この場
合、外部端子部１３がほぼ同一のピッチで形成してある
と、検査工程においてパターン形成不良を検出しやす
い。すなわち、繰り返し形状の方が、パターン形成不良
が検出しやすい。
【００７０】テープキャリアは、必要に応じて通常のＴ
ＡＢやＦＰＣで行われているように、ソルダーレジスト
をパターン上に形成してあってもよいし、不良個所の明
示のためのマークまたはパンチングホールが形成してあ
ってもよい。また後で述べる半導体素子の実装方式によ
っては、半導体素子の電極に相対するボンディング部１
２にバンプが形成されているテープキャリア（ＢＴＡ
Ｂ、転写バンプ）を使用してもよい。
【００７１】また、後で述べる半導体素子４０の実装の
ために位置合わせ用のマーク（図示せず）を基材１上に
形成してもよい。たとえば、パターン１０、２０の形成
と同時に、パターン１０、２０と同一の材料で、半導体
素子を実装する位置のそばにマークを形成することが、
コスト面及び位置精度面からもっとも好ましい。
【００７２】（ＭＣＭ型の半導体アッセンブリ）次に、
上述したテープキャリアを用いて製造されるＭＣＭ型の
半導体アッセンブリについて説明する。図４は、本実施
の形態に係るＭＣＭ型の半導体アッセンブリを示す図で
あり、図５は、図４のＶ−Ｖ線断面図である。
【００７３】これらの図に示すように、テープキャリア
（図１参照）に、複数の半導体素子４０を搭載する。こ
の時、テープキャリアはスプロケットホール２を有して
いるので、この穴を基準として、半導体素子４０の位置
決めを行い、実装することができる。さらに、位置精度
を要求されるときは、上述したように位置合わせ用のマ
ーク（図示せず）を基材１上に形成しておき、位置認識
をした後、半導体素子４０を実装することもできる。
【００７４】半導体素子４０の電極４２にはバンプ４４
が形成されており、電極４２を有する面４６をボンディ
ング１２に向けて配置されている。そして、バンプ４４
を通して、半導体素子４０の電極４２と、配線１１、２
１のボンディング部１２、２２とが接続される。また、
半導体素子４０の電極４２を有する面４６と、基材１と
の間には樹脂４８が充填されて、電極４２、バンプ４
４、ボンディング部１２、２２等が保護されている。バ
ンプ４４は金または半田で形成されることが多い。半導
体素子４０の実装方法として、バンプ４４とボンディン
グ部１２、２２との間に合金を形成する方法を採用する
場合、配線１１、２１上に金、半田、スズなどのメッキ
が施されているテープキャリアが使用されることが多
い。本実施の形態では、基材１として、フレキシブルな
ものでない、プリント基板、セラミクス基板等を用いて
もよい。
【００７５】ボンディング部１２、２２と半導体素子４
０の電極４２上のバンプ４４とを位置合わせし、半導体
素子４０の裏面側からエネルギー（熱や必要に応じて圧
力）を加えて合金を形成後、液状の樹脂４８を半導体素
子４０と基材１の間に注入・硬化させて実装を完結させ
る。
【００７６】別の実装方法として、異方性導電膜または
異方性導電接着剤を用いる場合は、予め基材上に異方性
導電膜または異方性導電接着剤を載置し、その後ボンデ
ィング部と半導体素子の電極上のバンプとを位置合わせ
する。異方性導電膜または異方性導電接着剤は樹脂中に
導電粒子を分散させた構成をなす。そして、半導体素子
の裏面側から加熱し、必要に応じて加圧を行う。こうし
て、異方性導電膜または異方性導電接着剤を硬化させる
ことで、接続・実装を完結させる。この工程の方が、接
合後の樹脂の注入工程が無いので、前述の合金形成工程
よりも工程的に簡潔化できることが多い。この工程を、
複数の半導体素子に対して行って、半導体アッセンブリ
を製造する。また、異方性導電膜または異方性導電接着
剤を用いたフェースダウン実装は、液晶パネル実装で幅
広く量産化されている。したがって、実装装置、不良半
導体交換装置などの液晶パネル実装装置と、それらの工
程ノウハウを本実施の形態の工程に生かすことができる
ため、安価な設備投資ですみ、高い信頼性が比較的簡単
に得られるというメリットもある。
【００７７】この構造によれば、半導体素子の電極を有
する面（能動素子形成面）と基材との間にも、接合に寄
与する異方性導電膜または異方性導電接着剤が絶縁樹脂
として存在するので、接合工程と別の工程で樹脂を注入
する工程が不用になるから、ＭＣＭ製造工程が簡略化さ
れ、ＭＣＭの製造コストが低減できるという効果を有す
る。
【００７８】この構造によれば、導電性を付与しなけれ
ばならない半導体素子の電極とボンディング部との間に
は、異方性導電膜または異方性導電接着剤中に分散して
いる導電粒子が押圧されている。この押圧された部分の
みに導電性を安定的に発現させ、それ以外の部分では、
異方性導電膜または異方性導電接着剤は導電粒子が押圧
されないので安定的な絶縁樹脂として機能する。したが
って、半導体素子の能動素子形成面が絶縁性樹脂で覆わ
れているのと等価となり、能動素子形成面に水分が溜ま
らない。そして、半導体装置の湿度に対する信頼性が向
上するという効果を有する。
【００７９】さらに、半導体素子と基材との間の絶縁性
の樹脂と等価の異方性導電膜または異方性導電接着剤に
よって、基材上にパターンが形成される場合、そこも水
分が溜まらないから、半導体装置の湿度に対する信頼性
が向上するという効果も有する。
【００８０】本実施の形態は、フェースダウン法（半導
体素子の能動素子形成面と基材のパターン形成面を相対
させる実装方法）で行われる手法に従って説明したが、
各種のフェースダウン手法が公知となっており、どの手
法を用いても構わない。フェースダウン法で行われた実
装方法では、半導体素子４０の電極４２とパターン１
０、２０が最短距離で接続されるため、インダクタンス
が小さくなるので高周波特性に優れた半導体アッセンブ
リを得ることができる。さらに、ワイヤーボンディング
方式などほかの実装方法に比較して、ＭＣＭ全体の厚さ
を最も薄くすることができ、最終製品の厚さも薄くでき
ることから、その商品価値をさらに上げることができ
る。また、本実施の形態によれば、半導体素子４０の電
極４２を有する面４６（能動素子形成面）と基材１との
間には樹脂４８が存在するので、基材１上に形成されて
いるパターン１０、２０および半導体素子４０の能動素
子形成面が樹脂によって覆われるため、水分侵入がなく
なり信頼性が向上する。さらに、半導体素子４０と基材
１が樹脂４８によって一体化するため、ヒートサイクル
時の熱応力による接続部へのダメージを最小限に押さえ
ることができ、その信頼性も向上する。
【００８１】更に、既存設備の関係や実装技術の容易さ
から、フェースダウン法でなく、ワイヤーボンディング
法を選択して、実装してもまったく問題ない。その場合
は、基材上にダイボンディングされた半導体素子の電極
とパターンとが金、アルミ、銅等のワイヤーで接続され
る。更に、半導体素子とパターン樹脂をポッティング、
硬化して半導体アッセンブリとする。樹脂は半導体素子
の能動素子形成面とワイヤーおよび、接続部のパターン
を保護している。不良半導体素子の、検査・交換工程が
入る場合については、後述する。いずれにしろ、何らか
の方法で、半導体素子を基板上に実装する。
【００８２】次に、図５に示すように、テープキャリア
の検査時に用いたテストパッド１５を用いて半導体素子
４０の電気的な検査を行う。また、必要に応じて、第２
のパターン２０の引出部２４の先端を用いて検査を行
う。図５において、テストプローブ５０をテストパッド
１５（必要に応じて引出部２４）に押し当てて行うが、
テストプローブ５０は、テープキャリアの検査時に用い
たものを利用することができる。この工程で用いられる
テストプローブとしても、前述したテープキャリアの検
査と同様に太く安価な検査用プローブを用いることがで
きる。なお、ここでも、複数のテストプローブ５０がブ
ローブカード中に配置されていることが好ましい。その
効果も上述したテープキャリアの検査と同様である。
【００８３】検査が終われば、良品を次工程である半導
体装置の製造工程へ出荷、もしくはこのアッセンブリ状
態で客先へ出荷できる。
【００８４】検査で見つかった不良の半導体素子４０を
交換して、すべての半導体アッセンブリを良品にしよう
とする場合は、上述した半導体素子４０の実装時に、半
導体素子４０を交換（リワーク）しやすいような工程設
計をする。
【００８５】例えば、フェースダウン実装を行うケース
であって、半導体素子４０の実装に、ハンダ又は金のバ
ンプ４４を使用する場合を例にとって説明する。その場
合には、バンプ４４による接続後で樹脂４８を注入する
前に上述の検査を行い、不良の半導体素子４０を加熱
し、取り去り、良品の半導体素子４０を再度位置合わ
せ、加熱・加圧して再度検査を行う。すべての半導体素
子４０が良品だったら半導体素子４０と基材１の間に樹
脂４８を注入、硬化させ実装工程を終了。こうして、す
べての半導体アッセンブリは良品になる。
【００８６】異方性導電膜または異方性導電接着剤を用
いる場合は、一旦実装を終了した後に、上述の検査を行
い、不良の半導体素子を加熱し、取り去り、余分な異方
性導電膜または異方性導電接着剤を取り去る。その後、
未硬化の異方性導電膜または異方性導電接着剤を載置し
直し、良品の半導体素子を再度位置合わせ、加熱・加圧
して再度検査する。こうして、良品のみを出荷する工程
とすれば、すべての半導体アッセンブリは良品になる。
あるいは、異方性導電膜または異方性導電接着剤を途中
まで硬化させて（加熱温度を完全硬化温度まで加えな
い）、その状態で検査・不良半導体素子の交換を行って
もよい。こうすれば、交換作業時に比較的簡単に不良半
導体素子の取り外しが行える。さらに、その場合、検査
・不良半導体素子交換後に異方性導電膜または異方性導
電接着剤を完全に硬化させて（加熱温度を完全硬化温度
まで加え）、実装を終了する。ワイヤーボンディング法
を実装に採用した場合も、ワイヤーボンディング後上述
の検査を行い、不良の半導体素子を良品の半導体素子と
交換し、再度ワイヤーボンディングし、再度検査する。
こうして、良品のみを出荷する工程とすれば、すべての
半導体アッセンブリは良品になる。検査工程後、樹脂を
ポッティング、硬化して半導体アッセンブリとする。
【００８７】さらに必要があれば、テストパッド１５と
テストプローブ５０を用いて半導体素子４０のバーンイ
ンも可能である。すなわち、上述の検査を行う要領で、
テストプローブ５０からバーンインの電気的な信号を半
導体素子４０に加え、加熱状態でバーンインが終了した
後、上述の検査あるいは、リワークを行う。こうして、
すべての半導体アッセンブリはバーンイン済みの良品に
なる。これは、従来のＭＣＭでは実施の困難だったバー
ンインが可能になることであり、本発明を適用すること
による大きな効果でもある。
【００８８】（ＭＣＭ型の半導体装置）図６は、最終製
品としてのＭＣＭ型の半導体装置の平面図であり、図７
は、図６のVII−VII線断面図である。すなわち、前述し
たように得られた良品の半導体アッセンブリを、図４に
示す外形位置６０で切断し、最終製品としてＭＣＭ型の
半導体装置の構造とする。外形位置６０での切断は、ス
プロケットホール２を利用した位置決めによる方法がよ
く用いられる。
【００８９】外形位置６０は、第１のパターン１０にお
いては、配線１１の外部端子部１３と引出部１４との境
目である。すなわち、引出部１４は、切断されて除去さ
れる。一方、パターン２０において、外形位置６０は、
引出部２４の外側に位置し、配線２１は切断されない。
ただし、配線２１も、配線１１と同様に、外部端子部２
３と引出部２４との境目で切断してもよい。
【００９０】このように第１のパターン１０の一部を、
基材１とともに切断して除去して、図６及び図７に示す
ＭＣＭ型の半導体装置が得られる。この半導体装置によ
れば、数の多い配線１１の先端面１６が、基材１の側端
面１８と面一になっている。
【００９１】また、第２のパターン２０の外部端子部２
３から半導体素子４０に信号、電圧又は電流が印加さ
れ、第１のパターン１０の外部端子部１３から出力され
るようになっている。入力側の外部端子部２３は、コネ
クターやハンダ付け等によって駆動回路などを有する前
段回路基板等に接続され、出力側の外部端子部１３は、
異方性導電膜等によってＬＣＤ等の後段の被駆動回路に
接続されることが多い。ＭＣＭの用途によってこれらの
接続形態が変わり、用途による最適な接続形態（たとえ
ば、電気的な接点）を選択すればよい。
【００９２】このようにして得られた、ＭＣＭ型の半導
体装置は、細密の出力側の外部端子部１３を有していて
も、既に前の工程で、安いコストで検査された良品とな
っている。したがって、ＭＣＭ型の半導体装置が組み込
まれる最終製品の工程不良率を著しく低減することがで
きる。
【００９３】そして、図８には、上述したＭＣＭ型の半
導体装置が組み込まれた電子機器１２００が示されてい
る。
【００９４】
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に係るテープキャ
リアの平面図である。
【図２】図２は、図１のII−II線断面である。
【図３】図３は、本発明の実施の形態に係るテープキャ
リアの繰り返し形状を示す図である。
【図４】図４は、本発明の実施の形態に係る半導体アッ
センブリの平面図である。
【図５】図５は、図４のＶ−Ｖ線断面図である。
【図６】図６は、本発明の実施の形態に係る半導体装置
の平面図である。
【図７】図７は、図６のVII−VII線断面図である。
【図８】図８は、本発明の実施の形態に係る電子機器を
示す図である。
【符号の説明】
１ 基材 １０ 第１のパターン １１ 配線 １２ ボンディング部 １３ 外部端子部 １４ 引出部 １５ テストパッド １６ 先端面 ２０ 第２のパターン ２１ 配線 ２２ ボンディング部 ２３ 外部端子部 ２４ 引出部 ３０ 繰り返し形状 ４０ 半導体素子 ４２ 電極

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体素子が長手方向に並んで搭
    載されるテープ状の基材と、前記基材の幅方向の一方に
    引き出される第１のパターンと、前記基材の幅方向の他
    方に引き出される第２のパターンと、 を有し、 前記第１及び第２のパターンのそれぞれは、前記半導体
    素子とのボンディング部と、このボンディング部に接続
    される外部端子部と、前記外部端子部から外側に引き出
    される引出部と、を有する複数の配線が並んで構成さ
    れ、 前記第１及び第２のパターンのうちの少なくとも一方に
    おいて、複数のグループからなるように配線が分類さ
    れ、各グループの配線の引出部の先端が検査用のプロー
    ブに対応する一定のパターンで配置されるテープキャリ
    ア。
  2. 【請求項２】 請求項１記載のテープキャリアにおい
    て、 各グループの配線は、配列順において外側から中央側に
    向かって短くなるテープキャリア。
  3. 【請求項３】 請求項１又は請求項２記載のテープキャ
    リアにおいて、 各グループの配線は、所定の繰り返し形状を構成するテ
    ープキャリア。
  4. 【請求項４】 請求項１から請求項３のいずれかに記載
    のテープキャリアにおいて、 各グループの配線の引出部の先端は、テストパッドの形
    状をなすテープキャリア。
  5. 【請求項５】 請求項１から請求項４のいずれかに記載
    のテープキャリアにおいて、 各グループの配線の前記外部端子部は、同一のピッチで
    形成されるテープキャリア。
  6. 【請求項６】 請求項１から請求項５のいずれかに記載
    のテープキャリアにおいて、 前記第１及び第２のパターンのうちの一方のみにおい
    て、前記配線が前記複数のグループを構成し、 前記第１及び第２のパターンのうちの他方の配線は、前
    記一方の配線よりも数が少ないテープキャリア。
  7. 【請求項７】 複数の電極を有する複数の半導体素子
    と、前記半導体素子が長手方向に並んで搭載されるテー
    プキャリアと、 を含み、 前記テープキャリアは、基材と、前記基材の幅方向の一
    方に引き出される第１のパターンと、前記基材の幅方向
    の他方に引き出される第２のパターンと、 を有し、 前記第１及び第２のパターンのそれぞれは、前記半導体
    素子に接続されるボンディング部と、このボンディング
    部に接続される外部端子部と、前記外部端子部から外側
    に引き出される引出部と、を有する複数の配線が並んで
    構成され、 前記第１及び第２のパターンのうちの少なくとも一方に
    おいて、複数のグループからなるように配線が分類さ
    れ、各グループの配線の引出部の先端が検査用のプロー
    ブに対応する一定のパターンで配置される半導体アッセ
    ンブリ。
  8. 【請求項８】 請求項７記載の半導体アッセンブリにお
    いて、 各グループの配線は、１つの前記半導体素子に接続され
    る半導体アッセンブリ。
  9. 【請求項９】 請求項７又は請求項８記載の半導体アッ
    センブリにおいて、 前記半導体素子は、前記電極を有する面を前記ボンディ
    ング部に向けて搭載される半導体アッセンブリ。
  10. 【請求項１０】 請求項９記載の半導体アッセンブリに
    おいて、 前記半導体素子の前記電極は、前記ボンディング部に対
    向して接続され、前記電極を有する面と前記基材との間
    には樹脂が存在する半導体アッセンブリ。
  11. 【請求項１１】 複数の電極を有する複数の半導体素子
    と、前記半導体素子が長手方向に並んで搭載されるテー
    プ状の基材と、前記基材の幅方向の一方に引き出される
    第１のパターンと、前記基材の幅方向の他方に引き出さ
    れる第２のパターンと、 を有し、 前記第１及び第２のパターンのそれぞれは、前記半導体
    素子に接続されるボンディング部と、このボンディング
    部に接続される外部端子部と、を有する複数の配線が並
    んで構成され、 前記第１及び第２のパターンのうちの一方の配線の数
    は、他方の配線の数よりも多く形成され、 前記第１及び第２のパターンのうち、少なくとも配線数
    の多い前記一方において、前記外部端子部は、同一のピ
    ッチで形成され、かつ、先端が前記基材の側端と面一で
    ある半導体装置。
  12. 【請求項１２】 請求項７から請求項１０のいずれかに
    記載の半導体アッセンブリから、少なくとも前記グルー
    プを構成する前記配線の引出部を前記基板とともに切断
    して除去することで得られる半導体装置。
  13. 【請求項１３】 請求項１１又は請求項１２に記載の半
    導体装置を有する電子機器。
  14. 【請求項１４】 テープ状の基材に、前記基材の幅方向
    の一方に引き出される第１のパターン及び幅方向の他方
    に引き出される第２のパターンを形成する第１工程と、 前記第１及び第２のパターンを検査する第２工程と、 を含み、 前記第１及び第２のパターンのそれぞれは、前記半導体
    素子とのボンディング部と、このボンディング部に接続
    される外部端子部と、前記外部端子部から外側に引き出
    される引出部と、を有する複数の配線が並んで構成さ
    れ、 前記第１及び第２のパターンのうちの少なくとも一方に
    おいて、複数のグループからなるように配線が分類さ
    れ、各グループの配線の引出部の先端が検査用のプロー
    ブに対応する一定のパターンで配置され、 前記第２工程は、前記一定のパターンで配置された前記
    引出部の先端に、前記一定のパターンに対応して配列さ
    れた複数のプローブを同時に当てて行う検査を含むテー
    プキャリアの製造方法。
  15. 【請求項１５】 テープキャリアに複数の電極を有する
    複数の半導体素子を搭載する第１工程と、 前記半導体素子に対する検査を行う第２工程と、 を含み、 前記テープキャリアは、基材と、前記基材の幅方向の一
    方に引き出される第１のパターンと、前記基材の幅方向
    の他方に引き出される第２のパターンと、を有し、前記
    第１及び第２のパターンのそれぞれは、前記半導体素子
    に接続されるボンディング部と、このボンディング部に
    接続される外部端子部と、前記外部端子部から外側に引
    き出される引出部と、を有する複数の配線が並んで構成
    され、前記第１及び第２のパターンのうちの少なくとも
    一方において、複数のグループからなるように配線が分
    類され、各グループの配線の引出部の先端が検査用のプ
    ローブに対応する一定のパターンで配置され、 前記第２工程は、前記一定のパターンで配置された前記
    配線の引出部の先端に、前記一定のパターンに対応して
    配列された複数のプローブを同時に当てて行う検査を含
    む半導体アッセンブリの製造方法。
  16. 【請求項１６】 請求項１５記載の半導体アッセンブリ
    の製造方法において、 前記第１工程で、前記半導体素子の前記電極を有する面
    を前記ボンディング部に向けて、前記電極と前記ボンデ
    ィング部とを、位置合わせを行ってから接続する半導体
    アッセンブリの製造方法。
  17. 【請求項１７】 請求項１５又は請求項１６記載の半導
    体アッセンブリの製造方法において、 各グループの配線は、１つの前記半導体素子に接続さ
    れ、 前記第２工程は、１つの半導体素子ごとに行われる半導
    体アッセンブリの製造方法。
  18. 【請求項１８】 請求項１５から請求項１７に記載の半
    導体アッセンブリの製造方法において、 前記第２工程で発見された不良の半導体素子を良品に交
    換する工程を含む半導体アッセンブリの製造方法。
  19. 【請求項１９】 請求項１５から請求項１８のいずれか
    に記載の半導体アッセンブリの製造方法において、 全ての半導体素子が良品であることを確認してから、前
    記半導体素子の前記電極を有する面と前記基材との間に
    樹脂を注入して硬化させる工程を含む半導体アッセンブ
    リの製造方法。
  20. 【請求項２０】 テープキャリアに複数の電極を有する
    複数の半導体素子を搭載する第１工程と、 前記半導体素子に対する検査を行う第２工程と、を含
    み、 前記テープキャリアは、基材と、前記基材の幅方向の一
    方に引き出される第１のパターンと、前記基材の幅方向
    の他方に引き出される第２のパターンと、を有し、前記
    第１及び第２のパターンのそれぞれは、前記半導体素子
    とのボンディング部と、このボンディング部に接続され
    る外部端子部と、前記外部端子部から外側に引き出され
    る引出部と、を有する複数の配線が並んで構成され、前
    記第１及び第２のパターンのうちの少なくとも一方にお
    いて、複数のグループからなるように配線が分類され、
    各グループの配線の引出部の先端が検査用のプローブに
    対応する一定のパターンで配置され、 前記第２工程は、前記一定のパターンで配置された前記
    引出部の先端に、前記一定のパターンに対応して配列さ
    れた複数のプローブを同時に当てて行う検査を含み、 さらに、少なくとも前記グループを構成する前記配線の
    引出部を前記基板とともに切断して除去する第３工程を
    含む半導体装置の製造方法。
  21. 【請求項２１】 請求項１５から請求項１８のいずれか
    に記載の方法により半導体アッセンブリを製造し、少な
    くとも前記グループを構成する前記配線の引出部を前記
    基板とともに切断して除去する工程を含む半導体装置の
    製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003508898A (ja) * 1999-08-26 2003-03-04 ハネウェル・インコーポレーテッド マイクロビームアセンブリおよび集積回路と基板との内部連結方法
DE10316429B4 (de) * 2002-04-16 2007-02-22 Samsung Electronics Co., Ltd., Suwon TAB-Folienband für eine Halbleiterpackung
JP2007183164A (ja) * 2006-01-06 2007-07-19 Fujitsu Ltd 半導体集積回路装置及びその試験方法
KR100752221B1 (ko) * 2001-07-09 2007-08-28 앰코 테크놀로지 코리아 주식회사 와이어 본딩상태 감지용 방열판 프레임 및 이를 이용한와이어 본딩상태 감지방법
JP2010123910A (ja) * 2008-10-21 2010-06-03 Renesas Electronics Corp Ｔｃｐ型半導体装置及びそのテスト方法
JP2011049327A (ja) * 2009-08-26 2011-03-10 Renesas Electronics Corp Ｔｃｐ型半導体装置
US20220308564A1 (en) 2021-03-23 2022-09-29 International Business Machines Corporation Multicomponent module design and fabrication

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3450290B2 (ja) * 2000-10-17 2003-09-22 山形日本電気株式会社 液晶パネル駆動回路
US6664483B2 (en) * 2001-05-15 2003-12-16 Intel Corporation Electronic package with high density interconnect and associated methods
JP2003330041A (ja) * 2002-05-10 2003-11-19 Sharp Corp 半導体装置及びそれを備えた表示パネルモジュール
USD505122S1 (en) * 2003-01-03 2005-05-17 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
TWI220931B (en) * 2003-04-23 2004-09-11 Toppoly Optoelectronics Corp Method of testing FPC bonding yield and FPC having testing pads thereon
US7408189B2 (en) * 2003-08-08 2008-08-05 Tpo Displays Corp. Method of testing FPC bonding yield and FPC having testing pads thereon
KR100723492B1 (ko) * 2005-07-18 2007-06-04 삼성전자주식회사 디스플레이 드라이버 집적회로 장치와 필름 및 이들을포함하는 모듈
US8053349B2 (en) * 2007-11-01 2011-11-08 Texas Instruments Incorporated BGA package with traces for plating pads under the chip
KR20090067744A (ko) * 2007-12-21 2009-06-25 엘지전자 주식회사 연성 필름
KR100896439B1 (ko) * 2007-12-26 2009-05-14 엘지전자 주식회사 연성 필름
KR100889002B1 (ko) * 2007-12-27 2009-03-19 엘지전자 주식회사 연성 필름
KR100947607B1 (ko) * 2007-12-27 2010-03-15 엘지전자 주식회사 연성 필름
KR100939550B1 (ko) * 2007-12-27 2010-01-29 엘지전자 주식회사 연성 필름
KR101054433B1 (ko) * 2007-12-27 2011-08-04 엘지전자 주식회사 연성 필름 및 그를 포함하는 표시장치
KR100947608B1 (ko) * 2007-12-28 2010-03-15 엘지전자 주식회사 연성 필름
US8398869B2 (en) * 2008-11-25 2013-03-19 Sikorsky Aircraft Corporation Transfer film and method for fabricating a circuit
US8357932B2 (en) 2010-03-25 2013-01-22 International Business Machines Corporation Test pad structure for reuse of interconnect level masks
US8114707B2 (en) * 2010-03-25 2012-02-14 International Business Machines Corporation Method of forming a multi-chip stacked structure including a thin interposer chip having a face-to-back bonding with another chip
KR101692956B1 (ko) * 2010-09-20 2017-01-04 삼성전자 주식회사 테이프 패키지
TW201327728A (zh) * 2011-12-26 2013-07-01 聯詠科技股份有限公司 薄膜覆晶封裝之基板
KR20130084033A (ko) * 2012-01-16 2013-07-24 삼성전자주식회사 반도체 모듈용 인쇄회로 기판
WO2014014008A1 (ja) * 2012-07-17 2014-01-23 日東電工株式会社 封止層被覆半導体素子および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02154440A (ja) * 1988-12-06 1990-06-13 Nec Corp Ｔａｂテープ
JP3321925B2 (ja) 1992-09-08 2002-09-09 セイコーエプソン株式会社 液晶表示装置、半導体チップの実装構造、電子光学装置および電子印字装置
JP2812627B2 (ja) * 1992-10-30 1998-10-22 三菱電機株式会社 テープキャリア、半導体装置試験方法及び装置
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
JP3501316B2 (ja) * 1995-06-16 2004-03-02 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6018188A (en) * 1997-03-28 2000-01-25 Nec Corporation Semiconductor device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003508898A (ja) * 1999-08-26 2003-03-04 ハネウェル・インコーポレーテッド マイクロビームアセンブリおよび集積回路と基板との内部連結方法
KR100752221B1 (ko) * 2001-07-09 2007-08-28 앰코 테크놀로지 코리아 주식회사 와이어 본딩상태 감지용 방열판 프레임 및 이를 이용한와이어 본딩상태 감지방법
DE10316429B4 (de) * 2002-04-16 2007-02-22 Samsung Electronics Co., Ltd., Suwon TAB-Folienband für eine Halbleiterpackung
JP2007183164A (ja) * 2006-01-06 2007-07-19 Fujitsu Ltd 半導体集積回路装置及びその試験方法
US7915720B2 (en) 2006-01-06 2011-03-29 Fujitsu Semiconductor Limited Semiconductor integrated circuit device and test method thereof
JP2010123910A (ja) * 2008-10-21 2010-06-03 Renesas Electronics Corp Ｔｃｐ型半導体装置及びそのテスト方法
US8890561B2 (en) 2008-10-21 2014-11-18 Renesas Electronics Corporation TCP-type semiconductor device and method of testing thereof
JP2011049327A (ja) * 2009-08-26 2011-03-10 Renesas Electronics Corp Ｔｃｐ型半導体装置
US20220308564A1 (en) 2021-03-23 2022-09-29 International Business Machines Corporation Multicomponent module design and fabrication
JP2024517544A (ja) * 2021-03-23 2024-04-23 インターナショナル・ビジネス・マシーンズ・コーポレーション マルチコンポーネント・モジュールの設計および製造
US12504747B2 (en) 2021-03-23 2025-12-23 International Business Machines Corporation Multicomponent module design and fabrication

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Publication number Publication date
US6448634B1 (en) 2002-09-10
US20020063317A1 (en) 2002-05-30

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