JPH11214325A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11214325A JPH11214325A JP1549098A JP1549098A JPH11214325A JP H11214325 A JPH11214325 A JP H11214325A JP 1549098 A JP1549098 A JP 1549098A JP 1549098 A JP1549098 A JP 1549098A JP H11214325 A JPH11214325 A JP H11214325A
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Abstract
(57)【要約】
【課題】 半導体装置のコンタクト抵抗異常に起因する
不良を防止する。 【解決手段】 半導体基盤１０上に素子分離領域１２と
ゲート酸化膜１４を形成し、その後、ゲート電極１５と
高濃度拡散領域１６を形成し、層間絶縁膜１７を形成
し、その後、コンタクトホール１８を形成し、その後、
ホトレジストをアッシングすることによりエッチングに
よるダメージ層１９を除去する。
不良を防止する。 【解決手段】 半導体基盤１０上に素子分離領域１２と
ゲート酸化膜１４を形成し、その後、ゲート電極１５と
高濃度拡散領域１６を形成し、層間絶縁膜１７を形成
し、その後、コンタクトホール１８を形成し、その後、
ホトレジストをアッシングすることによりエッチングに
よるダメージ層１９を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、とくに配線を高濃度拡散領域、およびゲート
電極と接続するために設けるコンタクトホールの形成方
法に関する。
法に関し、とくに配線を高濃度拡散領域、およびゲート
電極と接続するために設けるコンタクトホールの形成方
法に関する。
【０００２】
【従来の技術】従来技術における半導体装置の製造工程
を、図１３から図１８の断面図を用いて説明する。
を、図１３から図１８の断面図を用いて説明する。
【０００３】まずはじめに図１３に示すように、Ｐ型の
半導体基盤１０上に、選択的に素子分離領域１２を形成
する。
半導体基盤１０上に、選択的に素子分離領域１２を形成
する。
【０００４】つぎに、図１４に示すように、熱酸化法に
よりゲート酸化膜１４を形成する。その後、化学気層成
長法により、多結晶シリコンからなるゲート電極１５を
形成し、ゲート電極１８をホトエッチング法により所定
の形状に形成する。
よりゲート酸化膜１４を形成する。その後、化学気層成
長法により、多結晶シリコンからなるゲート電極１５を
形成し、ゲート電極１８をホトエッチング法により所定
の形状に形成する。
【０００５】つぎに、リンをイオン注入して、ゲート電
極１５と素子分離領域との整合する半導体基盤上の所定
領域に高濃度拡散領域１６を形成する。
極１５と素子分離領域との整合する半導体基盤上の所定
領域に高濃度拡散領域１６を形成する。
【０００６】つぎに、図１５に示すように、リンおよび
ボロンを含んだシリコン酸化膜からなる層間絶縁膜１７
を半導体基盤全面に形成する。その後、ホトレジスト２
１を半導体基盤全面に形成し、露光処理と、現像処理と
を行い、このホトレジスト２１をパーン形成する。
ボロンを含んだシリコン酸化膜からなる層間絶縁膜１７
を半導体基盤全面に形成する。その後、ホトレジスト２
１を半導体基盤全面に形成し、露光処理と、現像処理と
を行い、このホトレジスト２１をパーン形成する。
【０００７】つぎに、図１６に示すように、ホトレジス
ト２１をエッチングマスクとして、反応性イオンエッチ
ング法により層間絶縁膜をパターン形成し、コンタクト
ホール１８を形成する。
ト２１をエッチングマスクとして、反応性イオンエッチ
ング法により層間絶縁膜をパターン形成し、コンタクト
ホール１８を形成する。
【０００８】このコンタクトホール１８を形成するエッ
チング行程において、エッチングによるダメージ層１９
が形成する。
チング行程において、エッチングによるダメージ層１９
が形成する。
【０００９】つぎに、図１７に示すように、熱硫酸によ
り、ホトレジストを除去する。このとき、エッチングに
よるダメージ層１９は熱硫により除去されない。
り、ホトレジストを除去する。このとき、エッチングに
よるダメージ層１９は熱硫により除去されない。
【００１０】つぎに、図１８に示すように、アルミニウ
ムからなる配線２０を半導体基盤全面に形成し、ホトエ
ッチングにより配線２０をパターン形成する。この行程
により、半導体装置が完成する。
ムからなる配線２０を半導体基盤全面に形成し、ホトエ
ッチングにより配線２０をパターン形成する。この行程
により、半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】図１３から図１８を用
いて説明した従来の技術による半導体装置の製造方法に
おいては、コンタクトホールの形成工程において、半導
体基盤の下地シリコン膜との選択比を得るために、エッ
チング表面にフロロカーボン膜が堆積するエッチングエ
ッチングによるダメージ層が形成している。
いて説明した従来の技術による半導体装置の製造方法に
おいては、コンタクトホールの形成工程において、半導
体基盤の下地シリコン膜との選択比を得るために、エッ
チング表面にフロロカーボン膜が堆積するエッチングエ
ッチングによるダメージ層が形成している。
【００１２】このためにエッチングによるダメージ層に
より配線とコンタクトホールとを接続するコンタクト抵
抗が著しく増大する。したがって、半導体装置の電気的
導通が損なわれ、半導体装置の不良の原因となった。
より配線とコンタクトホールとを接続するコンタクト抵
抗が著しく増大する。したがって、半導体装置の電気的
導通が損なわれ、半導体装置の不良の原因となった。
【００１３】（発明の目的）本発明の目的は、上記課題
を解決して、半導体装置の電気的導通不良が発生しない
半導体装置の製造方法を提供することにある。
を解決して、半導体装置の電気的導通不良が発生しない
半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、下記記載の構成
を採用する。
に、本発明の半導体装置の製造方法は、下記記載の構成
を採用する。
【００１５】本発明の半導体装置の製造方法は、半導体
基盤上に、素子分離領域を形成する工程と、ゲート酸化
膜とゲート電極とを形成し、ゲート電極と素子分離領域
との整合する領域に高濃度拡散領域を形成する工程と、
リンおよびボロンを含んだシリコン酸化膜からなる層間
絶縁膜を形成する工程と、層間絶縁膜上部にエッチング
マスクのホトレジストを形成し、ウェットエッチングお
よびドライエッチングによりコンタクトホールを形成す
る工程と、アッシングによりホトレジストとエッチング
によるダメージ層を除去する工程と、コンタクトホール
を介して配線を形成することを特徴とする。
基盤上に、素子分離領域を形成する工程と、ゲート酸化
膜とゲート電極とを形成し、ゲート電極と素子分離領域
との整合する領域に高濃度拡散領域を形成する工程と、
リンおよびボロンを含んだシリコン酸化膜からなる層間
絶縁膜を形成する工程と、層間絶縁膜上部にエッチング
マスクのホトレジストを形成し、ウェットエッチングお
よびドライエッチングによりコンタクトホールを形成す
る工程と、アッシングによりホトレジストとエッチング
によるダメージ層を除去する工程と、コンタクトホール
を介して配線を形成することを特徴とする。
【００１６】本発明の半導体装置の製造方法は、半導体
基盤上に、素子分離領域を形成する工程と、ゲート酸化
膜とゲート電極とを形成し、ゲート電極と素子分離領域
との整合する領域に高濃度拡散領域を形成する工程と、
リンを含んだシリコン酸化膜からなる第１の層間絶縁膜
を形成し、第１の層間絶縁膜上部にリンおよびボロンを
含んだシリコン酸化膜からなる第２の層間絶縁膜を形成
する工程と、第２の層間絶縁膜上部にエッチングマスク
のホトレジストを形成し、ウェットエッチングおよびド
ライエッチングによりコンタクトホールを形成する工程
と、アッシングによりホトレジストとエッチングによる
ダメージ層を除去する工程と、コンタクトホールを介し
て配線を形成することを特徴とする。
基盤上に、素子分離領域を形成する工程と、ゲート酸化
膜とゲート電極とを形成し、ゲート電極と素子分離領域
との整合する領域に高濃度拡散領域を形成する工程と、
リンを含んだシリコン酸化膜からなる第１の層間絶縁膜
を形成し、第１の層間絶縁膜上部にリンおよびボロンを
含んだシリコン酸化膜からなる第２の層間絶縁膜を形成
する工程と、第２の層間絶縁膜上部にエッチングマスク
のホトレジストを形成し、ウェットエッチングおよびド
ライエッチングによりコンタクトホールを形成する工程
と、アッシングによりホトレジストとエッチングによる
ダメージ層を除去する工程と、コンタクトホールを介し
て配線を形成することを特徴とする。
【００１７】（作用）本発明のコンタクトホールの形成
方法は、コンタクトホールのエッチングにおいて、エッ
チングによるダメージ層をエッチングマスクのホトレジ
ストを除去する目的で行うアッシングにより、同一工程
内で除去することを特徴とする。したがって、コンタク
ト抵抗の増大の原因であったエッチングによるダメージ
層を除去することにより、半導体装置の電気的導通が損
なわれることがない。
方法は、コンタクトホールのエッチングにおいて、エッ
チングによるダメージ層をエッチングマスクのホトレジ
ストを除去する目的で行うアッシングにより、同一工程
内で除去することを特徴とする。したがって、コンタク
ト抵抗の増大の原因であったエッチングによるダメージ
層を除去することにより、半導体装置の電気的導通が損
なわれることがない。
【００１８】
【発明の実施の形態】以下、図１から図１２を用いて本
発明の第一の実施の形態を説明する。図１から図１２は
本発明における半導体装置の製造方法を工程順に示す断
面図である。
発明の第一の実施の形態を説明する。図１から図１２は
本発明における半導体装置の製造方法を工程順に示す断
面図である。
【００１９】まずはじめに、図１に示すように、Ｐ型の
半導体基盤１０上に、酸素雰囲気中で温度１０００℃の
熱処理を行ない、膜厚が４０ｎｍのパッド酸化膜１１を
形成する。
半導体基盤１０上に、酸素雰囲気中で温度１０００℃の
熱処理を行ない、膜厚が４０ｎｍのパッド酸化膜１１を
形成する。
【００２０】つぎに、図２に示すように、反応ガスにジ
クロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ
3 ）を用いた化学気相成長法により、膜厚１５０ｎｍの
シリコン窒化膜１３を全面に形成する。
クロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ
3 ）を用いた化学気相成長法により、膜厚１５０ｎｍの
シリコン窒化膜１３を全面に形成する。
【００２１】つぎに、ホトレジスト（図示せず）を回転
塗布法により半導体基盤全面に形成し、所定のマスクを
用いて露光処理と、現像処理とを行ない、このホトレジ
ストを素子領域上に残存するようにパターン形成する。
塗布法により半導体基盤全面に形成し、所定のマスクを
用いて露光処理と、現像処理とを行ない、このホトレジ
ストを素子領域上に残存するようにパターン形成する。
【００２２】つぎに、このパターン形成したホトレジス
トをエッチングマスクとして、反応ガスに六フッ化硫黄
（ＳＦ6 ）、三フッ化メタン（ＣＨＦ3 ）、およびヘリ
ウム（Ｈｅ）を用いた反応性イオンエッチング法によ
り、窒化シリコンを素子領域上に形成する。その後、こ
のホトレジストを１５０℃の熱硫酸により除去する。
トをエッチングマスクとして、反応ガスに六フッ化硫黄
（ＳＦ6 ）、三フッ化メタン（ＣＨＦ3 ）、およびヘリ
ウム（Ｈｅ）を用いた反応性イオンエッチング法によ
り、窒化シリコンを素子領域上に形成する。その後、こ
のホトレジストを１５０℃の熱硫酸により除去する。
【００２３】つぎに、図３に示すように、水蒸気添加し
た酸素雰囲気中で、温度１０００℃の熱処理を行ない、
膜厚７１０ｎｍの酸化シリコンからなる素子分離領域１
２を選択的に形成する。その後、窒化シリコンを温度１
８０℃の熱リン酸を用いて除去する。さらにその後、パ
ッド酸化膜をフッ酸を用いて除去する。
た酸素雰囲気中で、温度１０００℃の熱処理を行ない、
膜厚７１０ｎｍの酸化シリコンからなる素子分離領域１
２を選択的に形成する。その後、窒化シリコンを温度１
８０℃の熱リン酸を用いて除去する。さらにその後、パ
ッド酸化膜をフッ酸を用いて除去する。
【００２４】つぎに、図４に示すように、酸素雰囲気中
で、温度１０００℃の熱処理を行ない、膜厚３０ｎｍの
酸化シリコンからなるゲート酸化膜１４を形成する。
で、温度１０００℃の熱処理を行ない、膜厚３０ｎｍの
酸化シリコンからなるゲート酸化膜１４を形成する。
【００２５】つぎに、反応ガスにモノシラン（ＳｉＨ
4 ）を用いた化学気相成長法により、膜厚４５０ｎｍの
多結晶シリコンからなるゲート電極１５を半導体基盤１
０上の全面に形成する。
4 ）を用いた化学気相成長法により、膜厚４５０ｎｍの
多結晶シリコンからなるゲート電極１５を半導体基盤１
０上の全面に形成する。
【００２６】つぎに、図５に示すように、ホトレジスト
（図示せず）を回転塗布法により全面に形成し、所定の
フホトマスクを用いて露光処理と、現像処理とを行な
い、ホトレジストをゲート電極領域上に残存するように
パターン形成する。
（図示せず）を回転塗布法により全面に形成し、所定の
フホトマスクを用いて露光処理と、現像処理とを行な
い、ホトレジストをゲート電極領域上に残存するように
パターン形成する。
【００２７】つぎに、このパターン形成したホトレジス
トをエッチングマスクとして使用して、反応ガスに六フ
ッ化硫黄（ＳＦ6 ）、塩素（Ｃｌ2 ）、および二フッ化
メタン（ＣＨ2 Ｆ2 ）を用いた反応性イオンエッチング
法により、多結晶シリコンのゲート電極１５を形成す
る。その後、このホトレジストを温度１５０℃の熱硫酸
により除去する。
トをエッチングマスクとして使用して、反応ガスに六フ
ッ化硫黄（ＳＦ6 ）、塩素（Ｃｌ2 ）、および二フッ化
メタン（ＣＨ2 Ｆ2 ）を用いた反応性イオンエッチング
法により、多結晶シリコンのゲート電極１５を形成す
る。その後、このホトレジストを温度１５０℃の熱硫酸
により除去する。
【００２８】つぎに、図６に示すように、リンを加速エ
ネルギー５０ｋｅＶにおいて、注入量３．５×１０15ａ
ｔｏｍｓ／ｃｍ2 の条件でイオン注入し、ゲート電極１
５の整合する半導体基盤１０に高濃度拡散領域１６を形
成する。
ネルギー５０ｋｅＶにおいて、注入量３．５×１０15ａ
ｔｏｍｓ／ｃｍ2 の条件でイオン注入し、ゲート電極１
５の整合する半導体基盤１０に高濃度拡散領域１６を形
成する。
【００２９】つぎに、図７に示すように、反応ガスとし
てモノシラン（ＳｉＨ4 ）、ホスフィン（ＰＨ3 ）を用
いた化学気相成長法により、リンを含んだシリコン酸化
膜のＰＳＧの層間絶縁膜１７を半導体基盤上全面に５５
０ｎｍの膜厚で形成する。この層間絶縁膜１７は、後に
形成する配線と半導体素子領域とを電気的に分離する機
能を有する。
てモノシラン（ＳｉＨ4 ）、ホスフィン（ＰＨ3 ）を用
いた化学気相成長法により、リンを含んだシリコン酸化
膜のＰＳＧの層間絶縁膜１７を半導体基盤上全面に５５
０ｎｍの膜厚で形成する。この層間絶縁膜１７は、後に
形成する配線と半導体素子領域とを電気的に分離する機
能を有する。
【００３０】つぎに、窒素雰囲気中において温度９００
℃、時間３０分の熱処理を行い、第１の層間絶縁膜を粘
性流動させる、いわゆるリフローを行い、ＰＳＧ膜を平
坦化すると同時に、高濃度拡散領域が横方向に拡散し
て、ゲート電極の下部に高濃度拡散領域を形成する。
℃、時間３０分の熱処理を行い、第１の層間絶縁膜を粘
性流動させる、いわゆるリフローを行い、ＰＳＧ膜を平
坦化すると同時に、高濃度拡散領域が横方向に拡散し
て、ゲート電極の下部に高濃度拡散領域を形成する。
【００３１】つぎに、図８に示すように、ホトレジスト
２１を回転塗布法により全面に形成し、所定のホトマス
クを用いて露光処理と現像処理とを行い、ホトレジスト
２１をコンタクトホール形成領域以外の層間絶縁膜上に
残存するようにパターン形成する。
２１を回転塗布法により全面に形成し、所定のホトマス
クを用いて露光処理と現像処理とを行い、ホトレジスト
２１をコンタクトホール形成領域以外の層間絶縁膜上に
残存するようにパターン形成する。
【００３２】つぎに、図９に示すように、ホトレジスト
２１をマスクとして、フッ酸を用いたウェットエッチン
グ法により、層間絶縁膜上部をエッチングする。このウ
ェットエッチング処理により、後の形成する配線のコン
タクトホールに対する被覆性が向上する。
２１をマスクとして、フッ酸を用いたウェットエッチン
グ法により、層間絶縁膜上部をエッチングする。このウ
ェットエッチング処理により、後の形成する配線のコン
タクトホールに対する被覆性が向上する。
【００３３】つぎに、ホトレジストをエッチングマスク
として用い、反応ガスに二フッ化メタン（ＣＨ2 Ｆ
2 ）、三フッ化メタン（ＣＨＦ3 ）、および酸素（Ｏ
2 ）を用いた反応性イオンエッチング法により、層間絶
縁膜にコンタクトホール１８を開口する。このエッチン
グ行程において、エッチング種により高濃度拡散領域に
エッチングによるダメージ層１９が形成する。
として用い、反応ガスに二フッ化メタン（ＣＨ2 Ｆ
2 ）、三フッ化メタン（ＣＨＦ3 ）、および酸素（Ｏ
2 ）を用いた反応性イオンエッチング法により、層間絶
縁膜にコンタクトホール１８を開口する。このエッチン
グ行程において、エッチング種により高濃度拡散領域に
エッチングによるダメージ層１９が形成する。
【００３４】つぎに、図１０に示すように、反応ガスに
三フッ化メタン（ＣＨＦ3 ）、および酸素（Ｏ2 ）を用
いたアッシング処理により、ホトレジストを除去する。
このアッシングでは、Ｃ−Ｏの発光輝線を用いて、アッ
シング終点を検出する。
三フッ化メタン（ＣＨＦ3 ）、および酸素（Ｏ2 ）を用
いたアッシング処理により、ホトレジストを除去する。
このアッシングでは、Ｃ−Ｏの発光輝線を用いて、アッ
シング終点を検出する。
【００３５】つぎに、さきのアッシングと同一工程内に
て、反応ガスとして三フッ化メタン（ＣＨＦ3 ）、およ
び酸素（Ｏ2 ）を用い、シリコン基盤中に形成したエッ
チングによるダメージ層３０の除去を行う。この処理を
アッシング後に行う理由は、三フッ化メタン（ＣＨＦ
3 ）、および酸素（Ｏ2 ）の活性種がレジストの存在す
る状態では、コンタクトホール底部に充分に到達しない
からである。
て、反応ガスとして三フッ化メタン（ＣＨＦ3 ）、およ
び酸素（Ｏ2 ）を用い、シリコン基盤中に形成したエッ
チングによるダメージ層３０の除去を行う。この処理を
アッシング後に行う理由は、三フッ化メタン（ＣＨＦ
3 ）、および酸素（Ｏ2 ）の活性種がレジストの存在す
る状態では、コンタクトホール底部に充分に到達しない
からである。
【００３６】つぎに、図１１に示すように、スパッタリ
ング法を用いてアルミニウからなる配線２０を膜厚１μ
ｍで形成し、配線２０とゲート電極とを接続し、さらに
配線２０と高濃度拡散領域を接続する。
ング法を用いてアルミニウからなる配線２０を膜厚１μ
ｍで形成し、配線２０とゲート電極とを接続し、さらに
配線２０と高濃度拡散領域を接続する。
【００３７】つぎに、ホトレジスト（図示せず）を回転
塗布法により全面に形成、所定のホトマスクを用いて露
光し、現像処理を行い、ホトレジストを配線形成領域上
に残存するようにパターン形成する。
塗布法により全面に形成、所定のホトマスクを用いて露
光し、現像処理を行い、ホトレジストを配線形成領域上
に残存するようにパターン形成する。
【００３８】つぎに、このホトレジストをエッチングマ
スクとし、反応ガスに三塩化ホウ素（ＢＣｌ3 ）、臭化
水素（ＨＢｒ）用いた反応性イオンエッチング法によ
り、配線５をエッチングする。その後、ホトレジストを
発煙硝酸により除去する。
スクとし、反応ガスに三塩化ホウ素（ＢＣｌ3 ）、臭化
水素（ＨＢｒ）用いた反応性イオンエッチング法によ
り、配線５をエッチングする。その後、ホトレジストを
発煙硝酸により除去する。
【００３９】つぎに、図１２のグラフにコンタクトホー
ル形成時にアッシングを行った場合と、行わない場合の
コンタクト抵抗の比較を示す。図１２のグラフから明ら
かなように、アッシングを行った場合は、明らかにコン
タクト抵抗が低減できることがわかる。
ル形成時にアッシングを行った場合と、行わない場合の
コンタクト抵抗の比較を示す。図１２のグラフから明ら
かなように、アッシングを行った場合は、明らかにコン
タクト抵抗が低減できることがわかる。
【００４０】以上説明した半導体装置の製造方法は、コ
ンタクトホールのエッチング行程において、レジストの
アッシングとエッチングによるダメージ層の除去とを、
コンタクトホールのエッチングと同一工程内で行うこと
により、コンタクト抵抗を確実に低減できる。
ンタクトホールのエッチング行程において、レジストの
アッシングとエッチングによるダメージ層の除去とを、
コンタクトホールのエッチングと同一工程内で行うこと
により、コンタクト抵抗を確実に低減できる。
【００４１】以上説明した半導体装置の製造方法は、リ
ンを含んだシリコン酸化膜からなる層間絶縁膜で説明し
たが、リンおよびボロンを含んだシリコン酸化膜からな
る層間絶縁膜を用いてもよい。
ンを含んだシリコン酸化膜からなる層間絶縁膜で説明し
たが、リンおよびボロンを含んだシリコン酸化膜からな
る層間絶縁膜を用いてもよい。
【００４２】さらに、層間絶縁膜は、リンを含んだ第１
の層間絶縁膜上部にリンおよびボロンを含んだ第２の層
間絶縁膜を形成する２層構造でもよい。
の層間絶縁膜上部にリンおよびボロンを含んだ第２の層
間絶縁膜を形成する２層構造でもよい。
【００４３】
【発明の効果】以上の説明から明らかなように、本発明
による半導体装置の製造方法においては、コンタクトホ
ール形成において発生するエッチングによるダメージ層
を確実に除去できる。したがって、本発明の半導体装置
の製造方法において、エッチングによるダメージ層によ
るコンタクト抵抗異常を防ぎ、半導体装置の生産性が向
上させることができる。
による半導体装置の製造方法においては、コンタクトホ
ール形成において発生するエッチングによるダメージ層
を確実に除去できる。したがって、本発明の半導体装置
の製造方法において、エッチングによるダメージ層によ
るコンタクト抵抗異常を防ぎ、半導体装置の生産性が向
上させることができる。
【図１】本発明の実施の形態における半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図３】本発明の実施の形態における半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図４】本発明の実施の形態における半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図５】本発明の実施の形態における半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図６】本発明の実施の形態における半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図７】本発明の実施の形態における半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図８】本発明の実施の形態における半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図９】本発明の実施の形態における半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１０】本発明の実施の形態における半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図１１】本発明の実施の形態における半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図１２】本発明の実施の形態における半導体装置の製
造方法により得られる特性を示すグラフである。
造方法により得られる特性を示すグラフである。
【図１３】従来の技術における半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１４】従来の技術における半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１５】従来の技術における半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１６】従来の技術における半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１７】従来の技術における半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１８】従来の技術における半導体装置の製造方法を
示す断面図である。
示す断面図である。
１０ 半導体基盤 １１ パッド酸化膜 １２ 素子分離領域 １３ シリコン窒化膜 １４ ゲート酸化膜 １５ ゲート電極 １６ 高濃度拡散領域 １７ 層間絶縁膜 １８ コンタクトホール １９ エッチングによるダメージ層 ２０ 配線 ２１ ホトレジスト
Claims (3)
- 【請求項１】 半導体基盤上に、素子分離領域を形成す
る工程と、 ゲート酸化膜とゲート電極とを形成し、ゲート電極と素
子分離領域との整合する領域に高濃度拡散領域を形成す
る工程と、 リンを含んだシリコン酸化膜からなる層間絶縁膜を形成
する工程と、 層間絶縁膜上部にエッチングマスクのホトレジストを形
成し、ウェットエッチングおよびドライエッチングによ
りコンタクトホールを形成する工程と、 アッシングによりホトレジストとエッチングによるダメ
ージ層を除去する工程と、 コンタクトホールを介して配線を形成することを特徴と
する半導体装置の製造方法。 - 【請求項２】 半導体基盤上に、素子分離領域を形成す
る工程と、 ゲート酸化膜とゲート電極とを形成し、ゲート電極と素
子分離領域との整合する領域に高濃度拡散領域を形成す
る工程と、 リンおよびボロンを含んだシリコン酸化膜からなる層間
絶縁膜を形成する工程と、 層間絶縁膜上部にエッチングマスクのホトレジストを形
成し、ウェットエッチングおよびドライエッチングによ
りコンタクトホールを形成する工程と、 アッシングによりホトレジストとエッチングによるダメ
ージ層を除去する工程と、 コンタクトホールを介して配線を形成することを特徴と
する半導体装置の製造方法。 - 【請求項３】 半導体基盤上に、素子分離領域を形成す
る工程と、 ゲート酸化膜とゲート電極とを形成し、ゲート電極と素
子分離領域との整合する領域に高濃度拡散領域を形成す
る工程と、 リンを含んだシリコン酸化膜からなる層第１の間絶縁膜
を形成し、第１の層間絶縁膜上部にリンおよびボロンを
含んだシリコン酸化膜からなる第２の層間絶縁膜を形成
する工程と、 第２の層間絶縁膜上部にエッチングマスクのホトレジス
トを形成し、ウェットエッチングおよびドライエッチン
グによりコンタクトホールを形成する工程と、 アッシングによりホトレジストとエッチングによるダメ
ージ層を除去する工程と、 コンタクトホールを介して配線を形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1549098A JPH11214325A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1549098A JPH11214325A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214325A true JPH11214325A (ja) | 1999-08-06 |
Family
ID=11890250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1549098A Pending JPH11214325A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214325A (ja) |
-
1998
- 1998-01-28 JP JP1549098A patent/JPH11214325A/ja active Pending
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