JPH11214518A - 配置配線装置 - Google Patents
配置配線装置Info
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- JPH11214518A JPH11214518A JP10009971A JP997198A JPH11214518A JP H11214518 A JPH11214518 A JP H11214518A JP 10009971 A JP10009971 A JP 10009971A JP 997198 A JP997198 A JP 997198A JP H11214518 A JPH11214518 A JP H11214518A
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Abstract
(57)【要約】
【課題】 多層配線プロセスで、任意の配線層で配置配
線を行い、さらに任意の配線層で裏打ち配線を行うとい
う処理を可能とする。 【解決手段】 ピン配線層持ち上げ部７を設けることに
より、セルのピンを製造するための配線層の中の任意の
配線層にピンを発生し、配置配線可能な配線層の種類を
増やし、配置配線の自由度を高める。優先配線層指定部
６を設けることにより、指定した配線層を中心に配置配
線を行い、プロセス的に低抵抗な配線層を指定して、高
速化を図る。最上配線層を指定すれば、ＦＩＢによる回
路修正やＥＢテスターによる解析を容易にする。裏打ち
配線部８を設けることにより、裏打ち配線を行い、配線
幅を広げることなく配線の低抵抗化を行い、高速化を図
る。配線密度の低い配線層で裏打ちを行なうと、チップ
開口率を上げ、製造歩留まりを高める。
線を行い、さらに任意の配線層で裏打ち配線を行うとい
う処理を可能とする。 【解決手段】 ピン配線層持ち上げ部７を設けることに
より、セルのピンを製造するための配線層の中の任意の
配線層にピンを発生し、配置配線可能な配線層の種類を
増やし、配置配線の自由度を高める。優先配線層指定部
６を設けることにより、指定した配線層を中心に配置配
線を行い、プロセス的に低抵抗な配線層を指定して、高
速化を図る。最上配線層を指定すれば、ＦＩＢによる回
路修正やＥＢテスターによる解析を容易にする。裏打ち
配線部８を設けることにより、裏打ち配線を行い、配線
幅を広げることなく配線の低抵抗化を行い、高速化を図
る。配線密度の低い配線層で裏打ちを行なうと、チップ
開口率を上げ、製造歩留まりを高める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体マスクレイ
アウトを配線配置によって設計する際に用いられる配線
配置装置に関する。
アウトを配線配置によって設計する際に用いられる配線
配置装置に関する。
【０００２】
【従来の技術】従来より、半導体マスクレイアウトを配
置配線によって設計する場合には、回路図から作成した
論理接続情報と、セルを登録したセルライブラリとを、
論理配置配線部で配置配線して作成する手法を用いてい
る。
置配線によって設計する場合には、回路図から作成した
論理接続情報と、セルを登録したセルライブラリとを、
論理配置配線部で配置配線して作成する手法を用いてい
る。
【０００３】以下、従来の配置配線装置について説明す
る。図４は従来の配置配線装置のブロック図であり、１
は入力部、２は入力部１から入力した情報でデータを処
理するＣＰＵ、３はセルを登録したセルライブラリ、４
はＣＰＵ２とセルライブラリ３とのデータを選択的に合
成して配置配線を行う論理配置配線部、５はＣＰＵ２の
結果を出力する出力部である。
る。図４は従来の配置配線装置のブロック図であり、１
は入力部、２は入力部１から入力した情報でデータを処
理するＣＰＵ、３はセルを登録したセルライブラリ、４
はＣＰＵ２とセルライブラリ３とのデータを選択的に合
成して配置配線を行う論理配置配線部、５はＣＰＵ２の
結果を出力する出力部である。
【０００４】図５は、従来の配置配線後の平面図であ
り、１０はセルＸ、１１はセルＹ、１２はセルＸ１０の
ピンａの１層ピン、１３はセルＹ１１のピンｂの２層ピ
ン、１４は１層ピン１２からの配線、１５は２層ピン１
３からの配線、１６は配線１４と配線１５とを接続する
コンタクトである。
り、１０はセルＸ、１１はセルＹ、１２はセルＸ１０の
ピンａの１層ピン、１３はセルＹ１１のピンｂの２層ピ
ン、１４は１層ピン１２からの配線、１５は２層ピン１
３からの配線、１６は配線１４と配線１５とを接続する
コンタクトである。
【０００５】図６は、図５のＡ点とＢ点との間の断面構
造を示している。この図６において、２０は半導体基
板、２１はＬＯＣＯＳ、２２は第１層間膜、２３は第２
層間膜、２４は第３層間膜、２５は第４層間膜、２６は
保護膜、２７は１層配線、２８は第１ビアホール、２９
は２層配線である。
造を示している。この図６において、２０は半導体基
板、２１はＬＯＣＯＳ、２２は第１層間膜、２３は第２
層間膜、２４は第３層間膜、２５は第４層間膜、２６は
保護膜、２７は１層配線、２８は第１ビアホール、２９
は２層配線である。
【０００６】以上のように構成された配置配線装置につ
いて、以下その動作を説明する。まず、図４の入力部１
に入力された回路図が、ＣＰＵ２で選択される。この
時、ＣＰＵ２では、入力部１から入力した回路図のセル
Ｘ１０のピンａとセルＹ１１のピンｂが接続していると
いうセルの論理接続情報を抽出する。次に論理接続情報
を論理配置配線部４に送る。次に、セルを登録したセル
ライブラリ３における、セルＸ１０とセルＹ１１とコン
タクト１６とのデータを、論理配置配線部４と、ＣＰＵ
２とに送る。この時、ＣＰＵ２において、セルＸ１０の
ピンａの配線層が１層ピン１２であり、セルＹ１１のピ
ンｂの配線層が２層ピン１３であるという、基準配線層
情報を抽出する。次に、この基準配線層情報を論理配置
配線部４に送る。この時、論理配置配線部４では、ＣＰ
Ｕ２からの基準配線層情報と論理接続情報とから、セル
Ｘ１０のピンａからの配線１４は１層配線２７で配線を
行うことを判断し、またセルＹ１１のピンｂからの配線
１５は２層配線２９で配線を行うことを判断する。同時
に、論理接続情報を満たすために配線１４と配線１５と
の接続を行うにはコンタクト１６が必要で、コンタクト
１６には第１ビアホール２８を使用することを判断す
る。次に、セルＸ１０とセルＹ１１の配置配線を、１層
配線２７と、第１ビアホール２８と、２層配線２９とを
使って行う。その結果、入力部１で入力した回路図のマ
スクレイアウトデータを出力部５から出力する。
いて、以下その動作を説明する。まず、図４の入力部１
に入力された回路図が、ＣＰＵ２で選択される。この
時、ＣＰＵ２では、入力部１から入力した回路図のセル
Ｘ１０のピンａとセルＹ１１のピンｂが接続していると
いうセルの論理接続情報を抽出する。次に論理接続情報
を論理配置配線部４に送る。次に、セルを登録したセル
ライブラリ３における、セルＸ１０とセルＹ１１とコン
タクト１６とのデータを、論理配置配線部４と、ＣＰＵ
２とに送る。この時、ＣＰＵ２において、セルＸ１０の
ピンａの配線層が１層ピン１２であり、セルＹ１１のピ
ンｂの配線層が２層ピン１３であるという、基準配線層
情報を抽出する。次に、この基準配線層情報を論理配置
配線部４に送る。この時、論理配置配線部４では、ＣＰ
Ｕ２からの基準配線層情報と論理接続情報とから、セル
Ｘ１０のピンａからの配線１４は１層配線２７で配線を
行うことを判断し、またセルＹ１１のピンｂからの配線
１５は２層配線２９で配線を行うことを判断する。同時
に、論理接続情報を満たすために配線１４と配線１５と
の接続を行うにはコンタクト１６が必要で、コンタクト
１６には第１ビアホール２８を使用することを判断す
る。次に、セルＸ１０とセルＹ１１の配置配線を、１層
配線２７と、第１ビアホール２８と、２層配線２９とを
使って行う。その結果、入力部１で入力した回路図のマ
スクレイアウトデータを出力部５から出力する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、セルライブラリ３に登録されているセル
のピン配線層を基準とした配置配線が行われるが、この
配置配線はピン配線層を基準に下層から上層方向へ向か
う方向にしか行えず、配置配線の配線層及び配線時の配
線層方向を自由に指定することができないという問題が
あった。したがって、多層配線プロセスの場合は、上層
に行くほど配線密度が低くなり、ＦＩＢでの修正やＥＢ
テスターでの解析が行いにくいという問題があった。
来の構成では、セルライブラリ３に登録されているセル
のピン配線層を基準とした配置配線が行われるが、この
配置配線はピン配線層を基準に下層から上層方向へ向か
う方向にしか行えず、配置配線の配線層及び配線時の配
線層方向を自由に指定することができないという問題が
あった。したがって、多層配線プロセスの場合は、上層
に行くほど配線密度が低くなり、ＦＩＢでの修正やＥＢ
テスターでの解析が行いにくいという問題があった。
【０００８】また、ピンからピン迄の配線は１本しかな
く、配線の低抵抗化を行うと配線の幅が広くなり、配線
面積が大きくなるという問題があった。本発明は上記従
来の問題点を解決するもので、半導体マスクレイアウト
を配置配線によって設計する際に、セルが最初に定義し
ているピンの配線層に拘束されない任意の配線層で配置
配線でき、その際配線する配線層方向を自由に設定で
き、しかも任意の配線層で裏打ち配線を行うことを可能
にした配置配線装置を提供することを目的とする。
く、配線の低抵抗化を行うと配線の幅が広くなり、配線
面積が大きくなるという問題があった。本発明は上記従
来の問題点を解決するもので、半導体マスクレイアウト
を配置配線によって設計する際に、セルが最初に定義し
ているピンの配線層に拘束されない任意の配線層で配置
配線でき、その際配線する配線層方向を自由に設定で
き、しかも任意の配線層で裏打ち配線を行うことを可能
にした配置配線装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この課題を解決するため
に、本発明の配置配線装置は、製造する配線層の中でセ
ルのピンを任意の配線層に発生させるようにし、指定し
た配線層を中心にかつ配線する配線層方向を自由に設定
する配置配線を行い、さらに任意の配線層で裏打ち配線
を行うように構成したものである。
に、本発明の配置配線装置は、製造する配線層の中でセ
ルのピンを任意の配線層に発生させるようにし、指定し
た配線層を中心にかつ配線する配線層方向を自由に設定
する配置配線を行い、さらに任意の配線層で裏打ち配線
を行うように構成したものである。
【００１０】これにより、半導体マスクレイアウトを配
置配線によって設計する際に、任意の配線層で配置配線
し、任意の配線層で裏打ち配線を行うことを可能にし
た、配置配線装置が得られる。
置配線によって設計する際に、任意の配線層で配置配線
し、任意の配線層で裏打ち配線を行うことを可能にし
た、配置配線装置が得られる。
【００１１】
【発明の実施の形態】請求項１に記載の本発明は、入力
部から入力した情報でデータを処理するＣＰＵと、セル
を登録したセルライブラリと、ＣＰＵとセルライブラリ
とのデータを選択的に合成して配置配線を行う論理配置
配線部と、ＣＰＵの結果を出力する出力部とを備えた配
置配線装置が、さらに、セルにおけるピンを製造するた
めのどの配線層にも対応したピンの発生を行うピン配線
層持ち上げ部を備えている。
部から入力した情報でデータを処理するＣＰＵと、セル
を登録したセルライブラリと、ＣＰＵとセルライブラリ
とのデータを選択的に合成して配置配線を行う論理配置
配線部と、ＣＰＵの結果を出力する出力部とを備えた配
置配線装置が、さらに、セルにおけるピンを製造するた
めのどの配線層にも対応したピンの発生を行うピン配線
層持ち上げ部を備えている。
【００１２】これにより、多層配線プロセスで任意の配
線層にピンを発生させることができる。
線層にピンを発生させることができる。
【００１３】請求項２に記載の本発明は、入力部から入
力した情報でデータを処理するＣＰＵと、セルを登録し
たセルライブラリと、ＣＰＵとセルライブラリとのデー
タを選択的に合成して配置配線を行う論理配置配線部
と、ＣＰＵの結果を出力する出力部とを備えた配置配線
装置が、さらに、回路図の優先配線層を指定する優先配
線層指定部を備え、前記論理配置配線部は、前記優先配
線層指定部で指定した配線層を中心に論理接続を行なう
ように構成されている。
力した情報でデータを処理するＣＰＵと、セルを登録し
たセルライブラリと、ＣＰＵとセルライブラリとのデー
タを選択的に合成して配置配線を行う論理配置配線部
と、ＣＰＵの結果を出力する出力部とを備えた配置配線
装置が、さらに、回路図の優先配線層を指定する優先配
線層指定部を備え、前記論理配置配線部は、前記優先配
線層指定部で指定した配線層を中心に論理接続を行なう
ように構成されている。
【００１４】これにより、指定した配線層を中心に配置
配線を行なうことができる。
配線を行なうことができる。
【００１５】請求項３に記載の本発明は、入力部から入
力した情報でデータを処理するＣＰＵと、セルを登録し
たセルライブラリと、ＣＰＵとセルライブラリとのデー
タを選択的に合成して配置配線を行う論理配置配線部
と、ＣＰＵの結果を出力する出力部とを備えた配置配線
装置が、さらに、配置配線の裏打ち配線を行う裏打ち配
線部を備えている。
力した情報でデータを処理するＣＰＵと、セルを登録し
たセルライブラリと、ＣＰＵとセルライブラリとのデー
タを選択的に合成して配置配線を行う論理配置配線部
と、ＣＰＵの結果を出力する出力部とを備えた配置配線
装置が、さらに、配置配線の裏打ち配線を行う裏打ち配
線部を備えている。
【００１６】これにより、裏打ち配線部によってピンか
らピン迄の配線抵抗を減らすことができる。
らピン迄の配線抵抗を減らすことができる。
【００１７】以下、本発明の実施の形態について、図１
から図３を用いて説明する。図１は、本発明の実施の形
態にもとづく配置配線装置のブロック図を示すものであ
る。この図１において、６は多層配線の中でどの配線層
を優先して配置配線を行うかを指定する優先配線層指定
部、７はセルライブラリ３に登録されているセルのピン
配線層を任意の配線層に対応させるピン配線層持ち上げ
部、８は配置配線時の配線に対して裏打ちの配線を行う
裏打ち配線部である。なお、１は入力部、２はＣＰＵ、
３はセルライブラリ、４は論理配置配線部、５は出力部
で、これらは従来例の構成と同じものである。
から図３を用いて説明する。図１は、本発明の実施の形
態にもとづく配置配線装置のブロック図を示すものであ
る。この図１において、６は多層配線の中でどの配線層
を優先して配置配線を行うかを指定する優先配線層指定
部、７はセルライブラリ３に登録されているセルのピン
配線層を任意の配線層に対応させるピン配線層持ち上げ
部、８は配置配線時の配線に対して裏打ちの配線を行う
裏打ち配線部である。なお、１は入力部、２はＣＰＵ、
３はセルライブラリ、４は論理配置配線部、５は出力部
で、これらは従来例の構成と同じものである。
【００１８】図２は、本発明の実施の形態における配置
配線後の平面図であり、１７ａはセルＸ１０のピンａの
多層配線対応ピン、１７ｂはセルＹ１１のピンｂの多層
配線対応ピン、１８はセルＸ１０のピンａとセルＹ１１
のピンｂを結ぶ論理配置配線、１９はセルＸ１０のピン
ａとセルＹ１１のピンｂを結ぶ裏打ち配線である。な
お、セルＸ１０とセルＹ１１とは、従来例の構成と同じ
ものである。
配線後の平面図であり、１７ａはセルＸ１０のピンａの
多層配線対応ピン、１７ｂはセルＹ１１のピンｂの多層
配線対応ピン、１８はセルＸ１０のピンａとセルＹ１１
のピンｂを結ぶ論理配置配線、１９はセルＸ１０のピン
ａとセルＹ１１のピンｂを結ぶ裏打ち配線である。な
お、セルＸ１０とセルＹ１１とは、従来例の構成と同じ
ものである。
【００１９】図３は、図２のＡ点とＢ点との間の断面構
造を示す。ここで３０は第２ビアホール、３１は３層配
線、３２は第３ビアホール、３３は４層配線である。な
お、２０は半導体基板、２１はＬＯＣＯＳ、２２は第１
層間膜、２３は第２層間膜、２４は第３層間膜、２５は
第４層間膜、２６は保護膜、２７は１層配線、２８は第
１ビアホール、２９は２層配線で、これらは従来例の構
成と同じものである。
造を示す。ここで３０は第２ビアホール、３１は３層配
線、３２は第３ビアホール、３３は４層配線である。な
お、２０は半導体基板、２１はＬＯＣＯＳ、２２は第１
層間膜、２３は第２層間膜、２４は第３層間膜、２５は
第４層間膜、２６は保護膜、２７は１層配線、２８は第
１ビアホール、２９は２層配線で、これらは従来例の構
成と同じものである。
【００２０】以上のように構成された配置配線装置につ
いて、以下その動作を説明する。まず、図１における入
力部１に入力された回路図が、ＣＰＵ２で選択される。
この時、ＣＰＵ２では、入力部１から入力した回路図の
セルＸ１０のピンａとセルＹ１１のピンｂとが接続して
いるという、セルの論理接続情報を抽出する。次にこの
論理接続情報は、論理配置配線部４と裏打ち配線部８と
に送られる。またＣＰＵは、入力部１から入力した製造
可能な配線層数と優先配線情報と、裏打ち配線を行う信
号とを、優先配線層指定部６に送る。
いて、以下その動作を説明する。まず、図１における入
力部１に入力された回路図が、ＣＰＵ２で選択される。
この時、ＣＰＵ２では、入力部１から入力した回路図の
セルＸ１０のピンａとセルＹ１１のピンｂとが接続して
いるという、セルの論理接続情報を抽出する。次にこの
論理接続情報は、論理配置配線部４と裏打ち配線部８と
に送られる。またＣＰＵは、入力部１から入力した製造
可能な配線層数と優先配線情報と、裏打ち配線を行う信
号とを、優先配線層指定部６に送る。
【００２１】優先配線層指定部６は、論理配置配線には
主に４層配線３３を使用し、裏打ち配線には主に２層配
線２９を使うことを判断する基準配線層情報を作成し、
この基準配線層情報を、ピン配線層持ち上げ部７と、論
理配置配線部４と、裏打ち配線部８とに送る。また、セ
ルを登録したセルライブラリ３におけるセルＸ１０とセ
ルＹ１１とのデータを、ＣＰＵ２と、ピン配線層持ち上
げ部７とに送る。
主に４層配線３３を使用し、裏打ち配線には主に２層配
線２９を使うことを判断する基準配線層情報を作成し、
この基準配線層情報を、ピン配線層持ち上げ部７と、論
理配置配線部４と、裏打ち配線部８とに送る。また、セ
ルを登録したセルライブラリ３におけるセルＸ１０とセ
ルＹ１１とのデータを、ＣＰＵ２と、ピン配線層持ち上
げ部７とに送る。
【００２２】ＣＰＵ２では、セルＸ１０のピンａの配線
層が１層ピン１２であることと、セルＹ１１のピンｂの
配線層が２層ピン１３であることとを判断し、判断した
ピンのイニシャル配線層情報をピン配線層持ち上げ部７
に送る。
層が１層ピン１２であることと、セルＹ１１のピンｂの
配線層が２層ピン１３であることとを判断し、判断した
ピンのイニシャル配線層情報をピン配線層持ち上げ部７
に送る。
【００２３】ピン配線層持ち上げ部７では、セルＸ１０
のピンａとセルＹ１１のピンｂを多層対応ピン１７ａ、
１７ｂに置き換える。同時に、基準配線層情報とイニシ
ャル配線層情報とから判断して、セルＸ１０のピンａに
つきイニシャルの１層でなく基準配線層情報の２層と４
層で配置配線が行えるように、ピンの属性を変更する。
同時に、セルＹ１１のピンｂにつきイニシャルの２層だ
けでなく基準配線層情報の２層と４層で配置配線が行え
るように、ピンの属性を変更する。次に、変更したセル
Ｘ１０とセルＹ１１のデータをセルライブラリ３に送
る。
のピンａとセルＹ１１のピンｂを多層対応ピン１７ａ、
１７ｂに置き換える。同時に、基準配線層情報とイニシ
ャル配線層情報とから判断して、セルＸ１０のピンａに
つきイニシャルの１層でなく基準配線層情報の２層と４
層で配置配線が行えるように、ピンの属性を変更する。
同時に、セルＹ１１のピンｂにつきイニシャルの２層だ
けでなく基準配線層情報の２層と４層で配置配線が行え
るように、ピンの属性を変更する。次に、変更したセル
Ｘ１０とセルＹ１１のデータをセルライブラリ３に送
る。
【００２４】次に、このセルライブラリ３におけるセル
Ｘ１０とセルＹ１１のデータを、論理配置配線部４に送
る。論理配置配線部４では、基準配線情報を基準に配置
配線を行うように判断し、４層配線３３でセルＸ１０の
ピンａとセルＹ１１のピンｂの論理配置配線を行う。
Ｘ１０とセルＹ１１のデータを、論理配置配線部４に送
る。論理配置配線部４では、基準配線情報を基準に配置
配線を行うように判断し、４層配線３３でセルＸ１０の
ピンａとセルＹ１１のピンｂの論理配置配線を行う。
【００２５】裏打ち配線部８では、基準配線情報を基準
に裏打ち配線を行うように判断し、２層配線２９でセル
Ｘ１０のピンａとセルＹ１１のピンｂとの裏打ち配線を
行う。
に裏打ち配線を行うように判断し、２層配線２９でセル
Ｘ１０のピンａとセルＹ１１のピンｂとの裏打ち配線を
行う。
【００２６】その結果、入力部１で入力した回路図のマ
スクレイアウトデータを出力部５から出力する。
スクレイアウトデータを出力部５から出力する。
【００２７】以上のように本実施の形態によれば、ピン
配線層持ち上げ部７でセルのピンを任意の配線層に設定
することで、任意の配線層での配置配線ができる。ま
た、優先配線層指定部６で、優先的に使用する配線層を
指定することで、特性的に良い配線を選んだり解析しや
すい配線を使ったりできる。また、配線を行う配線層の
方向を自由に設定することで、配置配線の自由度を増や
すことができる。裏打ち配線部８により任意の配線で裏
打ちを行うことで、ピンからピンまでの低抵抗化が図れ
ると同時に配線部の製造歩留まりを高めることができ
る。
配線層持ち上げ部７でセルのピンを任意の配線層に設定
することで、任意の配線層での配置配線ができる。ま
た、優先配線層指定部６で、優先的に使用する配線層を
指定することで、特性的に良い配線を選んだり解析しや
すい配線を使ったりできる。また、配線を行う配線層の
方向を自由に設定することで、配置配線の自由度を増や
すことができる。裏打ち配線部８により任意の配線で裏
打ちを行うことで、ピンからピンまでの低抵抗化が図れ
ると同時に配線部の製造歩留まりを高めることができ
る。
【００２８】なお、上記の実施の形態においては、セル
のピン位置に全ての配線層で対応可能な多層配線対応ピ
ンを使用したが、イニシャルのピン配線層よりも上層の
全ての多層配線対応ピンをそれぞれ割り当ててもよい。
また、セルのピン位置で必要な配線層のピンを作成でき
ない場合は、セル枠を越えてピンを作成し、再度セル枠
を定義し直してセル作成を行うようにしてもよい。
のピン位置に全ての配線層で対応可能な多層配線対応ピ
ンを使用したが、イニシャルのピン配線層よりも上層の
全ての多層配線対応ピンをそれぞれ割り当ててもよい。
また、セルのピン位置で必要な配線層のピンを作成でき
ない場合は、セル枠を越えてピンを作成し、再度セル枠
を定義し直してセル作成を行うようにしてもよい。
【００２９】
【発明の効果】本発明によると、ピン配線層持ち上げ部
を設けることにより、セルのピンを製造する配線層の中
で任意の配線層にピンを発生して、配置配線可能な配線
層の種類を増やし、配置配線の自由度を高めることがで
きる。
を設けることにより、セルのピンを製造する配線層の中
で任意の配線層にピンを発生して、配置配線可能な配線
層の種類を増やし、配置配線の自由度を高めることがで
きる。
【００３０】また優先配線層指定部を設けることによ
り、指定した配線層を中心に配置配線を行え、プロセス
的に低抵抗な配線層を指定して高速化を図ることができ
る。最上配線層を指定すれば、ＦＩＢによる回路修正や
ＥＢテスターによる解析を容易に行うことができる。ま
た、配線の配線層方向を自由に設定することで、従来の
下層から上層方向への配線方式に対し上層から下層方向
の配線方法も採用でき、配置配線方法の自由度が増やせ
る。
り、指定した配線層を中心に配置配線を行え、プロセス
的に低抵抗な配線層を指定して高速化を図ることができ
る。最上配線層を指定すれば、ＦＩＢによる回路修正や
ＥＢテスターによる解析を容易に行うことができる。ま
た、配線の配線層方向を自由に設定することで、従来の
下層から上層方向への配線方式に対し上層から下層方向
の配線方法も採用でき、配置配線方法の自由度が増やせ
る。
【００３１】裏打ち配線部を設けることにより、裏打ち
配線を行って、配線幅を広げることなく配線の低抵抗化
を行うことができ、高速化が図れる。特に微細化プロセ
スでは、配線での遅延が支配的になるので高速化の効果
が大きい。配線密度の低い配線層で裏打ちを行なえば、
チップ開口率を上げて製造歩留まりを高めることができ
る。
配線を行って、配線幅を広げることなく配線の低抵抗化
を行うことができ、高速化が図れる。特に微細化プロセ
スでは、配線での遅延が支配的になるので高速化の効果
が大きい。配線密度の低い配線層で裏打ちを行なえば、
チップ開口率を上げて製造歩留まりを高めることができ
る。
【００３２】よって本発明によれば、半導体マスクレイ
アウトを配置配線によって設計する際に、セルが最初に
定義しているピンの配線層に拘束されない任意の配線層
で配置配線を行うことができ、その際に配線する配線層
方向を自由に設定することができる。さらに任意の配線
層で裏打ち配線を行うことができる、優れた配置配線装
置を実現できるものである。
アウトを配置配線によって設計する際に、セルが最初に
定義しているピンの配線層に拘束されない任意の配線層
で配置配線を行うことができ、その際に配線する配線層
方向を自由に設定することができる。さらに任意の配線
層で裏打ち配線を行うことができる、優れた配置配線装
置を実現できるものである。
【図１】本発明の実施の形態における配置配線装置のブ
ロック図である。
ロック図である。
【図２】本発明の実施の形態における配置配線後の平面
図である。
図である。
【図３】図２におけるＡ点とＢ点との間の断面図であ
る。
る。
【図４】従来の配置配線装置のブロック図である。
【図５】従来の配置配線後の平面図である。
【図６】図５におけるＡ点とＢ点との間の断面図であ
る。
る。
１ 入力部 ２ ＣＰＵ ３ セルライブラリ ４ 論理配置配線部 ５ 出力部 ６ 優先配線層指定部 ７ ピン配線層持ち上げ部 ８ 裏打ち配線部
Claims (3)
- 【請求項１】 入力部から入力した情報でデータを処理
するＣＰＵと、セルを登録したセルライブラリと、ＣＰ
Ｕとセルライブラリとのデータを選択的に合成して配置
配線を行う論理配置配線部と、ＣＰＵの結果を出力する
出力部とを備えた配置配線装置であって、さらに、セル
におけるピンを製造するためのどの配線層にも対応した
ピンの発生を行うピン配線層持ち上げ部を備えた配置配
線装置。 - 【請求項２】 入力部から入力した情報でデータを処理
するＣＰＵと、セルを登録したセルライブラリと、ＣＰ
Ｕとセルライブラリとのデータを選択的に合成して配置
配線を行う論理配置配線部と、ＣＰＵの結果を出力する
出力部とを備えた配置配線装置であって、さらに、回路
図の優先配線層を指定する優先配線層指定部を備え、前
記論理配置配線部は、前記優先配線層指定部で指定した
配線層を中心に論理接続を行なうように構成されている
配置配線装置。 - 【請求項３】 入力部から入力した情報でデータを処理
するＣＰＵと、セルを登録したセルライブラリと、ＣＰ
Ｕとセルライブラリとのデータを選択的に合成して配置
配線を行う論理配置配線部と、ＣＰＵの結果を出力する
出力部とを備えた配置配線装置であって、さらに、配置
配線の裏打ち配線を行う裏打ち配線部を備えた配置配線
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009971A JPH11214518A (ja) | 1998-01-22 | 1998-01-22 | 配置配線装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009971A JPH11214518A (ja) | 1998-01-22 | 1998-01-22 | 配置配線装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214518A true JPH11214518A (ja) | 1999-08-06 |
Family
ID=11734815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10009971A Pending JPH11214518A (ja) | 1998-01-22 | 1998-01-22 | 配置配線装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005001926A1 (ja) * | 2003-06-30 | 2005-01-06 | Sanyo Electric Co., Ltd | 集積回路及びその設計方法 |
-
1998
- 1998-01-22 JP JP10009971A patent/JPH11214518A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005001926A1 (ja) * | 2003-06-30 | 2005-01-06 | Sanyo Electric Co., Ltd | 集積回路及びその設計方法 |
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