JPH11214701A - 薄フィルム電界効果形トランジスターの形成方法 - Google Patents
薄フィルム電界効果形トランジスターの形成方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 薄フィルムトランジスターとその製造方法と
を提供すること。 【解決手段】 この薄フィルム電界効果形トランジスタ
ーは：（ａ）薄フィルムチャンネル部分５０；（ｂ）該
薄フィルムチャンネル部分５０に隣接する対立導電性第
１及び第２ソース／ドレイン領域５２，５４；（ｃ）該
チャンネル部分に電流を流して、該薄フィルム電界効果
形トランジスターをスイッチオンするための薄フィルム
チャンネル部分５０に隣接して配置されたゲート絶縁体
４０と下部ゲート３２；（ｄ）第１厚さを有する第１ソ
ース／ドレイン部分５２、第２厚さを有する第２ソース
／ドレイン部分５４及び第３厚さを有するチャンネル部
分（該第１厚さと該第２厚さとの少なくとも一方は該第
３厚さよりも大きい）を有する。この薄フィルム電界効
果形トランジスターの製造方法をも開示する。
を提供すること。 【解決手段】 この薄フィルム電界効果形トランジスタ
ーは：（ａ）薄フィルムチャンネル部分５０；（ｂ）該
薄フィルムチャンネル部分５０に隣接する対立導電性第
１及び第２ソース／ドレイン領域５２，５４；（ｃ）該
チャンネル部分に電流を流して、該薄フィルム電界効果
形トランジスターをスイッチオンするための薄フィルム
チャンネル部分５０に隣接して配置されたゲート絶縁体
４０と下部ゲート３２；（ｄ）第１厚さを有する第１ソ
ース／ドレイン部分５２、第２厚さを有する第２ソース
／ドレイン部分５４及び第３厚さを有するチャンネル部
分（該第１厚さと該第２厚さとの少なくとも一方は該第
３厚さよりも大きい）を有する。この薄フィルム電界効
果形トランジスターの製造方法をも開示する。
Description
【０００１】
【産業上の利用分野】本発明は特にフィルムトランジス
ターテクノロジーに関する。
ターテクノロジーに関する。
【０００２】
【従来の技術】回路密度は増加し続けるので、これに対
応して、ますます小型の電界効果形トランジスターを製
造しようとする動機が生ずる。電界効果形トランジスタ
ーはバルク(bulk)基板内に、又はバルク基板内に充分に
形成された補助導電性型(complementary conductivity)
内に活性領域を設けることによって典型的に製造されて
いる。トランジスターサイズを小型化することに大きな
用途を見い出す、最近の技術の１つは薄いフィルムによ
って電界効果形トランジスターを形成することであり、
これは一般に“薄フィルム電界効果形トランジスター”
（ＴＦＴ）と呼ばれている。
応して、ますます小型の電界効果形トランジスターを製
造しようとする動機が生ずる。電界効果形トランジスタ
ーはバルク(bulk)基板内に、又はバルク基板内に充分に
形成された補助導電性型(complementary conductivity)
内に活性領域を設けることによって典型的に製造されて
いる。トランジスターサイズを小型化することに大きな
用途を見い出す、最近の技術の１つは薄いフィルムによ
って電界効果形トランジスターを形成することであり、
これは一般に“薄フィルム電界効果形トランジスター”
（ＴＦＴ）と呼ばれている。
【０００３】ＴＦＴでは、材料（典型的にはポリシリコ
ン）の実質的に一定の厚さのフィルムを最初に形成す
る。この薄いフィルムの中央チャンネル部分を遮蔽し、
隣接する対立ソース／ドレイン部分には適当なｐ又はｎ
型導電性強化不純物をドーピングする。ゲート絶縁体と
ゲートをこの薄フィルムチャンネル部分の上方又は下方
のいずれかに形成し、このようにして、バルク基板に対
して薄フィルム内に完全に形成された活性部分とチャン
ネル部分とを有する電界効果形トランジスターを製造す
る。
ン）の実質的に一定の厚さのフィルムを最初に形成す
る。この薄いフィルムの中央チャンネル部分を遮蔽し、
隣接する対立ソース／ドレイン部分には適当なｐ又はｎ
型導電性強化不純物をドーピングする。ゲート絶縁体と
ゲートをこの薄フィルムチャンネル部分の上方又は下方
のいずれかに形成し、このようにして、バルク基板に対
して薄フィルム内に完全に形成された活性部分とチャン
ネル部分とを有する電界効果形トランジスターを製造す
る。
【０００４】
【発明が解決しようとする課題】ＴＦＴテクノロジーで
は、トランジスターに最大に望ましいオン／オフ特性を
与える薄いチャンネル部分を製造するためにできるだけ
薄い薄フィルムを形成することが、１つの目的である。
しかし、このようなことは材料量の減少のためにソース
／ドレイン部分コンダクタンスに不利に影響し、好まし
くない、高いＶｃｃソ−ス／ドレイン抵抗を生ずる。
は、トランジスターに最大に望ましいオン／オフ特性を
与える薄いチャンネル部分を製造するためにできるだけ
薄い薄フィルムを形成することが、１つの目的である。
しかし、このようなことは材料量の減少のためにソース
／ドレイン部分コンダクタンスに不利に影響し、好まし
くない、高いＶｃｃソ−ス／ドレイン抵抗を生ずる。
【０００５】薄フィルムトランジスターの形成方法を改
良し、薄フィルムトランジスターの構成を改良すること
が望ましい。
良し、薄フィルムトランジスターの構成を改良すること
が望ましい。
【０００６】
【課題を解決するための手段】本発明の一態様による
と、薄フィルム電界効果型トランジスターの形成方法
は、下記工程：トランジスターゲートを設ける工程と、
介在薄フィルムチャンネル部分によって分離される第１
及び第２ソース／ドレイン領域を含む薄フィルムトラン
ジスター層を設ける工程と、ここで、前記薄フィルムチ
ャンネル部分がゲート絶縁体を通してトランジスターゲ
ートによってゲートされ、前記薄フィルムトランジスタ
ー層が選択された厚さを有する前記工程と、前記薄フィ
ルムトランジスター層に隣接した導電性物質層を設ける
工程と、前記導電性物質をパターン化及びエッチングし
て、第１及び第２ソース／ドレインブロックを画定する
工程と、次いで、前記第１及び第２ソース／ドレインブ
ロックをそれぞれの薄フィルム第１及び第２ソース／ド
レイン領域と電気的に相互連絡させて、薄フィルム層厚
さよりも大きい厚さを有する複合第１及び第２ソース／
ドレイン部分を画定する工程と、を含み、ここで、前記
トランジスターゲートを下部ゲートとして形成し、第１
及び第２ソース／ドレインブロックを画定するための形
成、パターン化及びエッチングの工程が、下部ゲートの
付近において少なくとも局部的なプレーナ化を実施し
て、隣接上面と実質的に同一平面である実質的に平面の
下部ゲート上面を形成する工程と；局部プレーナ化後
に、薄フィルムトランジスター層を設ける工程と；薄フ
ィルムトランジスター層を設けた後に、マスキング層を
設けて及びパターン化して、薄フィルムチャンネル部分
を被覆し、第１及び第２ソース／ドレイン領域を上方に
暴露させる工程と；マスキング層を設けた後に、マスキ
ング層と第１及び第２ソース／ドレイン領域との上にポ
リシリコン層を設ける工程と；次いで、ポリシリコン層
を化学−機械的に研磨して、不連続の第１及び第２ソー
ス／ドレインブロックを少なくとも部分的に画定する工
程とを含む。
と、薄フィルム電界効果型トランジスターの形成方法
は、下記工程：トランジスターゲートを設ける工程と、
介在薄フィルムチャンネル部分によって分離される第１
及び第２ソース／ドレイン領域を含む薄フィルムトラン
ジスター層を設ける工程と、ここで、前記薄フィルムチ
ャンネル部分がゲート絶縁体を通してトランジスターゲ
ートによってゲートされ、前記薄フィルムトランジスタ
ー層が選択された厚さを有する前記工程と、前記薄フィ
ルムトランジスター層に隣接した導電性物質層を設ける
工程と、前記導電性物質をパターン化及びエッチングし
て、第１及び第２ソース／ドレインブロックを画定する
工程と、次いで、前記第１及び第２ソース／ドレインブ
ロックをそれぞれの薄フィルム第１及び第２ソース／ド
レイン領域と電気的に相互連絡させて、薄フィルム層厚
さよりも大きい厚さを有する複合第１及び第２ソース／
ドレイン部分を画定する工程と、を含み、ここで、前記
トランジスターゲートを下部ゲートとして形成し、第１
及び第２ソース／ドレインブロックを画定するための形
成、パターン化及びエッチングの工程が、下部ゲートの
付近において少なくとも局部的なプレーナ化を実施し
て、隣接上面と実質的に同一平面である実質的に平面の
下部ゲート上面を形成する工程と；局部プレーナ化後
に、薄フィルムトランジスター層を設ける工程と；薄フ
ィルムトランジスター層を設けた後に、マスキング層を
設けて及びパターン化して、薄フィルムチャンネル部分
を被覆し、第１及び第２ソース／ドレイン領域を上方に
暴露させる工程と；マスキング層を設けた後に、マスキ
ング層と第１及び第２ソース／ドレイン領域との上にポ
リシリコン層を設ける工程と；次いで、ポリシリコン層
を化学−機械的に研磨して、不連続の第１及び第２ソー
ス／ドレインブロックを少なくとも部分的に画定する工
程とを含む。
【０００７】
【実施例】本発明の好ましい実施態様を下記添付図面に
関して以下で説明する。
関して以下で説明する。
【０００８】最初に図１〜８を説明すると、先ず、図２
では、参照数字１０によって一般的に示される半導体ウ
ェファ断片を説明する。このような断片は１対のプルダ
ウン(pull down)トランジスターゲート１２と１４を用
いる静的ランダムアクセス記憶装置（ＳＲＡＭ）セルの
１部分のみを説明する。このような部分は関連ゲート酸
化物層１８と電界酸化物部分２０とを含むバルク半導体
基板１６上に構成される。プルダウンゲート１２と１４
はそれぞれ、高導電性材料部分（例えばＷＳｉx）によ
ってキャップされる導電性ポリシリコン部分２２を含
む。プルダウンゲート１２と１４はまた、酸化物側壁ス
ペーサー２６と窒化物キャップ２８とをも備える。典型
的にはホウリンケイ酸ガラス(borophosphosilicate gla
ss)（ＢＰＳＧ）である絶縁層３０がプルダウンゲート
１２と１４を囲むか又は他のやり方で包む。プルダウン
ゲート１２と１４上にはそれぞれの部分２４の上面と電
気的に接続するために導電性ポリシリコンプラグ３２と
３４が設けられる。以下に続く考察のために、導電性ポ
リプラグ３２は上面３６を有する。ＢＰＳＧ層３０はＳ
ｉ3Ｎ4層３８によってキャップされる。
では、参照数字１０によって一般的に示される半導体ウ
ェファ断片を説明する。このような断片は１対のプルダ
ウン(pull down)トランジスターゲート１２と１４を用
いる静的ランダムアクセス記憶装置（ＳＲＡＭ）セルの
１部分のみを説明する。このような部分は関連ゲート酸
化物層１８と電界酸化物部分２０とを含むバルク半導体
基板１６上に構成される。プルダウンゲート１２と１４
はそれぞれ、高導電性材料部分（例えばＷＳｉx）によ
ってキャップされる導電性ポリシリコン部分２２を含
む。プルダウンゲート１２と１４はまた、酸化物側壁ス
ペーサー２６と窒化物キャップ２８とをも備える。典型
的にはホウリンケイ酸ガラス(borophosphosilicate gla
ss)（ＢＰＳＧ）である絶縁層３０がプルダウンゲート
１２と１４を囲むか又は他のやり方で包む。プルダウン
ゲート１２と１４上にはそれぞれの部分２４の上面と電
気的に接続するために導電性ポリシリコンプラグ３２と
３４が設けられる。以下に続く考察のために、導電性ポ
リプラグ３２は上面３６を有する。ＢＰＳＧ層３０はＳ
ｉ3Ｎ4層３８によってキャップされる。
【０００９】本発明によると導電性ポリシリコンプラグ
３２は薄フィルムトランジスターのためのトランジスタ
ーゲートとして用いられ、さらに詳しくは、この記載実
施態様では、下部ゲート化薄フィルムトランジスターを
形成するための下部ゲートを含む。図１は薄フィルムト
ランジスターゲートのサイズと形状を典型的に表すアウ
トライン３２をも示す。図示するように、下部ゲート３
２（図２）の付近での少なくとも局部的なプレーナー化
を実施して、実質的にプレーナー形の下部ゲート上面３
６を形成している。プレーナー面３６は例えば窒化物層
３８の上面のような隣接上面と実質的に同一平面であ
る。この点までに述べたような構造を製造するための好
ましい方法は、１９９３年５月１２日出願の名称“完全
プレーナー化薄フィルムトランジスター（ＴＦＴ）とそ
の製造方法”なる我々の米国特許出願第０８／０６１，
４０２号に開示、提供されている。
３２は薄フィルムトランジスターのためのトランジスタ
ーゲートとして用いられ、さらに詳しくは、この記載実
施態様では、下部ゲート化薄フィルムトランジスターを
形成するための下部ゲートを含む。図１は薄フィルムト
ランジスターゲートのサイズと形状を典型的に表すアウ
トライン３２をも示す。図示するように、下部ゲート３
２（図２）の付近での少なくとも局部的なプレーナー化
を実施して、実質的にプレーナー形の下部ゲート上面３
６を形成している。プレーナー面３６は例えば窒化物層
３８の上面のような隣接上面と実質的に同一平面であ
る。この点までに述べたような構造を製造するための好
ましい方法は、１９９３年５月１２日出願の名称“完全
プレーナー化薄フィルムトランジスター（ＴＦＴ）とそ
の製造方法”なる我々の米国特許出願第０８／０６１，
４０２号に開示、提供されている。
【００１０】ゲート絶縁体層（好ましくはＳｉＯ2）４
０を設けて、図示したようにパターン化する。厚さの１
例は３００Åである。この上に、薄フィルムトランジス
ター層４２を形成する。このような層は好ましくは約１
００Å〜約３５０Åの厚さに形成されたポリシリコンを
含む。これはポリシリコン付着によって、又は非晶質シ
リコンの付着とその後の結晶化方法（例えば、固相結晶
化）とによって形成することができる。
０を設けて、図示したようにパターン化する。厚さの１
例は３００Åである。この上に、薄フィルムトランジス
ター層４２を形成する。このような層は好ましくは約１
００Å〜約３５０Åの厚さに形成されたポリシリコンを
含む。これはポリシリコン付着によって、又は非晶質シ
リコンの付着とその後の結晶化方法（例えば、固相結晶
化）とによって形成することができる。
【００１１】マスキング層（典型的にはＳｉＯ2）４４
を約２，０００Åの厚さに付着させる。層４４の材料は
最後には犠牲になるか、又はその一部がウェファ上に永
久的に留まる。以下に述べる好ましい方法は、層４４の
材料全体を結局は、その組成が導電性／非導電性の見地
から重要でないような犠牲的材料として用いることであ
る。層４４の材料が製造されたウェファ上に最終的に留
まる場合には、充分な薄フィルムトランジスター作用を
与えるために、この材料は非導電性であるように考慮さ
れる。層４４に有用な他の材料の例はポリイミドであ
る。
を約２，０００Åの厚さに付着させる。層４４の材料は
最後には犠牲になるか、又はその一部がウェファ上に永
久的に留まる。以下に述べる好ましい方法は、層４４の
材料全体を結局は、その組成が導電性／非導電性の見地
から重要でないような犠牲的材料として用いることであ
る。層４４の材料が製造されたウェファ上に最終的に留
まる場合には、充分な薄フィルムトランジスター作用を
与えるために、この材料は非導電性であるように考慮さ
れる。層４４に有用な他の材料の例はポリイミドであ
る。
【００１２】フォトレジスト層を設けて、パターン化し
て、マスキングブロック４６を形成する。マスキングブ
ロック４６のアウトラインは図１にも見られる。
て、マスキングブロック４６を形成する。マスキングブ
ロック４６のアウトラインは図１にも見られる。
【００１３】図３を説明すると、層４４のエッチング中
にマスキングブロック４６を用いて、下方の薄フィルム
トランジスター層４２に対する酸化物マスキングブロッ
ク４８を製造する。このようなマスキングブロックは薄
フィルムチャンネル部分５０と、介在薄フィルムチャン
ネル部分５０によって分離された対立第１及び第２ソー
ス／ドレイン領域５２、５４とを被覆し、画定する。酸
化物マスク４８はまた第１及び第２ソース／ドレイン領
域５２、５４をそれぞれ上方に暴露させる。薄フィルム
トランジスター層４２をプロセスのこの時点においてｐ
＋不純物を電気的にドーピングして、ソース／ドレイン
領域５２、５４を導電性にすることが好ましい。このよ
うにして、薄フィルムチャンネル部分５０をゲート絶縁
層４０を介して下部トランジスターゲート３２によって
ゲート制御可能(gateable)になる。
にマスキングブロック４６を用いて、下方の薄フィルム
トランジスター層４２に対する酸化物マスキングブロッ
ク４８を製造する。このようなマスキングブロックは薄
フィルムチャンネル部分５０と、介在薄フィルムチャン
ネル部分５０によって分離された対立第１及び第２ソー
ス／ドレイン領域５２、５４とを被覆し、画定する。酸
化物マスク４８はまた第１及び第２ソース／ドレイン領
域５２、５４をそれぞれ上方に暴露させる。薄フィルム
トランジスター層４２をプロセスのこの時点においてｐ
＋不純物を電気的にドーピングして、ソース／ドレイン
領域５２、５４を導電性にすることが好ましい。このよ
うにして、薄フィルムチャンネル部分５０をゲート絶縁
層４０を介して下部トランジスターゲート３２によって
ゲート制御可能(gateable)になる。
【００１４】図４を説明すると、好ましくは最終的に導
電性にドーピングされた、導電性材料の層５６を上部
に、薄フィルムトランジスター層４２に隣接して、酸化
物マスクブロック４８上に設ける。層５２の具体的な、
好ましい厚さは２，０００Åである。ポリシリコン層５
６をin situ導電性にドーピングするか、又は付着後に
ドーピングすることができる。層５６のこのような最終
的ドーピングは、下方の第１及び第２ソース／ドレイン
領域５２、５４をそれぞれ、効果的にかつ好ましくドー
ピングすることができ、５２と５４を別々のドーピング
工程で予めドーピングする必要はなくなる。
電性にドーピングされた、導電性材料の層５６を上部
に、薄フィルムトランジスター層４２に隣接して、酸化
物マスクブロック４８上に設ける。層５２の具体的な、
好ましい厚さは２，０００Åである。ポリシリコン層５
６をin situ導電性にドーピングするか、又は付着後に
ドーピングすることができる。層５６のこのような最終
的ドーピングは、下方の第１及び第２ソース／ドレイン
領域５２、５４をそれぞれ、効果的にかつ好ましくドー
ピングすることができ、５２と５４を別々のドーピング
工程で予めドーピングする必要はなくなる。
【００１５】図５に関しては、ポリシリコン層５６を化
学−機械的研磨(ＣＭＰ）して、酸化物ブロック４８上
からポリシリコンを除去して、実質的に全体的にプレー
ナー化した上面を与える。具体的なＣＭＰ工程は、ＫＯ
Ｈ、ＳｉＯ2粒子（シリカ）及び水を含むスラリーを用
いることである。図６は図５に示す加工工程におけるウ
ェファの図１Ｙ−Ｙ位置切断面を説明する。
学−機械的研磨(ＣＭＰ）して、酸化物ブロック４８上
からポリシリコンを除去して、実質的に全体的にプレー
ナー化した上面を与える。具体的なＣＭＰ工程は、ＫＯ
Ｈ、ＳｉＯ2粒子（シリカ）及び水を含むスラリーを用
いることである。図６は図５に示す加工工程におけるウ
ェファの図１Ｙ−Ｙ位置切断面を説明する。
【００１６】図７に関しては、酸化物ブロック４８はウ
ェファから湿式ストリップされ(wetstripped)、ポリシ
リコン層５２はパターン化され、エッチングされて、第
１及び第２ソース／ドレインブロック５８、６０をそれ
ぞれ画定する。図８は図７の加工工程におけるウェファ
のＹ−Ｙ切断面を説明し、図１はブロック５８、６０の
パターンアウトラインをも示す。少なくとも図７から明
らかであるように、第１及び第２ソース／ドレインブロ
ック５８、６０はそれぞれ、第１及び第２ソース／ドレ
イン領域５２、５４と電気的に相互連結する。このよう
な相互連結は複合第１及び第２ソース／ドレイン部分６
２、６４をそれぞれ画定し、これらの部分の厚さは、薄
フィルムチャンネル部分５０の製造に用いられる薄フィ
ルム層５２の厚さよりも大きい。
ェファから湿式ストリップされ(wetstripped)、ポリシ
リコン層５２はパターン化され、エッチングされて、第
１及び第２ソース／ドレインブロック５８、６０をそれ
ぞれ画定する。図８は図７の加工工程におけるウェファ
のＹ−Ｙ切断面を説明し、図１はブロック５８、６０の
パターンアウトラインをも示す。少なくとも図７から明
らかであるように、第１及び第２ソース／ドレインブロ
ック５８、６０はそれぞれ、第１及び第２ソース／ドレ
イン領域５２、５４と電気的に相互連結する。このよう
な相互連結は複合第１及び第２ソース／ドレイン部分６
２、６４をそれぞれ画定し、これらの部分の厚さは、薄
フィルムチャンネル部分５０の製造に用いられる薄フィ
ルム層５２の厚さよりも大きい。
【００１７】上記方法と構成とは、必要なかぎり薄い薄
フィルムチャンネル部分を製造して、ソース／ドレイン
部分６２、６４の抵抗を最小にし、その結果、このよう
に形成される薄フィルムトランジスターの望ましい作用
のために、それらの大きい厚さと多量の導電性物質を可
能にするという好ましい利益を提供する。
フィルムチャンネル部分を製造して、ソース／ドレイン
部分６２、６４の抵抗を最小にし、その結果、このよう
に形成される薄フィルムトランジスターの望ましい作用
のために、それらの大きい厚さと多量の導電性物質を可
能にするという好ましい利益を提供する。
【００１８】本発明による代替え実施態様の薄フィルム
トランジスターの構成と製造方法を説明するための図９
〜１１に関連して、本発明は進行する。図１〜８の実施
態様は、薄フィルムトランジスター層を形成してから、
次の導電性材料層を形成し、パターン化する方法と構成
とを説明する。図９〜１１の実施態様は対照的なであ
り、この実施態様によると、薄フィルムトランジスター
層を供給する前に、下部ゲート化薄フィルムトランジス
ターのコンテキスト(context)内で導電性材料層を形成
して、パターン化する。詳しくは、図９は、バルク絶縁
層７４内に形成された導電性下部ゲート７２から成る半
導体ウェファ断片７０を示す。絶縁性ゲート誘電体の層
７６を絶縁体７４上に設ける。導電性材料（好ましくは
ポリシリコン）の層７８を層７６上に設ける。
トランジスターの構成と製造方法を説明するための図９
〜１１に関連して、本発明は進行する。図１〜８の実施
態様は、薄フィルムトランジスター層を形成してから、
次の導電性材料層を形成し、パターン化する方法と構成
とを説明する。図９〜１１の実施態様は対照的なであ
り、この実施態様によると、薄フィルムトランジスター
層を供給する前に、下部ゲート化薄フィルムトランジス
ターのコンテキスト(context)内で導電性材料層を形成
して、パターン化する。詳しくは、図９は、バルク絶縁
層７４内に形成された導電性下部ゲート７２から成る半
導体ウェファ断片７０を示す。絶縁性ゲート誘電体の層
７６を絶縁体７４上に設ける。導電性材料（好ましくは
ポリシリコン）の層７８を層７６上に設ける。
【００１９】図１０に関しては、層７８をパターン化
し、エッチングして、オフセット第１及び第２ソース／
ドレインブロック８０と８２をそれぞれ形成している。
し、エッチングして、オフセット第１及び第２ソース／
ドレインブロック８０と８２をそれぞれ形成している。
【００２０】図１１に関しては、薄フィルムトランジス
ター層８４を形成する。このような層をパターン化し、
ドーピングして、それぞれの第１及び第２ソース／ドレ
イン領域８６、８８と、介在薄フィルムチャンネル部分
９０とを形成する。従って、このような領域は薄フィル
ムチャンネル部分９０よりも大きい厚さを有する第１及
び第２ソース／ドレイン部分９２、９４を製造する。こ
れは、薄フィルムトランジスター層を供給する前に、ソ
ース／ドレインブロックを形成するために用いる導電性
材料層を設けて、パターン化する、本発明による下部ゲ
ート化薄フィルムトランジスターの１例にすぎない。
ター層８４を形成する。このような層をパターン化し、
ドーピングして、それぞれの第１及び第２ソース／ドレ
イン領域８６、８８と、介在薄フィルムチャンネル部分
９０とを形成する。従って、このような領域は薄フィル
ムチャンネル部分９０よりも大きい厚さを有する第１及
び第２ソース／ドレイン部分９２、９４を製造する。こ
れは、薄フィルムトランジスター層を供給する前に、ソ
ース／ドレインブロックを形成するために用いる導電性
材料層を設けて、パターン化する、本発明による下部ゲ
ート化薄フィルムトランジスターの１例にすぎない。
【００２１】図１２と１３は薄フィルムトランジスター
に上部ゲート化を用いる本発明による代替え方法と構成
を説明する。最初に図１２に関しては、参照数字１００
によって一般的に示す半導体ウェファ断片を説明する。
このような断片はバルク基板部分１０２とその上部のプ
レーナー化酸化物層１０４とを含む。薄フィルムチャン
ネル層１０６が形成されているが、これは介在薄フィル
ムチャンネル部分１１２によって分離された第１及び第
２ソース／ドレイン領域１０８と１１０をそれぞれ含
む。その後、上部ゲート１１６を製造するためのゲート
層の付着とパターン化と共に、上部ゲート絶縁層１１４
を付着させ、図示するようにパターン化する。絶縁性側
壁スペーサー１１８を図示したように形成する。導電性
材料層を形成し、パターン化し、エッチングして、第１
及び第２ソース／ドレインブロック１２０、１２２をそ
れぞれ画定する。第１及び第２ソース／ドレインブロッ
ク１２０、１２２はそれぞれの薄フィルム第１及び第２
ソース／ドレイン領域１０８、１１０とそれぞれ電気的
に相互連結して、複合第１及び第２ソース／ドレイン部
分１２４、１２６をそれぞれ画定する。このようにし
て、トランジスターチャンネル部分１１２の製造に用い
られる薄フィルム層厚さよりも大きい厚さを有する、複
合第１及び第２ソース／ドレイン領域１２４、１２６が
画定される。
に上部ゲート化を用いる本発明による代替え方法と構成
を説明する。最初に図１２に関しては、参照数字１００
によって一般的に示す半導体ウェファ断片を説明する。
このような断片はバルク基板部分１０２とその上部のプ
レーナー化酸化物層１０４とを含む。薄フィルムチャン
ネル層１０６が形成されているが、これは介在薄フィル
ムチャンネル部分１１２によって分離された第１及び第
２ソース／ドレイン領域１０８と１１０をそれぞれ含
む。その後、上部ゲート１１６を製造するためのゲート
層の付着とパターン化と共に、上部ゲート絶縁層１１４
を付着させ、図示するようにパターン化する。絶縁性側
壁スペーサー１１８を図示したように形成する。導電性
材料層を形成し、パターン化し、エッチングして、第１
及び第２ソース／ドレインブロック１２０、１２２をそ
れぞれ画定する。第１及び第２ソース／ドレインブロッ
ク１２０、１２２はそれぞれの薄フィルム第１及び第２
ソース／ドレイン領域１０８、１１０とそれぞれ電気的
に相互連結して、複合第１及び第２ソース／ドレイン部
分１２４、１２６をそれぞれ画定する。このようにし
て、トランジスターチャンネル部分１１２の製造に用い
られる薄フィルム層厚さよりも大きい厚さを有する、複
合第１及び第２ソース／ドレイン領域１２４、１２６が
画定される。
【００２２】図１３は参照数字１３０によって一般的に
示す代替え実施態様の半導体ウェファ断片を説明する。
このような断片はバルク基板１３２とその上部のプレー
ナー化絶縁性ＳｉＯ2層１３４とを含む。薄フィルムト
ランジスター層１３６が酸化物層１３４の上部に形成さ
れる。この薄フィルムトランジスター層１３６は介在薄
フィルムチャンネル部分１４２によって分離された第１
及び第２ソース／ドレイン領域１３８と１４０をそれぞ
れ含む。その後、薄フィルムトランジスター層１３６上
に導電性材料（典型的にはポリシリコン）の層を形成す
る。このような層をパターン化し、エッチングして、第
１及び第２ソース／ドレインブロック１４４、１４６を
それぞれ画定する。従って、このようなブロックはそれ
ぞれの薄フィルム第１及び第２ソース／ドレイン領域１
３８、１４０と電気的に相互連結して、薄フィルムトラ
ンジスター層１３６の厚さよりも大きい厚さを有する複
合第１及び第２ソース／ドレイン部分１４８、１５０を
画定する。
示す代替え実施態様の半導体ウェファ断片を説明する。
このような断片はバルク基板１３２とその上部のプレー
ナー化絶縁性ＳｉＯ2層１３４とを含む。薄フィルムト
ランジスター層１３６が酸化物層１３４の上部に形成さ
れる。この薄フィルムトランジスター層１３６は介在薄
フィルムチャンネル部分１４２によって分離された第１
及び第２ソース／ドレイン領域１３８と１４０をそれぞ
れ含む。その後、薄フィルムトランジスター層１３６上
に導電性材料（典型的にはポリシリコン）の層を形成す
る。このような層をパターン化し、エッチングして、第
１及び第２ソース／ドレインブロック１４４、１４６を
それぞれ画定する。従って、このようなブロックはそれ
ぞれの薄フィルム第１及び第２ソース／ドレイン領域１
３８、１４０と電気的に相互連結して、薄フィルムトラ
ンジスター層１３６の厚さよりも大きい厚さを有する複
合第１及び第２ソース／ドレイン部分１４８、１５０を
画定する。
【００２３】その後に、ゲート誘電層１５２を付着させ
る。次に、導電性上部ゲート層を付着させ、パターン化
して、上部ゲート１５４を形成する。
る。次に、導電性上部ゲート層を付着させ、パターン化
して、上部ゲート１５４を形成する。
【００２４】図１２と１３に関して上述した実施態様の
各々では、上部ゲート導体を設ける。代替え実施態様を
製造することがもちろん可能であり、このような代替え
実施態様は特許請求の範囲のみによって限定される本発
明の範囲に含まれる。例えば、１代替え態様としての
み、最初にソース／ドレインブロックを形成し、その後
に、その上に薄フィルムトランジスター層を形成するこ
とによって、本発明による上部ゲート化薄フィルムトラ
ンジスターを製造することも当然可能である。
各々では、上部ゲート導体を設ける。代替え実施態様を
製造することがもちろん可能であり、このような代替え
実施態様は特許請求の範囲のみによって限定される本発
明の範囲に含まれる。例えば、１代替え態様としての
み、最初にソース／ドレインブロックを形成し、その後
に、その上に薄フィルムトランジスター層を形成するこ
とによって、本発明による上部ゲート化薄フィルムトラ
ンジスターを製造することも当然可能である。
【００２５】上記実施態様によると、ソース／ドレイン
の各々を薄フィルムチャンネル部分と実質的に等しいか
又はこれよりも大きい厚さを有するように形成する薄フ
ィルムトランジスターを製造する。或いは、本発明によ
って、恐らくソース／ドレイン領域の一方のみがチャン
ネル部分よりも大きい厚さを有するか、又はソース／ド
レイン領域の各々がチャンネル部分よりも大きい厚さ
（但し、異なる厚さ）を有する薄フィルム電界効果形ト
ランジスターを形成することができる。
の各々を薄フィルムチャンネル部分と実質的に等しいか
又はこれよりも大きい厚さを有するように形成する薄フ
ィルムトランジスターを製造する。或いは、本発明によ
って、恐らくソース／ドレイン領域の一方のみがチャン
ネル部分よりも大きい厚さを有するか、又はソース／ド
レイン領域の各々がチャンネル部分よりも大きい厚さ
（但し、異なる厚さ）を有する薄フィルム電界効果形ト
ランジスターを形成することができる。
【００２６】特許法に従って、構造的及び方法的特徴に
関して多少専門的な言葉で本発明を説明した。しかし、
ここに開示した手段は本発明を実施するための好ましい
形式を含むものであり、本発明がここに示し、述べた特
定の特徴に限定されないことを理解すべきである。それ
故、本発明は、同等物の原則に従って適当に解釈される
特許請求の範囲内の形式又はその変更のいずれにおいて
も特許請求されるものである。
関して多少専門的な言葉で本発明を説明した。しかし、
ここに開示した手段は本発明を実施するための好ましい
形式を含むものであり、本発明がここに示し、述べた特
定の特徴に限定されないことを理解すべきである。それ
故、本発明は、同等物の原則に従って適当に解釈される
特許請求の範囲内の形式又はその変更のいずれにおいて
も特許請求されるものである。
【００２７】
【発明の効果】ＴＦＴテクノロジーで望まれていたトラ
ンジスターに最大に望ましいオン／オフ特性を与える薄
いチャンネル部分を、構成を改良することにより上述の
ような不利益なしに製造できる。
ンジスターに最大に望ましいオン／オフ特性を与える薄
いチャンネル部分を、構成を改良することにより上述の
ような不利益なしに製造できる。
【００２８】なお、本発明の他の側面としては、下記に
掲げるものも含まれる。
掲げるものも含まれる。
【００２９】下記工程：トランジスターゲートを形成す
る工程と、介在薄フィルムチャンネル部分によって分離
される第１及び第２ソース／ドレイン領域を形成する工
程であって、前記薄フィルムチャンネル部分がゲート絶
縁体を通してトランジスターゲートによってゲートさ
れ、前記薄フィルムトランジスター層が選択された厚さ
を有する前記工程と、該薄フィルムトランジスター層に
隣接した導電性物質層を設ける工程と、該導電性物質を
パターン化及びエッチングして、第１及び第２ソース／
ドレインブロックを画定する工程と、該第１及び第２ソ
ース／ドレインブロックをそれぞれの薄フィルム第１及
び第２ソース／ドレイン領域と電気的に相互連絡させ
て、薄フィルム層厚さよりも大きい厚さを有する複合第
１及び第２ソース／ドレイン部分を画定する工程とを含
む薄フィルム電界効果形トランジスターの形成方法。
る工程と、介在薄フィルムチャンネル部分によって分離
される第１及び第２ソース／ドレイン領域を形成する工
程であって、前記薄フィルムチャンネル部分がゲート絶
縁体を通してトランジスターゲートによってゲートさ
れ、前記薄フィルムトランジスター層が選択された厚さ
を有する前記工程と、該薄フィルムトランジスター層に
隣接した導電性物質層を設ける工程と、該導電性物質を
パターン化及びエッチングして、第１及び第２ソース／
ドレインブロックを画定する工程と、該第１及び第２ソ
ース／ドレインブロックをそれぞれの薄フィルム第１及
び第２ソース／ドレイン領域と電気的に相互連絡させ
て、薄フィルム層厚さよりも大きい厚さを有する複合第
１及び第２ソース／ドレイン部分を画定する工程とを含
む薄フィルム電界効果形トランジスターの形成方法。
【００３０】薄フィルムトランジスター層を形成する前
に、導電性物質層を設けて、パターン化する上記記載の
薄フィルム電界効果形トランジスターの形成方法。
に、導電性物質層を設けて、パターン化する上記記載の
薄フィルム電界効果形トランジスターの形成方法。
【００３１】導電性物質層を設けて、パターン化する前
に、薄フィルムトランジスター層を形成する上記記載の
薄フィルム電界効果形トランジスターの形成方法。
に、薄フィルムトランジスター層を形成する上記記載の
薄フィルム電界効果形トランジスターの形成方法。
【００３２】薄フィルムトランジスター層を形成する前
に、導電性物質層を設けて、パターン化し、トランジス
ターゲートを下部ゲートとして形成する上記記載の薄フ
ィルム電界効果形トランジスターの形成方法。
に、導電性物質層を設けて、パターン化し、トランジス
ターゲートを下部ゲートとして形成する上記記載の薄フ
ィルム電界効果形トランジスターの形成方法。
【００３３】薄フィルムトランジスター層を形成する前
に、導電性物質層を設けて、パターン化し、トランジス
ターゲートを上部ゲートとして形成する上記記載の薄フ
ィルム電界効果形トランジスターの形成方法。
に、導電性物質層を設けて、パターン化し、トランジス
ターゲートを上部ゲートとして形成する上記記載の薄フ
ィルム電界効果形トランジスターの形成方法。
【００３４】導電性物質層を設けて、パターン化する前
に、薄フィルムトランジスター層を形成し、トランジス
ターゲートを下部ゲートとして形成する上記記載の薄フ
ィルム電界効果形トランジスターの形成方法。
に、薄フィルムトランジスター層を形成し、トランジス
ターゲートを下部ゲートとして形成する上記記載の薄フ
ィルム電界効果形トランジスターの形成方法。
【００３５】導電性物質層を設けて、パターン化する前
に、薄フィルムトランジスター層を形成し、トランジス
ターゲートを上部ゲートとして形成する上記記載の薄フ
ィルム電界効果形トランジスターの形成方法。
に、薄フィルムトランジスター層を形成し、トランジス
ターゲートを上部ゲートとして形成する上記記載の薄フ
ィルム電界効果形トランジスターの形成方法。
【００３６】下記工程：絶縁物質層内に下部ゲートを形
成する工程と、第１及び第２導電性ソース／ドレインブ
ロックを高さ的には下部ゲートの高所に、反対側を下部
ゲートに隣接して形成する工程と、下部ゲート上にゲー
ト絶縁層を形成する工程と、第１及び第２ソース／ドレ
インブロックとゲート絶縁層との上に、第１及び第２導
電性ソース／ドレインブロックと電気的に相互連絡する
薄フィルムトランジスター層を形成して、介在薄フィル
ムトランジスターチャンネル部分よりも大きい厚さを有
する対立ソ−ス／ドレイン部分を有する薄フィルム電界
効果形トランジスターを画定する工程とを含む下部ゲー
ト化薄フィルム電界効果形トランジスターの形成方法。
成する工程と、第１及び第２導電性ソース／ドレインブ
ロックを高さ的には下部ゲートの高所に、反対側を下部
ゲートに隣接して形成する工程と、下部ゲート上にゲー
ト絶縁層を形成する工程と、第１及び第２ソース／ドレ
インブロックとゲート絶縁層との上に、第１及び第２導
電性ソース／ドレインブロックと電気的に相互連絡する
薄フィルムトランジスター層を形成して、介在薄フィル
ムトランジスターチャンネル部分よりも大きい厚さを有
する対立ソ−ス／ドレイン部分を有する薄フィルム電界
効果形トランジスターを画定する工程とを含む下部ゲー
ト化薄フィルム電界効果形トランジスターの形成方法。
【００３７】第１及び第２ソース／ドレインブロックを
形成する前に、ゲート絶縁層を形成する上記記載の下部
ゲート化薄フィルム電界効果形トランジスターの形成方
法。
形成する前に、ゲート絶縁層を形成する上記記載の下部
ゲート化薄フィルム電界効果形トランジスターの形成方
法。
【００３８】第１及び第２ソース／ドレインブロックを
形成した後に、ゲート絶縁層を形成する上記記載の下部
ゲート化薄フィルム電界効果形トランジスターの形成方
法。
形成した後に、ゲート絶縁層を形成する上記記載の下部
ゲート化薄フィルム電界効果形トランジスターの形成方
法。
【００３９】上記記載の方法によって製造される薄フィ
ルム電界効果形トランジスター。
ルム電界効果形トランジスター。
【００４０】上記記載の方法によって製造される薄フィ
ルム電界効果形トランジスター。
ルム電界効果形トランジスター。
【００４１】上記記載の方法によって製造される薄フィ
ルム電界効果形トランジスター。
ルム電界効果形トランジスター。
【００４２】下記連続工程：介在薄フィルムチャンネル
部分によって分離された第１及び第２ソース／ドレイン
領域を含む、選択された厚さを有する薄フィルムトラン
ジスター層を形成する工程と；薄フィルムチャンネル部
分の少なくとも一部の上に上部ゲート絶縁層と上部ゲー
トとを形成する工程と；上部ゲートと薄フィルムトラン
ジスター層との上に導電性物質層を形成する工程と；該
導電性物質をパターン化及びエッチングして、第１及び
第２ソース／ドレインブロックを画定する工程と、該第
１及び第２ソース／ドレインブロックをそれぞれの薄フ
ィルム第１及び第２ソース／ドレイン領域と電気的に相
互連絡させて、薄フィルム層厚さよりも大きい厚さを有
する複合第１及び第２ソース／ドレイン部分を画定する
工程とを含む上部ゲート化薄フィルム電界効果形トラン
ジスターの形成方法。
部分によって分離された第１及び第２ソース／ドレイン
領域を含む、選択された厚さを有する薄フィルムトラン
ジスター層を形成する工程と；薄フィルムチャンネル部
分の少なくとも一部の上に上部ゲート絶縁層と上部ゲー
トとを形成する工程と；上部ゲートと薄フィルムトラン
ジスター層との上に導電性物質層を形成する工程と；該
導電性物質をパターン化及びエッチングして、第１及び
第２ソース／ドレインブロックを画定する工程と、該第
１及び第２ソース／ドレインブロックをそれぞれの薄フ
ィルム第１及び第２ソース／ドレイン領域と電気的に相
互連絡させて、薄フィルム層厚さよりも大きい厚さを有
する複合第１及び第２ソース／ドレイン部分を画定する
工程とを含む上部ゲート化薄フィルム電界効果形トラン
ジスターの形成方法。
【００４３】上記記載の方法によって製造される薄フィ
ルム電界効果形トランジスター。
ルム電界効果形トランジスター。
【００４４】介在薄フィルムチャンネル部分によって分
離された第１及び第２ソース／ドレイン領域を含む、選
択された厚さを有する薄フィルムトランジスター層を形
成する工程と；薄フィルムトランジスター層の上に導電
性物質層を形成する工程と；上部ゲートと薄フィルムト
ランジスター層との上に導電性物質層を形成する工程
と；該導電性物質をパターン化及びエッチングして、そ
れぞれの薄フィルム第１及び第２ソース／ドレイン領域
と電気的に相互連絡する第１及び第２ソース／ドレイン
ブロックを画定して、薄フィルム層厚さよりも大きい厚
さを有する複合第１及び第２ソース／ドレイン部分を画
定する工程と；薄フィルムチャンネル部分上に上部ゲー
ト絶縁層を形成する工程と；該上部ゲート絶縁層上に上
部ゲート層を形成する工程と；該上部ゲート層をパター
ン化及びエッチングして、該薄フィルムチャンネル部分
上に上部ゲートを画定する工程とを含む上部ゲート化薄
フィルム電界効果形トランジスターの形成方法。
離された第１及び第２ソース／ドレイン領域を含む、選
択された厚さを有する薄フィルムトランジスター層を形
成する工程と；薄フィルムトランジスター層の上に導電
性物質層を形成する工程と；上部ゲートと薄フィルムト
ランジスター層との上に導電性物質層を形成する工程
と；該導電性物質をパターン化及びエッチングして、そ
れぞれの薄フィルム第１及び第２ソース／ドレイン領域
と電気的に相互連絡する第１及び第２ソース／ドレイン
ブロックを画定して、薄フィルム層厚さよりも大きい厚
さを有する複合第１及び第２ソース／ドレイン部分を画
定する工程と；薄フィルムチャンネル部分上に上部ゲー
ト絶縁層を形成する工程と；該上部ゲート絶縁層上に上
部ゲート層を形成する工程と；該上部ゲート層をパター
ン化及びエッチングして、該薄フィルムチャンネル部分
上に上部ゲートを画定する工程とを含む上部ゲート化薄
フィルム電界効果形トランジスターの形成方法。
【００４５】上記記載の方法によって製造される薄フィ
ルム電界効果形トランジスター。
ルム電界効果形トランジスター。
【００４６】下記要素：薄フィルムチャンネル部分；該
薄フィルムチャンネル部分に隣接する対立導電性第１及
び第２ソース／ドレイン部分対；該チャンネル部分に電
流を流して、該薄フィルム電界効果形トランジスターを
スイッチオンするための薄フィルムチャンネル部分に隣
接して配置されたゲート絶縁体とゲート；第１厚さを有
する第１ソース／ドレイン部分、第２厚さを有する第２
ソース／ドレイン部分及び第３厚さを有するチャンネル
部分（該第１厚さと該第２厚さとの少なくとも一方は該
第３厚さよりも大きい）を有する薄フィルム電界効果形
トランジスター。
薄フィルムチャンネル部分に隣接する対立導電性第１及
び第２ソース／ドレイン部分対；該チャンネル部分に電
流を流して、該薄フィルム電界効果形トランジスターを
スイッチオンするための薄フィルムチャンネル部分に隣
接して配置されたゲート絶縁体とゲート；第１厚さを有
する第１ソース／ドレイン部分、第２厚さを有する第２
ソース／ドレイン部分及び第３厚さを有するチャンネル
部分（該第１厚さと該第２厚さとの少なくとも一方は該
第３厚さよりも大きい）を有する薄フィルム電界効果形
トランジスター。
【００４７】第１厚さと第２厚さの両方が第３厚さより
も大きい上記記載の薄フィルム電界効果形トランジスタ
ー。
も大きい上記記載の薄フィルム電界効果形トランジスタ
ー。
【００４８】第１厚さと第２厚さの両方が第３厚さより
も大きく、該第１厚さと該第２厚さとが実質的に等しい
上記記載の薄フィルム電界効果形トランジスター。
も大きく、該第１厚さと該第２厚さとが実質的に等しい
上記記載の薄フィルム電界効果形トランジスター。
【００４９】第１及び第２ソース／ドレイン部分の両方
が主としてポリシリコンを含む上記記載の薄フィルム電
界効果形トランジスター。
が主としてポリシリコンを含む上記記載の薄フィルム電
界効果形トランジスター。
【００５０】薄フィルムチャンネル部分を下部ゲート制
御するためにゲートを配置する上記記載の薄フィルム電
界効果形トランジスター。
御するためにゲートを配置する上記記載の薄フィルム電
界効果形トランジスター。
【００５１】薄フィルムチャンネル部分を上部ゲート制
御するためにゲートを配置する上記記載の薄フィルム電
界効果形トランジスター。
御するためにゲートを配置する上記記載の薄フィルム電
界効果形トランジスター。
【００５２】薄フィルムチャンネル部分と第１及び第２
ソース／ドレイン部分とが主としてポリシリコンを含む
上記記載の薄フィルム電界効果形トランジスター。
ソース／ドレイン部分とが主としてポリシリコンを含む
上記記載の薄フィルム電界効果形トランジスター。
【図１】本発明による薄フィルムトランジスターを備え
た半導体基板の実質的に完成した部分の平面略図。
た半導体基板の実質的に完成した部分の平面略図。
【図２】図１に図示される要素の全てが形成される前
の、図１の平面図の位置的にＸ−Ｘライン切断面に相当
する、本発明による１加工工程における半導体ウェファ
断片図。
の、図１の平面図の位置的にＸ−Ｘライン切断面に相当
する、本発明による１加工工程における半導体ウェファ
断片図。
【図３】図２の加工工程後の加工工程における図２ウェ
ファ断片図。
ファ断片図。
【図４】図３の加工工程後の加工工程における図２ウェ
ファ断片図。
ファ断片図。
【図５】図４の加工工程後の加工工程における図２ウェ
ファ断片図。
ファ断片図。
【図６】図５に示した工程に続く加工工程における、但
し、位置的に図１のＹ−Ｙライン切断面に相当する図２
ウェファ断片図。
し、位置的に図１のＹ−Ｙライン切断面に相当する図２
ウェファ断片図。
【図７】図５に示した工程に続く加工工程における、但
し、位置的にＸ−Ｘ切断面を表す図２ウェファ断片略
図。
し、位置的にＸ−Ｘ切断面を表す図２ウェファ断片略
図。
【図８】Ｙ−Ｙ位置切断面を示す図７ウェファ図。
【図９】本発明の代替え態様に従って加工した代替え半
導体ウェファ断片の断面図。
導体ウェファ断片の断面図。
【図１０】図９に示した工程後の加工工程における図９
ウェファの図。
ウェファの図。
【図１１】図１０に示した工程後の加工工程における図
９ウェファの断面図。
９ウェファの断面図。
【図１２】本発明の他の代替え態様に従って加工した、
他の代替え半導体ウェファ断片の断面略図。
他の代替え半導体ウェファ断片の断面略図。
【図１３】本発明のさらに他の代替え態様に従って加工
した、さらに他の代替え実施態様の半導体ウェファ断片
の断面略図。
した、さらに他の代替え実施態様の半導体ウェファ断片
の断面略図。
１０． 半導体ウェファ断片 １２． プルダウントランジスターゲート １４． プルダウントランジスターゲート １６． バルク半導体基板 ２２． 導電性ポリシリコン部分 ２４． 高導電性材料部分 ２６． 酸化物側壁スペーサー ２８． 窒化物キャップ ３０． ＢＰＳＧ層 ３２． 下部ゲート ３４． 導電性ポリシリコンプラグ ３６． プレーナー面 ３８． Ｓｉ3Ｎ4層 ４０． ゲート絶縁層 ４２． 薄フィルムトランジスター層 ４４． マスキング層 ５０． 薄フィルムチャンネル部分 ５２． 第１ソース／ドレイン領域 ５４． 第２ソース／ドレイン領域 ５８． 第１ソース／ドレインブロック ６０． 第２ソース／ドレインブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モンテ・マニング アメリカ合衆国アイダホ州83634，クーナ, サウス・クローヴァーデール・ロード 11457
Claims (3)
- 【請求項１】 下記工程：トランジスターゲートを設け
る工程と、 介在薄フィルムチャンネル部分によって分離される第１
及び第２ソース／ドレイン領域を含む薄フィルムトラン
ジスター層を設ける工程と、ここで、前記薄フィルムチ
ャンネル部分がゲート絶縁体を通してトランジスターゲ
ートによってゲートされ、前記薄フィルムトランジスタ
ー層が選択された厚さを有する前記工程と、 前記薄フィルムトランジスター層に隣接した導電性物質
層を設ける工程と、 前記導電性物質をパターン化及びエッチングして、第１
及び第２ソース／ドレインブロックを画定する工程と、
次いで、 前記第１及び第２ソース／ドレインブロックをそれぞれ
の薄フィルム第１及び第２ソース／ドレイン領域と電気
的に相互連絡させて、薄フィルム層厚さよりも大きい厚
さを有する複合第１及び第２ソース／ドレイン部分を画
定する工程と、を含み、 ここで、前記トランジスターゲートを下部ゲートとして
形成し、第１及び第２ソース／ドレインブロックを画定
するための形成、パターン化及びエッチングの工程が、 下部ゲートの付近において少なくとも局部的なプレーナ
化を実施して、隣接上面と実質的に同一平面である実質
的に平面の下部ゲート上面を形成する工程と；局部プレ
ーナ化後に、薄フィルムトランジスター層を設ける工程
と；薄フィルムトランジスター層を設けた後に、マスキ
ング層を設けて及びパターン化して、薄フィルムチャン
ネル部分を被覆し、第１及び第２ソース／ドレイン領域
を上方に暴露させる工程と；マスキング層を設けた後
に、マスキング層と第１及び第２ソース／ドレイン領域
との上にポリシリコン層を設ける工程と；次いで、 ポリシリコン層を化学−機械的に研磨して、不連続の第
１及び第２ソース／ドレインブロックを少なくとも部分
的に画定する工程とを含む薄フィルム電界効果型トラン
ジスターの形成方法。 - 【請求項２】 前記マスキング層が主としてＳｉＯ2で
ある請求項１記載の薄フィルム電界効果型トランジスタ
ーの形成方法。 - 【請求項３】 請求項１記載の方法に従って製造される
薄フィルム電界効果型トランジスター。
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