JPH11237992A - 割込みレベル制御装置 - Google Patents
割込みレベル制御装置Info
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- JPH11237992A JPH11237992A JP3927998A JP3927998A JPH11237992A JP H11237992 A JPH11237992 A JP H11237992A JP 3927998 A JP3927998 A JP 3927998A JP 3927998 A JP3927998 A JP 3927998A JP H11237992 A JPH11237992 A JP H11237992A
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Abstract
(57)【要約】
【課題】 割込みマスクのレベルの設定及び解除の処理
を簡単化し、割込みレベルマスクの解析を容易にし、且
つマルチプロセッサ構成のシステムにおいても、システ
ムに共通のレベルの割込みマスクの設定及び解除を容易
化する。 【解決手段】 割込みレベル制御装置は、内部に割込み
信号をマスクするレベルを決定する内部割込みレベルマ
スクを有する少なくとも１つのプロセッサと、プロセッ
サの外部に設けられ、プロセッサの外部で発生する割込
み信号をマスクするレベルを決定する少なくとも１つの
外部割込みレベルマスク制御回路とを備え、外部割込み
レベルマスク制御回路を通過した割込み信号は内部割込
みレベルマスクを通過したときのみプロセッサの動作に
対して割込み有効となるようにした。
を簡単化し、割込みレベルマスクの解析を容易にし、且
つマルチプロセッサ構成のシステムにおいても、システ
ムに共通のレベルの割込みマスクの設定及び解除を容易
化する。 【解決手段】 割込みレベル制御装置は、内部に割込み
信号をマスクするレベルを決定する内部割込みレベルマ
スクを有する少なくとも１つのプロセッサと、プロセッ
サの外部に設けられ、プロセッサの外部で発生する割込
み信号をマスクするレベルを決定する少なくとも１つの
外部割込みレベルマスク制御回路とを備え、外部割込み
レベルマスク制御回路を通過した割込み信号は内部割込
みレベルマスクを通過したときのみプロセッサの動作に
対して割込み有効となるようにした。
Description
【０００１】
【発明の属する技術分野】本発明はプロセッサに対する
割込み制御を行う割込み制御装置に関し、特にプロセッ
サの外部にも割込みレベルマスク制御回路を設けた割込
み制御装置に関する。
割込み制御を行う割込み制御装置に関し、特にプロセッ
サの外部にも割込みレベルマスク制御回路を設けた割込
み制御装置に関する。
【０００２】
【従来の技術】図１は従来の交換機のシステム構成を示
すブロック図である。同図において、０系システムと１
系システムが示されており、０系システム内で、ＭＰＵ
はプロセッサの１例であるマイクロプロセッサ、ＢＴは
Ｍ−ｂｕｓとＧ３００チップバス間の変換をするバスチ
ューナ、ＭＡＣは主記憶装置ＭＭを制御するメモリアク
セスコントローラ、ＭＸＣは主記憶装置ＭＭを交差制御
するメモリ交差コントローラ、ＣＨＣは入出力装置ＩＯ
に対するＤＭＡ転送制御をするチャネル、ＳＰＣはＳＣ
ＳＩプロトコルコントローラ、ＬＡＮＣはＬＡＮインタ
ーフェースコントローラ、ＵＡＲＴはシリアル通信コン
トローラ、ＴＣＲはタイマコントローラ、ＩＢＩＣはバ
スインターフェースコントローラ、ＳＢＨはシステムバ
スハンドラ、ＢＸＣはＩＯ交差バスコントローラであ
る。１系システムも０系システムと同様の構成である。
すブロック図である。同図において、０系システムと１
系システムが示されており、０系システム内で、ＭＰＵ
はプロセッサの１例であるマイクロプロセッサ、ＢＴは
Ｍ−ｂｕｓとＧ３００チップバス間の変換をするバスチ
ューナ、ＭＡＣは主記憶装置ＭＭを制御するメモリアク
セスコントローラ、ＭＸＣは主記憶装置ＭＭを交差制御
するメモリ交差コントローラ、ＣＨＣは入出力装置ＩＯ
に対するＤＭＡ転送制御をするチャネル、ＳＰＣはＳＣ
ＳＩプロトコルコントローラ、ＬＡＮＣはＬＡＮインタ
ーフェースコントローラ、ＵＡＲＴはシリアル通信コン
トローラ、ＴＣＲはタイマコントローラ、ＩＢＩＣはバ
スインターフェースコントローラ、ＳＢＨはシステムバ
スハンドラ、ＢＸＣはＩＯ交差バスコントローラであ
る。１系システムも０系システムと同様の構成である。
【０００３】図１に示した交換機等のシステム内のマイ
クロプロセッサＭＰＵの動作に対する割込みには、クロ
ック割込み等の基本ＯＳの制御に関する割込みと、障害
や保守の度合いに応じてユーザが割込みレベルを設定す
るユーザ割込みとがある。図２は従来のシステムＳに含
まれるプロセッサＰの構成を示す図である。図示のよう
に、従来は、プロセッサＰの内部に１つの割込みレベル
マスクＡが設けられており、制御側、即ち、基本ＯＳ側
からと、ユーザ側からとで共用してこの割込みレベルマ
スクを使用していた。ユーザが複数存在するときは、各
ユーザが設定したレベルに応じて排他制御等の処理を行
っていた。排他制御処理とは、マスクレベルの最も高い
処理から優先して実行し、その処理が終了するとそのレ
ベルのマスクを解除して次の優先順位のマスクレベルの
処理を実行するという処理である。
クロプロセッサＭＰＵの動作に対する割込みには、クロ
ック割込み等の基本ＯＳの制御に関する割込みと、障害
や保守の度合いに応じてユーザが割込みレベルを設定す
るユーザ割込みとがある。図２は従来のシステムＳに含
まれるプロセッサＰの構成を示す図である。図示のよう
に、従来は、プロセッサＰの内部に１つの割込みレベル
マスクＡが設けられており、制御側、即ち、基本ＯＳ側
からと、ユーザ側からとで共用してこの割込みレベルマ
スクを使用していた。ユーザが複数存在するときは、各
ユーザが設定したレベルに応じて排他制御等の処理を行
っていた。排他制御処理とは、マスクレベルの最も高い
処理から優先して実行し、その処理が終了するとそのレ
ベルのマスクを解除して次の優先順位のマスクレベルの
処理を実行するという処理である。
【０００４】複数のユーザが各用途毎に割込みレベルマ
スクのレベルを設定する場合も、プロセッサ内部の１つ
の割込みレベルマスクＡに対して各ユーザが割込みをマ
スクするレベルを設定することにより割込みの制御をし
ていた。図３はシステムＳ1 内に複数のプロセッサ
Ｐ1 、Ｐ2 、・・・Ｐn が存在するマルチプロセッサシ
ステムの場合の従来の割込みレベルマスクの配置を説明
するブロック図である。同図に示すように、従来のマル
チプロセッサ構成のシステムにおいては、プロセッサＰ
1 、Ｐ2 、・・・Ｐn のそれぞれに割込みレベルマスク
Ｂ1 、Ｂ2 、・・・Ｂn を設けるとともに、全プロセッ
サに共通の割込み種別対応の個別マスクＡ1 を設けてい
た。個別マスクＡ1 はシステム一意の割込みレベルマス
クに相当するものを実現するマスク、即ち、全プロセッ
サに共通の割込みレベルのマスクであり、ソフトウエア
により実現していた。
スクのレベルを設定する場合も、プロセッサ内部の１つ
の割込みレベルマスクＡに対して各ユーザが割込みをマ
スクするレベルを設定することにより割込みの制御をし
ていた。図３はシステムＳ1 内に複数のプロセッサ
Ｐ1 、Ｐ2 、・・・Ｐn が存在するマルチプロセッサシ
ステムの場合の従来の割込みレベルマスクの配置を説明
するブロック図である。同図に示すように、従来のマル
チプロセッサ構成のシステムにおいては、プロセッサＰ
1 、Ｐ2 、・・・Ｐn のそれぞれに割込みレベルマスク
Ｂ1 、Ｂ2 、・・・Ｂn を設けるとともに、全プロセッ
サに共通の割込み種別対応の個別マスクＡ1 を設けてい
た。個別マスクＡ1 はシステム一意の割込みレベルマス
クに相当するものを実現するマスク、即ち、全プロセッ
サに共通の割込みレベルのマスクであり、ソフトウエア
により実現していた。
【０００５】
【発明が解決しようとする課題】上記のように、従来は
プロセッサの内部に設けられた１つの割込みレベルマス
クに対してマスクレベルを設定することにより制御して
いたので、基本ＯＳに関する割込みとユーザの要求によ
る割込みとが１つの割込みレベルマスクにより管理され
ることになり、割込みレベルマスクのレベルの設定及び
解除の処理が煩雑化するという問題がある。
プロセッサの内部に設けられた１つの割込みレベルマス
クに対してマスクレベルを設定することにより制御して
いたので、基本ＯＳに関する割込みとユーザの要求によ
る割込みとが１つの割込みレベルマスクにより管理され
ることになり、割込みレベルマスクのレベルの設定及び
解除の処理が煩雑化するという問題がある。
【０００６】また、プロセッサ内の１つの割込みレベル
マスクに対して複数のユーザから各用途毎に割込みをマ
スクするレベルの設定の要求がされる場合、あるユーザ
Ａが第１のレベルのマスクをかけて処理を続行中に他の
ユーザＢが上記第１のレベルより大きい第２のレベルの
マスクをかけて処理をし、Ｂによる処理を終了してもＢ
が第２のレベルのマスクを解除し忘れたとすると、Ａに
よる処理は第２のレベルのマスクがかかったままであ
り、Ａにとっては誰がどのようなレベルのマスクをかけ
たのかを解析することは非常に困難であるという問題が
ある。
マスクに対して複数のユーザから各用途毎に割込みをマ
スクするレベルの設定の要求がされる場合、あるユーザ
Ａが第１のレベルのマスクをかけて処理を続行中に他の
ユーザＢが上記第１のレベルより大きい第２のレベルの
マスクをかけて処理をし、Ｂによる処理を終了してもＢ
が第２のレベルのマスクを解除し忘れたとすると、Ａに
よる処理は第２のレベルのマスクがかかったままであ
り、Ａにとっては誰がどのようなレベルのマスクをかけ
たのかを解析することは非常に困難であるという問題が
ある。
【０００７】さらに、マルチプロセッサ構成のシステム
においては、すべてのプロセッサに共通の割込みレベル
マスク相当のマスク機能を実現するためには、該共通の
割込みレベルマスクによる処理が終了すると、個々のプ
ロセッサで元の割込みマスクのレベルに戻す必要があ
り、このために処理ステップが増大し、性能低下の要因
となるという問題がある。
においては、すべてのプロセッサに共通の割込みレベル
マスク相当のマスク機能を実現するためには、該共通の
割込みレベルマスクによる処理が終了すると、個々のプ
ロセッサで元の割込みマスクのレベルに戻す必要があ
り、このために処理ステップが増大し、性能低下の要因
となるという問題がある。
【０００８】本発明の目的は、上記の従来技術における
問題に鑑み、割込みレベルマスクのレベルの設定及び解
除の処理を簡単化し、割込みレベルマスクの解析を容易
にし、且つマルチプロセッサ構成のシステムにおいて
も、システムに共通のレベルの割込みマスクの設定及び
解除を容易化することにある。
問題に鑑み、割込みレベルマスクのレベルの設定及び解
除の処理を簡単化し、割込みレベルマスクの解析を容易
にし、且つマルチプロセッサ構成のシステムにおいて
も、システムに共通のレベルの割込みマスクの設定及び
解除を容易化することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明により提供されるものは、内部に割込み信号
をマスクするレベルを決定する内部割込みレベルマスク
を有する少なくとも１つのプロセッサと、プロセッサの
外部に設けられ、プロセッサの外部で発生する割込み信
号をマスクするレベルを決定する少なくとも１つの外部
割込みレベルマスク制御回路とを備え、外部割込みレベ
ルマスク制御回路を通過した割込み信号は内部割込みレ
ベルマスクを通過したときのみプロセッサの動作に対し
て割込み有効となるようにした割込みレベル制御装置で
ある。
に、本発明により提供されるものは、内部に割込み信号
をマスクするレベルを決定する内部割込みレベルマスク
を有する少なくとも１つのプロセッサと、プロセッサの
外部に設けられ、プロセッサの外部で発生する割込み信
号をマスクするレベルを決定する少なくとも１つの外部
割込みレベルマスク制御回路とを備え、外部割込みレベ
ルマスク制御回路を通過した割込み信号は内部割込みレ
ベルマスクを通過したときのみプロセッサの動作に対し
て割込み有効となるようにした割込みレベル制御装置で
ある。
【００１０】本発明の一態様によれば、内部割込みレベ
ルマスクに設定される割込みマスクレベルと外部割込み
レベルマスク制御回路に設定される割込みマスクレベル
とをプロセッサの動作に対する割込みの用途毎に分離し
て設定する。本発明の他の態様によれば、プロセッサの
数は複数であり、外部割込みレベルマスク制御回路の数
は単一であり、外部割込みレベルマスク制御回路は複数
のプロセッサに対して共通の割込みレベルにより割込み
制御するようにした。
ルマスクに設定される割込みマスクレベルと外部割込み
レベルマスク制御回路に設定される割込みマスクレベル
とをプロセッサの動作に対する割込みの用途毎に分離し
て設定する。本発明の他の態様によれば、プロセッサの
数は複数であり、外部割込みレベルマスク制御回路の数
は単一であり、外部割込みレベルマスク制御回路は複数
のプロセッサに対して共通の割込みレベルにより割込み
制御するようにした。
【００１１】
【発明の実施の形態】図４は本発明の実施の形態におけ
る交換機のシステム構成を示すブロック図である。図４
において図１と異なる部分は、ＭＰＵの内部に設けられ
た割込みレベルマスクは基本ＯＳによる動作に対する割
込みの制御に専用に使用し、ＭＰＵの外部にユーザによ
り使用される割込みレベルマスク制御回路Ｂを設けたこ
とであり、他の構成は図１と同じである。
る交換機のシステム構成を示すブロック図である。図４
において図１と異なる部分は、ＭＰＵの内部に設けられ
た割込みレベルマスクは基本ＯＳによる動作に対する割
込みの制御に専用に使用し、ＭＰＵの外部にユーザによ
り使用される割込みレベルマスク制御回路Ｂを設けたこ
とであり、他の構成は図１と同じである。
【００１２】図５は本発明の第一の実施の形態による割
込みレベル制御装置の構成を示すブロック図である。同
図において、割込みレベル制御装置の一例であるシステ
ムＳ a は単一のプロセッサＰと一つ又は複数の外付け回
路Ｃ1 、Ｃ2 、・・・Ｃn とを備えている。プロセッサ
Ｐは内部に割込みレベルマスクＡを備えている。外付け
回路Ｃ1 、Ｃ2 、・・・Ｃn はそれぞれ割込みレベルマ
スクＢ1 、Ｂ2 、・・・Ｂn を備えている。
込みレベル制御装置の構成を示すブロック図である。同
図において、割込みレベル制御装置の一例であるシステ
ムＳ a は単一のプロセッサＰと一つ又は複数の外付け回
路Ｃ1 、Ｃ2 、・・・Ｃn とを備えている。プロセッサ
Ｐは内部に割込みレベルマスクＡを備えている。外付け
回路Ｃ1 、Ｃ2 、・・・Ｃn はそれぞれ割込みレベルマ
スクＢ1 、Ｂ2 、・・・Ｂn を備えている。
【００１３】プロセッサＰ内の割込みレベルマスクＡ
は、制御側、即ち、基本ＯＳ側からの割込みレベルのマ
スクを管理する。外付け回路Ｃ1 、Ｃ2 、・・・Ｃn が
持っている割込みレベルマスクＢ1 、Ｂ 2 、・・・Ｂn
のマスクレベルはそれぞれ、ユーザの用途Ｄ1 、Ｄ2 、
・・・Ｄ n に応じて設定される。ユーザの用途として
は、例えば、交換機における呼処理や保守制御等があ
る。
は、制御側、即ち、基本ＯＳ側からの割込みレベルのマ
スクを管理する。外付け回路Ｃ1 、Ｃ2 、・・・Ｃn が
持っている割込みレベルマスクＢ1 、Ｂ 2 、・・・Ｂn
のマスクレベルはそれぞれ、ユーザの用途Ｄ1 、Ｄ2 、
・・・Ｄ n に応じて設定される。ユーザの用途として
は、例えば、交換機における呼処理や保守制御等があ
る。
【００１４】このように、制御側の割込みレベルマスク
をプロセッサの内部に設け、ユーザが使用する割込みレ
ベルマスクをプロセッサの外部に設けたことにより、ユ
ーザ側の割込みの制御を制御側の割込みの制御とは別に
行うようにしたので、割込みマスクのレベルの設定及び
解除が簡単化する。また、複数のユーザが各用途に応じ
て割込みレベルマスクを使用してその解除漏れが起こっ
ても、どの割込みレベルマスクが解除漏れとなっている
かを容易に解析することができる。
をプロセッサの内部に設け、ユーザが使用する割込みレ
ベルマスクをプロセッサの外部に設けたことにより、ユ
ーザ側の割込みの制御を制御側の割込みの制御とは別に
行うようにしたので、割込みマスクのレベルの設定及び
解除が簡単化する。また、複数のユーザが各用途に応じ
て割込みレベルマスクを使用してその解除漏れが起こっ
ても、どの割込みレベルマスクが解除漏れとなっている
かを容易に解析することができる。
【００１５】図６は図５に示した外付け回路Ｃ1 、
Ｃ2 、・・・Ｃn の１つの構成例を示すブロック図であ
る。同図において、外付け回路Ｃi は、割込みレベルマ
スク制御レジスタ６１と、比較器６２とゲート回路６３
とを備えている。割込みレベルマスク制御レジスタ６１
には、ユーザが望むレベルの割込みレベルマスクが設定
される。比較器６２は割込みレベルマスク制御レジスタ
６１に設定されたレベルと割込み要求レベルとを比較
し、レジスタ６１に設定されたレベルより大きい割込み
要求レベルがあるとイネーブル信号をゲート回路６３に
出力する。ゲート回路６３は、割込み要求信号を受けて
いるときに比較器６２からイネーブル信号を受け取る
と、プロセッサＰに対して割込み要求をする。比較器６
２に入力される割込み要求のレベルとしては、例えば、
（００００）が割込み無し、（０００１）が最低レベル
割込み、・・・（１１１１）が最高レベル割込みである
とする。
Ｃ2 、・・・Ｃn の１つの構成例を示すブロック図であ
る。同図において、外付け回路Ｃi は、割込みレベルマ
スク制御レジスタ６１と、比較器６２とゲート回路６３
とを備えている。割込みレベルマスク制御レジスタ６１
には、ユーザが望むレベルの割込みレベルマスクが設定
される。比較器６２は割込みレベルマスク制御レジスタ
６１に設定されたレベルと割込み要求レベルとを比較
し、レジスタ６１に設定されたレベルより大きい割込み
要求レベルがあるとイネーブル信号をゲート回路６３に
出力する。ゲート回路６３は、割込み要求信号を受けて
いるときに比較器６２からイネーブル信号を受け取る
と、プロセッサＰに対して割込み要求をする。比較器６
２に入力される割込み要求のレベルとしては、例えば、
（００００）が割込み無し、（０００１）が最低レベル
割込み、・・・（１１１１）が最高レベル割込みである
とする。
【００１６】ゲート回路６３からプロセッサＰに出力さ
れた割込み要求は、プロセッサＰ内の割込みレベルマス
クＡによるマスクのレベルより大きいときにプロセッサ
Ｐの動作に対して割込みが行われる。図７は本発明の第
二の実施の形態による割込みレベル制御装置の構成を示
すブロック図である。同図において、割込みレベル制御
装置の例であるシステムＳbは複数のプロセッサＰ1 、
Ｐ2 、・・・Ｐn と単一の外付け回路Ｃとを備えてい
る。プロセッサＰ1 、Ｐ2 、・・・Ｐn はそれぞれ、内
部に割込みレベルマスクＡ1 、Ａ2 、・・・Ａn を備え
ている。外付け回路Ｃは割込みレベルマスクＢを備えて
いる。
れた割込み要求は、プロセッサＰ内の割込みレベルマス
クＡによるマスクのレベルより大きいときにプロセッサ
Ｐの動作に対して割込みが行われる。図７は本発明の第
二の実施の形態による割込みレベル制御装置の構成を示
すブロック図である。同図において、割込みレベル制御
装置の例であるシステムＳbは複数のプロセッサＰ1 、
Ｐ2 、・・・Ｐn と単一の外付け回路Ｃとを備えてい
る。プロセッサＰ1 、Ｐ2 、・・・Ｐn はそれぞれ、内
部に割込みレベルマスクＡ1 、Ａ2 、・・・Ａn を備え
ている。外付け回路Ｃは割込みレベルマスクＢを備えて
いる。
【００１７】プロセッサＰ1 、Ｐ2 、・・・Ｐn 内の割
込みレベルマスクＡ1 、Ａ2 、・・・Ａn はそれぞれの
プロセッサの個別の割込みレベルマスクとして使用され
る。外付け回路Ｃが持っている割込みレベルマスクＢ
は、システムＳb の全体にたいする一意のレベルマスク
として使用される。このシステム一意の割込みレベルマ
スクは、各プロセッサＰm （ｍ＝１，２，・・・，ｎ）
とは独立に管理される。
込みレベルマスクＡ1 、Ａ2 、・・・Ａn はそれぞれの
プロセッサの個別の割込みレベルマスクとして使用され
る。外付け回路Ｃが持っている割込みレベルマスクＢ
は、システムＳb の全体にたいする一意のレベルマスク
として使用される。このシステム一意の割込みレベルマ
スクは、各プロセッサＰm （ｍ＝１，２，・・・，ｎ）
とは独立に管理される。
【００１８】外付け回路Ｃの構成は図６に示したものと
同じであり、レジスタ６１に設定する値により、割込み
レベルマスクＢのレベルが設定され、それにより、全プ
ロセッサＰm （ｍ＝１，２，・・・，ｎ）に割込まない
ように設定することもできるし、一部のプロセッサのみ
に割込むようにすることもできる。図８は本発明の第三
の実施の形態による割込みレベル制御装置の構成を示す
ブロック図である。同図において、割込みレベル制御装
置の例であるシステムＳcは一つ又は複数のプロセッサ
Ｐ1 、Ｐ2 、・・・Ｐn と一つ又は複数の外付け回路Ｃ
1 、Ｃ2 、・・・Ｃn とを備えている。プロセッサ
Ｐ1 、Ｐ2 、・・・Ｐnはそれぞれ、内部に割込みレベ
ルマスクＡ1 、Ａ2 、・・・Ａn を備えている。外付け
回路Ｃ1 、Ｃ2 、・・・Ｃn はそれぞれ、割込みレベル
マスクＢ1 、Ｂ2、・・・Ｂn を備えている。
同じであり、レジスタ６１に設定する値により、割込み
レベルマスクＢのレベルが設定され、それにより、全プ
ロセッサＰm （ｍ＝１，２，・・・，ｎ）に割込まない
ように設定することもできるし、一部のプロセッサのみ
に割込むようにすることもできる。図８は本発明の第三
の実施の形態による割込みレベル制御装置の構成を示す
ブロック図である。同図において、割込みレベル制御装
置の例であるシステムＳcは一つ又は複数のプロセッサ
Ｐ1 、Ｐ2 、・・・Ｐn と一つ又は複数の外付け回路Ｃ
1 、Ｃ2 、・・・Ｃn とを備えている。プロセッサ
Ｐ1 、Ｐ2 、・・・Ｐnはそれぞれ、内部に割込みレベ
ルマスクＡ1 、Ａ2 、・・・Ａn を備えている。外付け
回路Ｃ1 、Ｃ2 、・・・Ｃn はそれぞれ、割込みレベル
マスクＢ1 、Ｂ2、・・・Ｂn を備えている。
【００１９】プロセッサＰ1 、Ｐ2 、・・・Ｐn 内の割
込みレベルマスクＡ1 、Ａ2 、・・・Ａn はそれぞれの
プロセッサの個別の割込みレベルマスクであり、制御の
側、即ち、基本ＯＳ側の割込みレベルマスクとして使用
される。外付け回路Ｃ1 、Ｃ2 、・・・Ｃn がそれぞれ
持っている割込みレベルマスクＢ1 、Ｂ2 、・・・Ｂn
は、対応するプロセッサＰm （ｍ＝１，２，・・・，
ｎ）を動作させるユーザにより用途に応じた所望のレベ
ルに設定されて使用される。
込みレベルマスクＡ1 、Ａ2 、・・・Ａn はそれぞれの
プロセッサの個別の割込みレベルマスクであり、制御の
側、即ち、基本ＯＳ側の割込みレベルマスクとして使用
される。外付け回路Ｃ1 、Ｃ2 、・・・Ｃn がそれぞれ
持っている割込みレベルマスクＢ1 、Ｂ2 、・・・Ｂn
は、対応するプロセッサＰm （ｍ＝１，２，・・・，
ｎ）を動作させるユーザにより用途に応じた所望のレベ
ルに設定されて使用される。
【００２０】外付け回路Ｃ1 、Ｃ2 、・・・Ｃn の各々
の構成は図６に示したものと同じであり、レジスタ６１
に設定する値により、割込みレベルマスクＢのレベルが
設定され、それにより、対応するプロセッサＰm （ｍ＝
１，２，・・・，ｎ）に所望のレベルで割込むようにす
ることができる。図９は本発明の第四の実施の形態によ
る割込みレベル制御装置の構成を示すブロック図であ
る。同図において、割込みレベル制御装置の例であるシ
ステムＳdは、図８に示したシステムＳc にさらに、シ
ステム全体にたいする一意の割込みレベルマスクＤを備
えた外付け回路Ｅを付加したものである。
の構成は図６に示したものと同じであり、レジスタ６１
に設定する値により、割込みレベルマスクＢのレベルが
設定され、それにより、対応するプロセッサＰm （ｍ＝
１，２，・・・，ｎ）に所望のレベルで割込むようにす
ることができる。図９は本発明の第四の実施の形態によ
る割込みレベル制御装置の構成を示すブロック図であ
る。同図において、割込みレベル制御装置の例であるシ
ステムＳdは、図８に示したシステムＳc にさらに、シ
ステム全体にたいする一意の割込みレベルマスクＤを備
えた外付け回路Ｅを付加したものである。
【００２１】外付け回路Ｅの構成は図６に示したものと
同じであり、レジスタ６１に設定する値により、割込み
レベルマスクＤのレベルが設定され、それにより、全プ
ロセッサＰm （ｍ＝１，２，・・・，ｎ）に割込まない
ように設定することもできるし、一部のプロセッサのみ
に割込むようにすることもできることは、図７の場合と
同様である。
同じであり、レジスタ６１に設定する値により、割込み
レベルマスクＤのレベルが設定され、それにより、全プ
ロセッサＰm （ｍ＝１，２，・・・，ｎ）に割込まない
ように設定することもできるし、一部のプロセッサのみ
に割込むようにすることもできることは、図７の場合と
同様である。
【００２２】尚、以上の説明ではプロセッサの外部に外
部割込みレベルマスク制御回路を設ける例を示したが、
本発明はこれに限らず、外部割込みレベルマスク制御機
能を内部割込みレベルマスクとは別にプロセッサ内部に
設けるようにしても同様の効果が得られる。
部割込みレベルマスク制御回路を設ける例を示したが、
本発明はこれに限らず、外部割込みレベルマスク制御機
能を内部割込みレベルマスクとは別にプロセッサ内部に
設けるようにしても同様の効果が得られる。
【００２３】
【発明の効果】以上説明したように、本発明によればユ
ーザ側の割込みレベルマスクを制御側、即ち、基本ＯＳ
側での割込みレベルマスクとは別に設けることにより、
制御の煩雑化が抑えられ、処理性能の向上を図ることが
できる。また、外付け回路をユーザ対応に複数設けるこ
とにより、ユーザ毎に割込みレベルマスクを分離できる
ので、割込みレベルマスクの解除漏れの解析がし易くな
る。
ーザ側の割込みレベルマスクを制御側、即ち、基本ＯＳ
側での割込みレベルマスクとは別に設けることにより、
制御の煩雑化が抑えられ、処理性能の向上を図ることが
できる。また、外付け回路をユーザ対応に複数設けるこ
とにより、ユーザ毎に割込みレベルマスクを分離できる
ので、割込みレベルマスクの解除漏れの解析がし易くな
る。
【００２４】更に、マルチプロセッサ構成のシステムで
は、全プロセッサに共通の割込みレベルマスクを各プロ
セッサの内部で発生する割込みに対する割込みレベルマ
スクとは別に設けたことにより、全プロセッサに共通の
割込みレベルマスクの設定を解除する場合でも各プロセ
ッサ内の割込みレベルマスクに変更を加える必要がない
ので、マルチプロセッサ構成での一意の割込みレベルマ
スクの処理性能の向上を図ることができる。
は、全プロセッサに共通の割込みレベルマスクを各プロ
セッサの内部で発生する割込みに対する割込みレベルマ
スクとは別に設けたことにより、全プロセッサに共通の
割込みレベルマスクの設定を解除する場合でも各プロセ
ッサ内の割込みレベルマスクに変更を加える必要がない
ので、マルチプロセッサ構成での一意の割込みレベルマ
スクの処理性能の向上を図ることができる。
【図１】従来の交換機のシステム構成を示すブロック図
である。
である。
【図２】従来のシステムに含まれるプロセッサの構成を
示す図である。
示す図である。
【図３】システム内に複数のプロセッサが存在するマル
チプロセッサシステムの場合の従来の割込みレベルマス
クの配置を説明するブロック図である。
チプロセッサシステムの場合の従来の割込みレベルマス
クの配置を説明するブロック図である。
【図４】本発明の実施の形態における交換機のシステム
構成を示すブロック図である。
構成を示すブロック図である。
【図５】本発明の第一の実施の形態による割込みレベル
制御装置の構成を示すブロック図である。
制御装置の構成を示すブロック図である。
【図６】図５に示した外付け回路の１つの構成例を示す
ブロック図である。
ブロック図である。
【図７】本発明の第二の実施の形態による割込みレベル
制御装置の構成を示すブロック図である。
制御装置の構成を示すブロック図である。
【図８】本発明の第三の実施の形態による割込みレベル
制御装置の構成を示すブロック図である。
制御装置の構成を示すブロック図である。
【図９】本発明の第四の実施の形態による割込みレベル
制御装置の構成を示すブロック図である。
制御装置の構成を示すブロック図である。
Ｐ，Ｐ1 ，Ｐ2 ，・・・Ｐn …プロセッサ Ａ，Ａ1 ，Ａ2 ，・・・Ａn …内部割込みレベルマスク Ｂ，Ｂ1 ，Ｂ2 ，・・・Ｂn …外部割込みレベルマスク Ｃ，Ｃ1 ，Ｃ2 ，・・・Ｃn …外付け回路 Ｄ1 ，Ｄ2 ，・・・Ｄn …用途 Ｄ…割込みレベルマスク
Claims (3)
- 【請求項１】 内部に割込み信号をマスクするレベルを
決定する内部割込みレベルマスクを有する少なくとも１
つのプロセッサと、該プロセッサの外部に設けられ、該
プロセッサの外部で発生する割込み信号をマスクするレ
ベルを決定する少なくとも１つの外部割込みレベルマス
ク制御回路とを備え、該外部割込みレベルマスク制御回
路を通過した割込み信号は前記内部割込みレベルマスク
を通過したときのみ前記プロセッサの動作に対して割込
み有効となるようにした割込みレベル制御装置。 - 【請求項２】 前記内部割込みレベルマスクに設定され
る割込みマスクレベルと前記外部割込みレベルマスク制
御回路に設定される割込みマスクレベルとを前記プロセ
ッサの動作に対する割込みの用途毎に分離して設定し
た、請求項１に記載の割込みレベル制御装置。 - 【請求項３】 前記プロセッサの数は複数であり、前記
外部割込みレベルマスク制御回路の数は単一であり、前
記外部割込みレベルマスク制御回路は前記複数のプロセ
ッサに対して共通の割込みマスクレベルにより割込み制
御するようにした、請求項１に記載の割込みレベル制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3927998A JPH11237992A (ja) | 1998-02-20 | 1998-02-20 | 割込みレベル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3927998A JPH11237992A (ja) | 1998-02-20 | 1998-02-20 | 割込みレベル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11237992A true JPH11237992A (ja) | 1999-08-31 |
Family
ID=12548739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3927998A Withdrawn JPH11237992A (ja) | 1998-02-20 | 1998-02-20 | 割込みレベル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11237992A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009122670A1 (ja) * | 2008-04-03 | 2009-10-08 | パナソニック株式会社 | マルチプロセッサシステムおよびマルチプロセッサシステムの割込み制御方法 |
-
1998
- 1998-02-20 JP JP3927998A patent/JPH11237992A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009122670A1 (ja) * | 2008-04-03 | 2009-10-08 | パナソニック株式会社 | マルチプロセッサシステムおよびマルチプロセッサシステムの割込み制御方法 |
| JP2009251802A (ja) * | 2008-04-03 | 2009-10-29 | Panasonic Corp | マルチプロセッサシステムおよびマルチプロセッサシステムの割込み制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |