JPH11243332A

JPH11243332A - Ｃｍｏｓゲート回路

Info

Publication number: JPH11243332A
Application number: JP10145846A
Authority: JP
Inventors: Yasuaki Suzuki; 保明鈴木; Masaru Shiine; 賢椎根; Masayuki Horie; 昌幸堀江; Susumu Suwa; 進諏訪
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-12-24
Filing date: 1998-05-27
Publication date: 1999-09-07

Abstract

(57)【要約】（修正有）【課題】容量性負荷による出力歪みを低減し、また内
部貫通電流を抑止しつつ消費電力が小さく、かつ在来の
製造プロセスを変えることなく安価に製造出来るＣＭＯ
Ｓゲート回路を提供する。【解決手段】第一のＰチャネル型ＭＯＳトランジスタ
２および第一のＮチャネル型ＭＯＳトランジスタ３のド
レイン同士を接続したゲートに第二のＰチャネル型ＭＯ
Ｓトランジスタ７および第二のＮチャネル型ＭＯＳトラ
ンジスタ８を付加し、該第二の両トランジスタは出力の
立ち上がり時と立ち下がり時のみ所定時間オンにする。
また、該第一のＰチャネル型ＭＯＳトランジスタと該第
一のＮチャネル型ＭＯＳトランジスタに遅延ゲートと貫
通電流抑止ゲートとを付加し、該両トランジスタがオン
オフ交番時に該遅延ゲートの遅延時間中オフ状態を遷移
するよう構成することにより貫通電流を阻止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速論理回路に係
り、特に、貫通電流を阻止し、消費電力が小さく、且つ
製造プロセスを変えることなく実現出来るＣＭＯＳゲー
ト回路に関する。

【０００２】通信装置や情報処理装置はその通信容量の
拡大や情報処理能力の向上のため高速化の要請が強く、
使用するＣＭＯＳゲート回路にも高速化が要求される。

【０００３】

【従来の技術】図１３は従来のＣＭＯＳゲート回路であ
る。図１３において１は入力対出力極性が反転されるイ
ンバータを表し、２はＰチャネル型ＭＯＳトランジス
タ、３はＮチャネル型ＭＯＳトランジスタを示す。ま
た、該Ｐチャネル型ＭＯＳトランジスタ２と該Ｎチャネ
ル型ＭＯＳトランジスタ３の組み合わせによってさらに
１と同様な一個のインバータが構成される。従って図１
３は入出力極性が一致するノン・インバーティング・ゲ
ートを示す。１４は図１３のデータ出力端子から後段を
見た時の浮遊容量を示す。

【０００４】図１４は図１３の回路の真理値表である。
データ入力が０の場合にはデータ出力も０であり、デー
タ入力が１の場合にはデータ出力も対応して１である。
図１６はゲート出力として０と１および不定出力（高イ
ンピーダンス状態）の三つの状態を有する従来のスリー
・ステート・ＣＭＯＳゲート回路である。図１６におい
て１はインバータ、２はＰチャネル型ＭＯＳトランジス
タ、３はＮチャネル型ＭＯＳトランジスタを示し、図１
３と同様に該Ｐチャネル型ＭＯＳトランジスタ２と該Ｎ
チャネル型ＭＯＳトランジスタ３とで一個のインバータ
が構成される。５は出力反転の論理積回路、６は出力反
転の論理和回路である。

【０００５】図１６ではデータ入力と制御信号とは論理
積と論理和操作後の各出力を反転して、該Ｐチャネル型
ＭＯＳトランジスタ２および該Ｎチャネル型ＭＯＳトラ
ンジスタ３で構成されるインバータに供給される。

【０００６】図１６の作用は次のようになる。まず制御
信号が１である場合、該論理積回路５の第二入力は０と
なるので該論理積回路５は１を出力する。この時、論理
和回路６の第二入力には１が供給され、該論理和回路６
は０を出力する。

【０００７】従って制御信号が１の場合、該Ｐチャネル
型ＭＯＳトランジスタ２と該Ｎチャネル型ＭＯＳトラン
ジスタ３は共にオフとなり、データ出力のレベルは不定
（高インピーダンス状態）となる。

【０００８】一方、逆に制御信号が０の場合はインバー
タ１出力が１に固定されるので、該論理積回路５はデー
タ入力を反転出力し、データ入力が０の時に１を、また
データ入力が１の時に０を出力する。またこの時、該論
理和回路６の第二入力には０が固定的に供給されるので
該回路６もデータ入力を反転出力するよう作用し、デー
タ入力が０の時に１を、またデータ入力が１の時に０を
出力する。

【０００９】従って制御信号が０の場合は図１６の回路
はノン・インバーティング・ゲートとして動作する。図
１７は図１６の構成の上記動作を示す真理値表である。

【００１０】

【発明が解決しようとする課題】図１５は図１３の構成
の動作を説明する図である。まず、データ入力が０から
１に変化するとインバータ１の出力が１から０に下が
り、該Ｐチャネル型ＭＯＳトランジスタ２がオンとなっ
て、ソースに供給された電源電圧で浮遊容量１４を充電
することによりデータ出力が１に変化する。

【００１１】この時の該Ｐチャネル型ＭＯＳトランジス
タ２のソース対ドレイン間オン抵抗をＲ、浮遊容量１４
の容量をＣとすれば、データ出力は充電時定数τ、即ち τ＝Ｒ・Ｃで立ち上がり変化する。

【００１２】一方、データ入力が１から０に下がると該
インバータ１の出力が０から１に上がるので、該Ｐチャ
ネル型ＭＯＳトランジスタ２に代わって該Ｎチャネル型
ＭＯＳトランジスタ３がオンとなり該浮遊容量１４の電
荷を放電する。この時の該Ｎチャネル型ＭＯＳトランジ
スタ３のソース対ドレイン間オン抵抗をＲとすれば、デ
ータ出力は上記入力が０から１に変化した時と同様に時
定数τで立ち下がり変化する。

【００１３】従って、図１３の回路では該浮遊容量１４
によってデータ出力の立ち上がりと立ち下がりとに波形
歪みが生じ、データ入力に対して出力応答遅延を生ず
る。次に図１８は図１６で制御信号が０の場合の動作を
示している。図１６において制御信号は０であるのでイ
ンバータ１は１を出力している。従ってデータ入力が０
から１に変化すると該論理積回路５（ＮＡＮＤと略記し
ている）の出力と該論理和回路６（ＮＯＲと略記してい
る）の出力は共に１から０に変化する。

【００１４】これにより、データ入力が０から１に変化
する時には該Ｐチャネル型ＭＯＳトランジスタ２がオン
となって該浮遊容量１４を充電する。この時の該Ｐチャ
ネル型ＭＯＳトランジスタ２のオン抵抗をＲとし、該浮
遊容量１４の容量をＣとすれば、データ出力は時定数τ
で立ち上がり変化することになり、前記図１３と同様に
データ入力に対する出力応答遅延を生ずる。

【００１５】一方、データ入力が１から０に変化する時
には該論理積回路５と該論理和回路６は共に０から１に
変化するので、この時には該Ｎチャネル型ＭＯＳトラン
ジスタ３がオンとなって該浮遊容量１４の電荷を放電す
る。この時の該Ｎチャネル型ＭＯＳトランジスタ３のオ
ン抵抗がＲであるとすれば、上記の入力が０から１に変
化する場合と同様にデータ出力は時定数τで立ち下がり
変化し、該出力応答遅延を生ずる。

【００１６】以上の如く図１３や図１６の従来のＣＭＯ
Ｓゲートには、第一の問題として容量性負荷による波形
歪みで出力応答遅延を生ずる負荷依存性の問題があっ
た。該出力応答遅延は該ゲートが集積回路の緩衝用出力
段に使用される場合に、該集積回路外部の配線に分布す
る大きな浮遊容量を負うため顕著に増大する。

【００１７】上記の浮遊容量による該出力応答遅延を低
減するには、ゲートの動作インピーダンスを低下させ該
時定数τを小さくする必要があり、このために該Ｎチャ
ネル型ＭＯＳトランジスタおよび該Ｐチャネル型ＭＯＳ
トランジスタのゲート幅を太くするか、またはゲート長
を短くして駆動能力を高める方法がある。

【００１８】しかしながら、前者の方法ではトランジス
タのチップ面積が増大して高集積化を阻害することとな
り、一方、後者の方法では微細化のために漏れ電流増大
や静電気耐圧の低下を招く。更に、いずれもゲートの動
作インピーダンス低下に伴って後段に接続されるインピ
ーダンス整端回路での直流電流の増加をもたらし、消費
電力が増加する。

【００１９】次に第二の問題として図１３や図１６の従
来のＣＭＯＳゲート回路には、データ入力変化時に該Ｐ
チャネル型ＭＯＳトランジスタ２および該Ｎチャネル型
ＭＯＳトランジスタ３が同時に瞬間的にオンとなって、
衝撃電流が流れる貫通電流と呼ばれる問題があった。

【００２０】図１９は貫通電流の発生の模様を説明する
図である。図１９は該Ｐチャネル型ＭＯＳトランジスタ
２および該Ｎチャネル型ＭＯＳトランジスタ３のゲート
入力電圧と該両ＭＯＳトランジスタの閾値電圧、ＣＭＯ
Ｓゲート回路出力電圧、貫通電流との関係を示してい
る。ＶｓはＣＭＯＳゲート回路の電源電圧、Ｖth−Ｐは
該Ｐチャネル型ＭＯＳトランジスタ２の閾値電圧点、Ｖ
th−Ｎは該Ｎチャネル型ＭＯＳトランジスタ３の閾値電
圧点、またｔは時間である。

【００２１】図１３や図１６のＰチャネル型ＭＯＳトラ
ンジスタ２とＮチャネル型ＭＯＳトランジスタ３は共に
前段のインバータ１の出力を受けているが、該両ＭＯＳ
トランジスタの閾値電圧点は図１９の如くＶth−ＰとＶ
th−Ｎで異なる。

【００２２】該インバータ１の出力が１の場合に該Ｎチ
ャネル型ＭＯＳトランジスタ３が、また逆に該出力が０
の場合に該Ｐチャネル型ＭＯＳトランジスタ２がオンと
なって、該両ＭＯＳトランジスタ間は排他的にオンオフ
作用が行われる。

【００２３】然るに、データ入力が変化する過程では次
のように一時的に該排他的作用を喪失する場合がある。
例えば、図１３のデータ入力が０から１に変化する場合
には、図１９でゲート入力電圧（即ちインバータ１の出
力レベル）が１から０に低下して行き、該Ｐチャネル型
ＭＯＳトランジスタ２のゲート対ドレイン間閾値電圧点
Ｖth−Ｐを下回る時点で該トランジスタ３がまずオンと
なり（図１９のｂで示す期間）、次に該ゲート入力電圧
が更に低下して該Ｎチャネル型ＭＯＳトランジスタ３の
ゲート対ドレイン間閾値電圧Ｖth−Ｎ以下となった時点
で該トランジスタ２がオフとなる（図１９のｃで示す期
間）。

【００２４】即ち、ゲート入力電圧の変化に連れてオフ
だった該Ｐチャネル型ＭＯＳトランジスタ２がまずオン
に向かい、次にオンだった該Ｎチャネル型ＭＯＳトラン
ジスタ３がオフに向かう。逆に、図１３のデータ入力が
１から０になる場合は、図１９のｃ、ｄ、ａで示す期間
に対応して順に上記と逆にオフだった該Ｎチャネル型Ｍ
ＯＳトランジスタ３がまずオンに向かい、代わって該Ｐ
チャネル型ＭＯＳトランジスタ２がオフに向かう順序
に、該両ＭＯＳトランジスタの排他的作用が進行する。

【００２５】図２０は上記図１９に示す該期間ａからｄ
に対応する該Ｐチャネル型ＭＯＳトランジスタ２および
該Ｎチャネル型ＭＯＳトランジスタ３の動作状態を示し
ているが、期間ｂとｄでは該Ｐチャネル型ＭＯＳトラン
ジスタ２および該Ｎチャネル型ＭＯＳトランジスタ３の
双方がオン状態となる。

【００２６】このように図１３の該両ＭＯＳトランジス
タのオンオフ交番時にはゲート入力電圧の変化に伴って
該両ＭＯＳトランジスタのオンが重複する期間が生ず
る。この結果、該インバータ１の出力変化が終止点に到
達して該両ＭＯＳトランジスタの排他的作用が確定する
までの該期間ｂおよびｄにおいて、該両ＭＯＳトランジ
スタのオンに伴う短絡的電流が流れることとなる。これ
が貫通電流と呼ばれるデータ入力変化過程で発生する異
常電流である。

【００２７】該インバータ１の出力変化時間はＣＭＯＳ
ゲート回路の速度に対応して小さく貫通電流は瞬間的で
あるからＣＭＯＳゲート回路の論理的作用は維持される
が、瞬間的な大電流が無効に流れ、また前記第一の問題
点の波形歪みによって出力変化過程が長くなるほど増大
して、異常発熱や寄生サイリスタ現象（ラッチアップと
呼ばれる現象）などの重大な障害を引き起こす原因とな
る。

【００２８】更に、その衝撃的負荷変動が周囲の回路に
電気的擾乱を与え、構成装置の高速化と安定化を阻む大
きな要因になる。本発明は上記第一の問題点に鑑み、通
常の製造プロセスを変えることなく浮遊容量の影響を低
減出来る低消費電力のＣＭＯＳゲートを提供することを
目的としている。

【００２９】更に本発明は上記第二の問題点に鑑み、通
常の製造プロセスを変えることなく容易に貫通電流を阻
止出来るＣＭＯＳゲートを提供することを目的としてい
る。

【００３０】

【課題を解決するための手段】本発明は、前記第一の容
量負荷依存性問題を解決するために、図１３のＣＭＯＳ
ゲート回路に通常の回路素子を用いて新たな第二のＰチ
ャネル型ＭＯＳトランジスタおよび新たな第二のＮチャ
ネル型ＭＯＳトランジスタを付加し、前記Ｐチャネル型
ＭＯＳトランジスタ２がオンしてデータ出力が立ち上が
り変化する期間は該付加した第二のＰチャネル型ＭＯＳ
トランジスタもオンして該浮遊容量１４を充電し、また
前記Ｎチャネル型ＭＯＳトランジスタ３がオンしてデー
タ出力が立ち下がり変化する期間は該付加した第二のＮ
チャネル型ＭＯＳトランジスタもオンして該浮遊容量１
４の電荷を放電する如く構成し、通常のゲートを出力変
化時のみ並列動作させてＣＭＯＳゲート回路の高速化を
達成するものである。

【００３１】上記本発明の原理によれば、例えば図１３
のＣＭＯＳゲート回路で該第二の通常のＰチャネル型Ｍ
ＯＳトランジスタと該Ｐチャネル型ＭＯＳトランジスタ
２、該第二の通常のＮチャネル型ＭＯＳトランジスタと
該Ｎチャネル型ＭＯＳトランジスタ３とのディメンジョ
ンが同じならば、前記オン抵抗Ｒは１／２に低減される
から、容量性負荷による出力応答遅延の時定数を１／２
に低減出来る。

【００３２】しかも、付加した該第二のＰチャネル型Ｍ
ＯＳトランジスタと該第二のＮチャネル型ＭＯＳトラン
ジスタは、データ出力の立ち上がり変化時と立ち下がり
変化時のみオンとするように構成するから、通常、高速
化のため送受ゲート間の送端と受端に設けられるインピ
ーダンス整端回路において費消されるべき定常的負荷電
流を大幅に低減することが出来、単に、第二のＰチャネ
ル型ＭＯＳトランジスタと第二のＮチャネル型ＭＯＳト
ランジスタとを付加して、各々を前記Ｐチャネル型ＭＯ
Ｓトランジスタ２および前記Ｎチャネル型ＭＯＳトラン
ジスタ３とに並列接続せしめる場合とは異なり、定常的
な消費電力の増加を抑圧しながら通常のＣＭＯＳゲート
回路の応答を高速化することが出来る。

【００３３】次に本発明は前記第二の問題である貫通電
流を解決するため、図１３のＣＭＯＳゲート回路に通常
の回路素子を用いた遅延用ゲートおよび通常の回路素子
を用いた貫通抑止用ゲートとを付加し、次のように貫通
電流を阻止する。

【００３４】即ち、貫通電流は前記のように、該インバ
ータ１出力が変化する過程で該Ｐチャネル型ＭＯＳトラ
ンジスタ２と該Ｎチャネル型ＭＯＳトランジスタ３の両
ＭＯＳトランジスタが過度的にオンとなって発生するか
ら、本発明では、上記遅延用ゲートにより該インバータ
１の出力確定時間に相当する遅延信号を作成し、該両Ｍ
ＯＳトランジスタがオンまたはオフ動作を交番するデー
タ入力変化時は、該遅延期間中は該両ＭＯＳトランジス
タをオフとし、データ入力が確定する該遅延期間以降に
該両ＭＯＳトランジスタのいずれかの排他的オン作用を
行うように、該抑止ゲートを構成して貫通電流を阻止す
る。

【００３５】

【発明の実施の形態】図１は本発明の高速化の第一の実
施の形態を示し、ノン・インバーティング・ゲートに本
発明を適用したものである。

【００３６】図１において１はインバータである。２は
Ｐチャネル型ＭＯＳトランジスタ、３はＮチャネル型Ｍ
ＯＳトランジスタで、該Ｐチャネル型ＭＯＳトランジス
タ２およびＮチャネル型ＭＯＳトランジスタ３によって
インバータを構成している。従って、図１の構成はノン
・インバーティング・ゲートである。

【００３７】４は遅延インバータ、５は出力反転の論理
積回路、６は出力反転の論理和回路、７は新たに付加す
る第二のＰチャネル型ＭＯＳトランジスタ、８は新たに
付加する第二のＮチャネル型ＭＯＳトランジスタ、１４
は図１の出力端子から後段を見た時の浮遊容量である。

【００３８】図１は前記図１３の構成に該遅延インバー
タ４、該出力反転の論理積回路５、出力反転の論理和回
路６、該第二のＰチャネル型ＭＯＳトランジスタ７およ
び該第二のＮチャネル型ＭＯＳトランジスタ８を付加し
て高速化するものである。

【００３９】図２は図１の構成の動作を説明する図で、
その動作は以下のようになる。該論理積回路５にはデー
タ入力と、該インバータ４によってデータ入力を遅延反
転したデータ入力とが供給されているから、該論理積回
路５の出力はデータ入力の立ち上がりから該遅延インバ
ータ４の出力の立ち下がりまでの一定期間０になる。

【００４０】該論理積回路５の出力が該第二のＰチャネ
ル型ＭＯＳトランジスタ７のゲートに供給されているの
で、該トランジスタ７は該論理積回路５が０を出力して
いる該一定期間だけオンになる。

【００４１】一方、この期間は該Ｐチャネル型ＭＯＳト
ランジスタ２のゲートには０が供給されていて該Ｐチャ
ネル型ＭＯＳトランジスタ２もオンになっている。従っ
て、該論理積回路５がオンしている期間は該浮遊容量１
４は該Ｐチャネル型ＭＯＳトランジスタ２と該第二のＰ
チャネル型ＭＯＳトランジスタ７の両方によって充電さ
れる。該Ｐチャネル型ＭＯＳトランジスタ２と該第二の
Ｐチャネル型ＭＯＳトランジスタ７が同じディメンジョ
ンとするとオン抵抗はＲ×１／２であり、立ち上がりの
時定数はτ×１／２に減少する。

【００４２】同様に、該論理和回路６にはデータ入力
と、該遅延インバータ４によってデータ入力を遅延・反
転したデータ入力とが供給されているので、該論理和回
路６はデータ入力の立ち下がりから該遅延インバータ４
の出力の立ち上がりまでの一定期間１になる。

【００４３】該論理和回路６の出力が該第二のＮチャネ
ル型ＭＯＳトランジスタ８のゲートに供給されているの
で、該トランジスタ８は該論理和回路６が１を出力して
いる該一定期間オンになる。

【００４４】ところで、この期間には該Ｎチャネル型Ｍ
ＯＳトランジスタ３のゲートには１が供給されていて、
該Ｎチャネル型ＭＯＳトランジスタ３もオンになってい
る。従って、該論理和回路６がオンしている期間に該浮
遊容量１４は、該Ｎチャネル型ＭＯＳトランジスタ３と
該第二のＮチャネル型ＭＯＳトランジスタ８の両方によ
り電荷を放電される。該Ｎチャネル型ＭＯＳトランジス
タ３と該第二のＮチャネル型ＭＯＳトランジスタ８が同
じディメンジョンであれば、該浮遊容量側から見たオン
抵抗はＲ×１／２であり、この時の立ち下がり時定数は
τ×１／２に減少する。図２はデータ出力の実線（本発
明の回路）と破線（従来の回路）でこの模様を示してい
る。

【００４５】ここで該第二のＰチャネル型ＭＯＳトラン
ジスタ７と該第二のＮチャネル型ＭＯＳトランジスタ８
は上記した如くデータの立ち上がり時と立ち下がり時し
かオンしないから、インピーダンス整端回路で費消され
る平均電力は前記した通り微小であり、ここにおいて本
発明の高速化による消費電力増加を抑圧したＣＭＯＳゲ
ート回路の高速化が果たされる。

【００４６】即ち、Ｐチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタのドレイン同士を接続
したＣＭＯＳゲート回路において、新たに第二のＰチャ
ネル型ＭＯＳトランジスタと第二のＮチャネル型ＭＯＳ
トランジスタを付加し、データ出力の立ち下がり変化時
だけ該第二のＮチャネル型ＭＯＳトランジスタをオンに
し、データ出力の立ち上がり変化時だけ該Ｐチャネル型
ＭＯＳトランジスタをオンにするように制御する。

【００４７】尚、ＭＯＳトランジスタのオン抵抗はＭＯ
Ｓトランジスタ自体のディメンジョンに反比例するの
で、該第二のＰチャネル型ＭＯＳトランジスタ７と該第
二のＮチャネル型ＭＯＳトランジスタ８のディメンジョ
ンを許容される範囲で大きくすれば図１の構成の応答は
更に高速化される。

【００４８】また、図１では付加するＰチャネル型ＭＯ
ＳトランジスタもＮチャネル型ＭＯＳトランジスタも１
個であるものとしたが、当然複数個であってもよく各々
の数が異なっても差し支えない。

【００４９】図３は本発明の高速化の第二の実施の形態
であり、スリー・ステート・ＣＭＯＳゲート回路を高速
化する場合を示している。図３において、１はインバー
タ、２はＰチャネル型ＭＯＳトランジスタ、３はＮチャ
ネル型ＭＯＳトランジスタ、４は遅延インバータ、５は
出力反転の論理積回路、６は出力反転の論理和回路、７
は第二のＰチャネル型ＭＯＳトランジスタ、８は第二の
Ｎチャネル型ＭＯＳトランジスタ、９は三入力の出力反
転の論理積回路、１０は三入力の出力反転の論理和回
路、１４は図３の構成におけるデータ出力端子から後段
を見た時の浮遊容量である。

【００５０】図３の構成は、図１６の構成に該遅延イン
バータ４、該第二のＰチャネル型ＭＯＳトランジスタ
７、該第二のＮチャネル型ＭＯＳトランジスタ８、該三
入力の出力反転の論理積回路９、該三入力の出力反転の
論理和回路１０を付加して高速化を図るものである。

【００５１】図４は図３の構成の動作を説明する図で制
御信号が０の場合について図示しておりその動作は次の
ようになる。制御信号が０であるから該インバータ１は
常に１を出力している。従ってデータ入力と該インバー
タ１を入力されている該論理積回路５と該論理和回路６
の出力はデータ入力を反転したものになっている。

【００５２】一方、該遅延インバータ４はデータ入力を
該遅延インバータ４の遅延量だけ遅延、反転させて出力
している。従って、データ入力と該インバータ１の出力
と該遅延インバータ４の出力を供給される該三入力の出
力反転の論理積回路９（図４では３ＮＡＮＤと略記して
いる）の出力は、データ入力の立ち上がりから該遅延イ
ンバータ４の出力の立ち下がりまでの一定期間０にな
る。該三入力の出力反転の論理積回路９の出力は該第二
のＰチャネル型ＭＯＳトランジスタ７のゲートに供給さ
れているので、該第二のＰチャネル型ＭＯＳトランジス
タ７は該三入力の出力反転の論理積回路９の出力が０の
該一定期間だけオンになる。この時、該Ｐチャネル型Ｍ
ＯＳトランジスタ２のゲートにはやはり０が供給されて
いるので、該Ｐチャネル型ＭＯＳトランジスタ２と該第
二のＰチャネル型ＭＯＳトランジスタ７は該三入力の出
力反転の論理積回路９の出力が０の一定期間だけ同時に
オンになる。このため浮遊容量１４側から見たインピー
ダンスが低下して、図３の構成のデータ出力の立ち上が
りの応答は図１６に比較して高速化される。

【００５３】同様に、データ入力と該インバータ１の出
力と該遅延インバータ４の出力を供給される該三入力の
出力反転の論理和回路１０（図４では３ＮＯＲと略記し
ている）の出力は、データ入力の立ち下がりから該遅延
インバータ４の出力の立ち上がりまでの一定期間だけ１
になる。該三入力の出力反転の論理和回路１０の出力は
該第二のＮチャネル型ＭＯＳトランジスタ８のゲートに
供給されているので、該第二のＮチャネル型ＭＯＳトラ
ンジスタ８は該三入力の出力反転の論理和回路１０の出
力が１の一定期間だけオンになる。この時、該Ｎチャネ
ル型ＭＯＳトランジスタ３のゲートにはやはり１が供給
されているので、該Ｎチャネル型ＭＯＳトランジスタ３
と該第二のＮチャネル型ＭＯＳトランジスタ８は該三入
力の出力反転の論理和回路１０の出力が１の一定期間だ
け同時にオンになる。このため浮遊容量１４側から見た
インピーダンスが低下して、図３の構成のデータ出力の
立ち下がりの応答は図１６に比較して高速化される。

【００５４】図５は本発明の高速化の第三の実施の形態
で、図３と同様にスリー・ステート・ＣＭＯＳゲート回
路を高速化する場合を示している。図５において１はイ
ンバータ、２はＰチャネル型ＭＯＳトランジスタ、３は
Ｎチャネル型ＭＯＳトランジスタ、５は出力反転の論理
積回路、６は出力反転の論理和回路、７は第二のＰチャ
ネル型ＭＯＳトランジスタ、８は第二のＮチャネル型Ｍ
ＯＳトランジスタ、１１は遅延ノン・インバータ、１２
は論理和回路、１３は論理積回路、１４は図５の構成に
おいて後段を見た時の浮遊容量である。

【００５５】図５の構成は図１６の構成に該遅延ノン・
インバータ１１、該第二のＰチャネル型ＭＯＳトランジ
スタ７、該第二のＮチャネル型ＭＯＳトランジスタ８、
該論理積回路１３、該論理和回路１２を付加して高速化
を図るものである。

【００５６】図６は図５の構成の動作を説明する図で、
制御信号が０の場合について図示しておりその動作は次
のようになる。制御信号が０であるから該インバータ１
は常に１を出力している。従って該論理積回路５の出力
はデータ入力を反転したものになる。また、該論理和回
路６には制御信号がそのまま供給されているので、該論
理和回路６の出力もまたデータ入力を反転したものにな
る。

【００５７】従って、該遅延ノン・インバータ１１の出
力と該論理積回路５の出力を供給されている該論理和回
路１２は、データ入力の立ち上がりから該遅延ノン・イ
ンバータ１１の出力の立ち上がりまでの一定期間だけ０
を出力する。該論理和回路１２の出力は該第二のＰチャ
ネル型ＭＯＳトランジスタ７のゲートに供給されている
ので、該第二のＰチャネル型ＭＯＳトランジスタ７はこ
の一定期間だけオンになる。この時該Ｐチャネル型ＭＯ
Ｓトランジスタ２もオンであるので、該Ｐチャネル型Ｍ
ＯＳトランジスタ２と該第二のＰチャネル型ＭＯＳトラ
ンジスタ７は、データ入力の立ち上がりから該遅延ノン
・インバータ１１の出力の立ち上がりのでの一定期間だ
け同時にオンになる。このため、該浮遊容量１４側から
見たインピーダンスが低下して、データ出力の立ち上が
り時の時定数が減少する。

【００５８】同様に、該遅延ノン・インバータ１１の出
力と該出力反転の論理和回路６の出力を供給されている
該論理積回路１３は、データ入力の立ち下がりから該遅
延ノン・インバータ１１の出力の立ち下がりまでの一定
期間だけ１を出力する。該論理積回路１３の出力は該第
二のＮチャネル型ＭＯＳトランジスタ８のゲートに供給
されているので、該第二のＮチャネル型ＭＯＳトランジ
スタ８はこの期間だけオンになる。この時、該Ｎチャネ
ル型ＭＯＳトランジスタ３もオンであるので、該Ｎチャ
ネル型ＭＯＳトランジスタ３と該第二のＮチャネル型Ｍ
ＯＳトランジスタ８は、データ入力の立ち下がりから該
遅延ノン・インバータ１１の出力の立ち下がりまでの一
定期間だけ同時にオンになる。このため該浮遊容量１４
側から見たインピーダンスが低下してデータ出力の立ち
下がり時の時定数が減少する。

【００５９】上記のように、図５の構成の応答は図１６
の構成に対して高速化される。ところで、図５の構成は
図３の構成に対して変形を加えたものである。従ってス
リー・ステート・ＣＭＯＳゲート回路の高速化について
高速化の手段は単一ではないことが分かる。

【００６０】即ち、図５の構成も図３と同様に、Ｐチャ
ネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトラン
ジスタのドレイン同士を接続した構成を有するスリー・
ステート・ＣＭＯＳゲート回路において、新たに第二の
Ｐチャネル型ＭＯＳトランジスタと第二のＮチャネル型
ＭＯＳトランジスタを付加し、データ出力の立ち下がり
時だけ該第二のＮチャネル型ＭＯＳトランジスタをオン
にし、データ出力の立ち上がり時だけ該Ｐチャネル型Ｍ
ＯＳトランジスタをオンにするように構成して、消費電
力増加を抑圧しつつＣＭＯＳゲート回路の高速化を果た
している。

【００６１】次に、図７は本発明の貫通電流阻止の第一
の実施の形態である。２はＰチャネル型ＭＯＳトランジ
スタ、３はＮチャネル型ＭＯＳトランジスタ、１１は遅
延ノンインバータ、５は出力反転の論理積回路、６は出
力反転の論理和回路である。また１４はデータ出力端か
ら後段を見たときの浮遊容量を示す。

【００６２】図８は図７の構成の動作を説明する図であ
り、その動作は次のようになる。データ入力が１に立ち
上がると、まず該データ入力と該遅延ノンインバータ１
１で遅延した該データ入力との論理和がこの時点で１で
あるから、出力反転の論理和回路６の出力（ＮＯＲの出
力と略記している）は０となる。これによりＮチャネル
型ＭＯＳトランジスタ３がオフとなる。一方、該遅延ノ
ンインバータ１１の出力と該データ入力との論理積によ
り、該遅延ノンインバータ１１の遅延時間に対応した時
点で出力反転の論理積回路５の出力（ＮＡＮＤの出力と
略記している）が０になる。これによりＰチャネル型Ｍ
ＯＳトランジスタ２がオンとなって該ゲート回路の出力
が該データ入力に対応して１となる。

【００６３】次に、データ入力が０になると該論理積回
路５の出力（ＮＡＮＤの出力）が直ちに１となり、該Ｐ
チャネル型ＭＯＳトランジスタ２がオフになる。他方、
データ入力が０になると該遅延ノンインバータ１１の遅
延時間に対応した時点で出力反転の論理和回路６の出力
（ＮＯＲの出力）が１になる。これにより該Ｎチャネル
型ＭＯＳトランジスタ３がオンとなって該ゲート回路の
出力が該データ入力に対応して０となる。

【００６４】以上の動作は以下の順になっている。図８
に示す期間Ｂ、Ｃに対応して順に、データ入力の立ち上
がり時には、まず該Ｎチャネル型ＭＯＳトランジスタ３
がオフとなり（期間Ｂ）、次に該遅延ノンインバータ１
１の遅延に対応して該Ｐチャネル型ＭＯＳトランジスタ
２がオンとなる（期間Ｃ）。

【００６５】データ入力の立ち下がり時には図８に示す
期間Ｄ、Ａに対応して順に、まず該Ｐチャネル型ＭＯＳ
トランジスタ２がオフになり（期間Ｄ）、次に該遅延に
対応して該Ｎチャネル型ＭＯＳトランジスタ３がオンと
なる（期間Ａ）。

【００６６】即ち、該遅延ノンインバータ１１の遅延時
間を基にしたデータ入力の変化期間に、該Ｐチャネル型
ＭＯＳトランジスタ２および該Ｎチャネル型ＭＯＳトラ
ンジスタ３の双方をオフに遷移させるようにして貫通電
流を阻止している。

【００６７】図９は本発明の貫通電流阻止の第二の実施
の形態であり、図１６のスリー・ステート・ＣＭＯＳゲ
ート回路の貫通電流阻止を行う場合を示している。１は
インバータ、２はＰチャネル型ＭＯＳトランジスタ、３
はＮチャネル型ＭＯＳトランジスタ、１１は遅延ノンイ
ンバータ、５は出力反転の論理積回路、６は出力反転の
論理和回路、１４はデータ出力端から後段を見たときの
浮遊容量を示す。

【００６８】図１０は図９の構成の動作を説明する図で
制御信号が０の場合について図示しており、その動作は
図８の場合と同様に次のようになる。制御信号が０であ
るから該インバータ１は常に１を出力し、該論理積回路
５の出力はデータ入力を反転したものになる。また、該
論理和回路６にも制御信号が供給され、制御信号が０で
あるから該論理和回路６の出力もデータ入力を反転した
ものになる。

【００６９】データ入力が１に立ち上がると該データ入
力と該遅延ノンインバータ１１で遅延した該データ入力
との論理和が１であるから、出力反転の論理和回路６の
出力（３ＮＯＲの出力と略記している）は０となる。こ
れによりＮチャネル型ＭＯＳトランジスタ３がオフとな
る。一方、該遅延ノンインバータ１１の出力と該データ
入力との論理積により、該遅延ノンインバータ１１の遅
延時間に対応した時点で出力反転の論理積回路５の出力
（３ＮＡＮＤの出力と略記している）が０になる。これ
によりＰチャネル型ＭＯＳトランジスタ２がオンとなっ
て該ゲート回路の出力が該データ入力に対応して１とな
る。

【００７０】次に、データ入力が０になると該論理積回
路５の出力（３ＮＡＮＤの出力）が直ちに１となり、該
Ｐチャネル型ＭＯＳトランジスタ２がオフになる。他
方、データ入力が０になると該遅延ノンインバータ１１
の遅延時間に対応した時点で出力反転の論理和回路６の
出力（３ＮＯＲの出力）が１になる。これにより該Ｎチ
ャネル型ＭＯＳトランジスタ３がオンとなって該ゲート
回路の出力が該データ入力に対応して０となる。

【００７１】以上の動作は以下の順になっている。図１
０に示す期間Ｂ、Ｃに対応して順に、データ入力の立ち
上がり時には、まず該Ｎチャネル型ＭＯＳトランジスタ
３がオフとなり（期間Ｂ）、次に該遅延ノンインバータ
１１の遅延に対応して該Ｐチャネル型ＭＯＳトランジス
タ２がオンとなる（期間Ｃ）。

【００７２】データ入力の立ち下がり時には図１０の期
間Ｄ、Ａに対応して順に、まず該Ｐチャネル型ＭＯＳト
ランジスタ２がオフになり（期間Ｄ）、次に該遅延に対
応して該Ｎチャネル型ＭＯＳトランジスタ３がオンとな
る（期間Ａ）。

【００７３】即ち、該遅延ノンインバータ１１の遅延時
間を基にしたデータ入力の変化期間に、該Ｐチャネル型
ＭＯＳトランジスタ２および該Ｎチャネル型ＭＯＳトラ
ンジスタ３の双方をオフに遷移させるようにして貫通電
流を阻止している。

【００７４】次に、図１１に本発明の高速化と貫通電流
阻止の並行実施の形態を示す。図１１において１はイン
バータ、２はＰチャネル型ＭＯＳトランジスタ、３はＮ
チャネル型ＭＯＳトランジスタ、４は遅延インバータ、
５は出力反転の論理積回路、６は出力反転の論理和回
路、７は第二のＰチャネル型ＭＯＳトランジスタ、８は
第二のＮチャネル型ＭＯＳトランジスタ、９は三入力の
出力反転の論理積回路、１１は遅延ノンインバータ、１
０は三入力の出力反転の論理和回路、１４は図１１の構
成におけるデータ出力端子から後段を見た時の浮遊容量
である。

【００７５】図１１の構成は、前記図３の本発明の高速
化の第二の実施の形態を基にして、更に該遅延ノンイン
バータ１１を付加し、高速化並びに貫通電流阻止とを同
時に図るものである。

【００７６】図１２は図１１の構成の動作を説明する図
で、制御信号が０の場合について図示しているが、まず
本発明の高速化の動作を主要に説明する。まずデータ出
力の立ち上がりの場合は、データ入力が１に立ち上がる
と制御信号が０であるから該インバータ１は１を出力し
ており、データ入力と該インバータ１の出力を入力され
ている該論理積回路５と該論理和回路６の出力はデータ
入力を反転したものになっている。

【００７７】一方、該遅延インバータ４はデータ入力を
該遅延ノンインバータ１１で遅延させ、更に該遅延イン
バータ４の遅延量だけ遅延、反転させて出力している。
従って、データ入力と該インバータ１の出力と該遅延イ
ンバータ４の出力を供給される該三入力の出力反転の論
理積回路９（図１２では３ＮＡＮＤ９出力と略記してい
る）の出力は、該遅延ノンインバータ１１の立ち上がり
から該遅延インバータ４の出力の立ち下がりまでの一定
期間０になる。該三入力の出力反転の論理積回路９の出
力は該第二のＰチャネル型ＭＯＳトランジスタ７のゲー
トに供給されているので、該第二のＰチャネル型ＭＯＳ
トランジスタ７は該三入力の出力反転の論理積回路９の
出力が０の該一定期間オンになる。この時、該Ｐチャネ
ル型ＭＯＳトランジスタ２のゲートにはやはり０が供給
されているので、該Ｐチャネル型ＭＯＳトランジスタ２
と該第二のＰチャネル型ＭＯＳトランジスタ７は該三入
力の出力反転の論理積回路９の出力０の該一定期間（図
１２に示す期間Ｅ）同時にオンになる。

【００７８】このため浮遊容量１４側から見たインピー
ダンスが低下してデータ出力の立ち上がり応答が図１６
に比較して高速化され、本発明の高速化が果たされる。
一方、データ出力の立ち下がりの場合は同様に、データ
入力が０に立ち下がると該遅延ノンインバータ１１の出
力と該遅延インバータ４の出力を供給される該三入力の
出力反転の論理和回路１０の出力（図１２では３ＮＯＲ
１０出力と略記している）は、該遅延ノンインバータ１
１出力の立ち下がりから該遅延インバータ４の出力の立
ち上がりまでの一定期間１になる。該三入力の出力反転
の論理和回路１０の出力は該第二のＮチャネル型ＭＯＳ
トランジスタ８のゲートに供給されているので、該第二
のＮチャネル型ＭＯＳトランジスタ８は該三入力の出力
反転の論理和回路１０の出力が１の該一定期間オンにな
る。この時、該Ｎチャネル型ＭＯＳトランジスタ３のゲ
ートにもやはり１が供給されているので、該Ｎチャネル
型ＭＯＳトランジスタ３と該第二のＮチャネル型ＭＯＳ
トランジスタ８とは該三入力の出力反転の論理和回路１
０の出力が１の該一定期間（図１２に示す期間Ｆ）同時
にオンになる。このため浮遊容量１４側から見たインピ
ーダンスが低下して、データ出力の立ち下がりの応答は
図１６に比較して高速化され、本発明の高速化が果たさ
れる。

【００７９】次に図１２により、図１１の該Ｐチャネル
型ＭＯＳトランジスタ２と該Ｎチャネル型ＭＯＳトラン
ジスタ３とで構成されるインバータゲートにおける、本
発明の貫通電流の阻止作用について主要に説明する。

【００８０】データ入力が１に立ち上がると該データ入
力と該遅延ノンインバータ１１で遅延した該データ入力
との論理和が１であるから、出力反転の論理和回路６の
出力（３ＮＯＲ出力と略記している）は０となる。これ
によりＮチャネル型ＭＯＳトランジスタ３がオフとな
る。一方、該遅延ノンインバータ１１の出力と該データ
入力との論理積により、該遅延ノンインバータ１１の遅
延時間に対応した時点で出力反転の論理積回路５の出力
（３ＮＡＮＤ出力と略記している）が０になる。これに
よりＰチャネル型ＭＯＳトランジスタ２がオンとなって
該ゲート回路の出力が該データ入力に対応して１とな
る。

【００８１】次に、データ入力が０になると該論理積回
路５の出力（３ＮＡＮＤ出力）が直ちに１となり、該Ｐ
チャネル型ＭＯＳトランジスタ２がオフになる。他方、
データ入力が０になると該遅延ノンインバータ１１の遅
延時間に対応した時点で出力反転の論理和回路６の出力
（３ＮＯＲ出力）が１になる。これにより該Ｎチャネル
型ＭＯＳトランジスタ３がオンとなって該ゲート回路の
出力が該データ入力に対応して０となる。

【００８２】以上の動作は以下の順になっている。図１
２に示す期間Ｂ、Ｃに対応して順にデータ入力の立ち上
がり時にまず該Ｎチャネル型ＭＯＳトランジスタ３がオ
フとなり（期間Ｂ）、次に該遅延ノンインバータ１１の
遅延に対応して該Ｐチャネル型ＭＯＳトランジスタ２が
オンとなる（期間Ｃ）。

【００８３】データ入力の立ち下がり時には図１０に示
す期間Ｄ、Ａに対応して順にまず該Ｐチャネル型ＭＯＳ
トランジスタ２がオフになり（期間Ｄ）、次に該遅延に
対応して該Ｎチャネル型ＭＯＳトランジスタ３がオンと
なる（期間Ａ）。

【００８４】即ち、該遅延ノンインバータ１１の遅延時
間を基にしたデータ入力の変化期間に、該Ｐチャネル型
ＭＯＳトランジスタ２および該Ｎチャネル型ＭＯＳトラ
ンジスタ３の双方をオフに遷移させるようにして貫通電
流を阻止している。

【００８５】以上、図１１においては前記図３の本発明
の高速化の第二の実施の形態と、前記図９の本発明の貫
通電流阻止の第二の実施の形態とを並行して実施する場
合を示したが、上記例の如く本発明の高速化と貫通電流
阻止の実施の形態とは独立にまたは並行して実施するこ
とが出来、かつ実施に伴って各々の効果を独立にまたは
並行して発揮出来ることが明らかである。

【００８６】

【発明の効果】以上詳述した如く本発明によれば、通常
のＣＭＯＳゲート回路の製造プロセスを変更することな
く消費電力の増加を抑圧しながら容量性負荷依存性を低
減し、かつ、貫通電流を阻止したＣＭＯＳゲート回路を
提供することが出来るから、構成装置の高速化と安定化
に顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の高速化の第一の実施の形態である。

【図２】図１の構成の動作を説明する図である。

【図３】本発明の高速化の第二の実施の形態である。

【図４】図３の構成の動作を説明する図である。

【図５】本発明の高速化の第三の実施の形態である。

【図６】図５の構成の動作を説明する図である。

【図７】本発明の貫通電流阻止の第一の実施の形態であ
る。

【図８】図７の構成の動作を説明する図である。

【図９】本発明の貫通電流阻止の第二の実施の形態であ
る。

【図１０】図９の構成の動作を説明する図である。。

【図１１】本発明の高速化と貫通電流阻止の並行実施の
形態である。

【図１２】図１１の構成の動作を説明する図である。

【図１３】従来のＣＭＯＳゲート回路である。

【図１４】図１３の構成の真理値表である。

【図１５】図１３の構成の動作を説明する図である。

【図１６】従来のスリー・ステート・ＣＭＯＳゲート回
路である。

【図１７】図１６の構成の真理値表である。

【図１８】図１６の構成の動作を説明する図である。

【図１９】ゲート入力電圧と閾値電圧を説明する図であ
る。

【図２０】図１９における回路の動作状態表である。

【符号の説明】

１インバータ２Ｐチャネル型ＭＯＳトランジスタ３Ｎチャネル型ＭＯＳトランジスタ４遅延インバータ５出力反転の論理積回路６出力反転の論理和回路７第二のＰチャネル型ＭＯＳトランジスタ８第二のＮチャネル型ＭＯＳトランジスタ９３入力の出力反転の論理積回路１０３入力の出力反転の論理和回路１１遅延ノン・インバータ１２論理和回路１３論理積回路１４浮遊容量

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀江昌幸神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内 (72)発明者諏訪進神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内

Claims

【特許請求の範囲】

【請求項１】第一のＰチャネル型ＭＯＳトランジスタ
と第一のＮチャネル型ＭＯＳトランジスタのドレイン同
士を接続した構成を有するＣＭＯＳゲート回路におい
て、第二のＰチャネル型ＭＯＳトランジスタと第二のＮチャ
ネル型ＭＯＳトランジスタを付加し、該第二のＰチャネ
ル型ＭＯＳトランジスタと該第二のＮチャネル型ＭＯＳ
トランジスタのドレイン同士を接続し、該接続点を該第
一のＰチャネル型ＭＯＳトランジスタと第一のＮチャネ
ル型ＭＯＳトランジスタのドレイン同士の接続点に接続
し、該第二のＰチャネル型ＭＯＳトランジスタは該ＣＭＯＳ
ゲート回路のデータ出力の立ち上がり開始から所定の時
間オンにし、該第二のＮチャネル型ＭＯＳトランジスタは該ＣＭＯＳ
ゲート回路のデータ出力の立ち下がり開始から所定の時
間オンにする構成を備えることを特徴とするＣＭＯＳゲ
ート回路。
【請求項２】データ入力を受けて反転して出力する第
一のインバータと、第一のＰチャネル型ＭＯＳトランジ
スタと第一のＮチャネル型ＭＯＳトランジスタのドレイ
ン同士を接続してなり、該第一のインバータの出力を受
ける第二のインバータとを備えるＣＭＯＳゲート回路に
おいて、該データ入力を遅延させて反転する遅延インバータと、
該データ入力と該遅延インバータの出力を受ける出力反
転の論理積回路と、該データ入力と該遅延インバータの
出力を受ける出力反転の論理和回路と、該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレインの接続点にドレ
インを接続され、該出力反転の論理積回路の出力をゲー
トに受ける第二のＰチャネル型ＭＯＳトランジスタと、該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレインの接続点にドレ
インを接続され、該出力反転の論理和回路の出力をゲー
トに受ける第二のＮチャネル型ＭＯＳトランジスタとを
備えることを特徴とするＣＭＯＳゲート回路。
【請求項３】制御信号を受けて反転して出力する第一
のインバータと、データ入力と該第一のインバータの出
力を受ける第一の出力反転の論理積回路と、データ入力
と制御信号を受ける第一の出力反転の論理和回路と、第
一のＰチャネル型ＭＯＳトランジスタと第一のＮチャネ
ル型ＭＯＳトランジスタのドレイン同士を接続してな
り、該第一の出力反転の論理積回路の出力を該第一のＰ
チャネル型ＭＯＳトランジスタが受け、該第一の出力反
転の論理和回路の出力を該第一のＮチャネル型ＭＯＳト
ランジスタが受ける第二のインバータとを備えるゲート
回路において、データ入力を反転、遅延させる遅延インバータと、デー
タ入力と該遅延インバータの出力と該第一のインバータ
の出力を受ける第二の出力反転の論理積回路と、データ
入力と制御信号と該遅延インバータの出力を受ける第二
の出力反転の論理和回路と、該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレイン同士の接続点に
ドレインを接続され、該第二の出力反転の論理積回路の
出力をゲートに受ける第二のＰチャネル型ＭＯＳトラン
ジスタと、該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレイン同士の接続点に
ドレインを接続され、該第二の出力反転の論理和回路の
出力をゲートに受ける第二のＮチャネル型ＭＯＳトラン
ジスタとを備えることを特徴とするＣＭＯＳゲート回
路。
【請求項４】制御信号を受けて反転して出力する第一
のインバータと、データ入力と該第一のインバータの出
力を受ける出力反転の論理積回路と、データ入力と制御
信号を受ける出力反転の論理和回路と、第一のＰチャネ
ル型ＭＯＳトランジスタと第一のＮチャネル型ＭＯＳト
ランジスタのドレイン同士を接続してなり、該第一の出
力反転の論理積回路の出力を該第一のＰチャネル型ＭＯ
Ｓトランジスタが受け、該第一の出力反転の論理和回路
の出力を該第一のＮチャネル型ＭＯＳトランジスタが受
ける第二のインバータとを備えるＣＭＯＳゲート回路に
おいて、データ入力を遅延させる遅延ノン・インバータと、該遅
延ノン・インバータの出力と該出力反転の論理積回路の
出力を受ける論理和回路と、該遅延ノン・インバータ出
力と該出力反転論理和回路の出力を受ける論理積回路
と、該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレイン同士の接続点に
ドレインを接続され、該論理和回路の出力をゲートに受
ける第二のＰチャネル型ＭＯＳトランジスタと、該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレイン同士の接続点に
ドレインを接続され、該論理積回路の出力をゲートに受
ける第二のＮチャネル型ＭＯＳトランジスタとを備える
ことを特徴とするＣＭＯＳゲート回路。
【請求項５】データ入力を遅延させて出力する遅延ゲ
ートと、データ入力と該遅延ゲートの出力を受ける出力
反転の論理積回路と、データ入力と該遅延ゲートの出力
を受ける出力反転の論理和回路と、Ｐチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタのドレ
イン同士を接続してなるインバータとを備えるＣＭＯＳ
ゲート回路であって、該出力反転の論理積回路の出力を該Ｐチャネル型ＭＯＳ
トランジスタのゲートに受け、該出力反転の論理和回路
の出力を該Ｎチャネル型ＭＯＳトランジスタのゲートに
受けるよう構成して、該遅延ゲートの遅延時間に対応す
る期間は該Ｐチャネル型ＭＯＳトランジスタと該Ｎチャ
ネル型ＭＯＳトランジスタの両該トランジスタを非活性
とすることを特徴とするＣＭＯＳゲート回路。