JPH11261887A - 画像処理装置、画像処理方法及びコンピュータ読み取り可能な記憶媒体 - Google Patents
画像処理装置、画像処理方法及びコンピュータ読み取り可能な記憶媒体Info
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- JPH11261887A JPH11261887A JP6011098A JP6011098A JPH11261887A JP H11261887 A JPH11261887 A JP H11261887A JP 6011098 A JP6011098 A JP 6011098A JP 6011098 A JP6011098 A JP 6011098A JP H11261887 A JPH11261887 A JP H11261887A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/007—Transform coding, e.g. discrete cosine transform
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- Engineering & Computer Science (AREA)
- Discrete Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Studio Circuits (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
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Abstract
(57)【要約】
【課題】 任意の画像サイズのＪＰＥＧ圧縮データをＤ
ＲＡＭを用いて伸張した後、ブロックラスタ変換してＴ
Ｖ表示する場合に、ＤＲＡＭの容量を小さくする。 【解決手段】 ＤＲＡＭ内に蓄積されたＪＰＥＧ圧縮デ
ータを伸張回路で伸張し、伸張したデータを水平方向に
分割してラスタ走査順次に変換し、２５６×８画素の矩
形データを作成する。次にこの矩形データを９４×２
（又は３）の矩形データに縮小し、この縮小した矩形デ
ータを順次に連続してＤＲＡＭ内の連続する矩形領域に
順次に蓄積していく。
ＲＡＭを用いて伸張した後、ブロックラスタ変換してＴ
Ｖ表示する場合に、ＤＲＡＭの容量を小さくする。 【解決手段】 ＤＲＡＭ内に蓄積されたＪＰＥＧ圧縮デ
ータを伸張回路で伸張し、伸張したデータを水平方向に
分割してラスタ走査順次に変換し、２５６×８画素の矩
形データを作成する。次にこの矩形データを９４×２
（又は３）の矩形データに縮小し、この縮小した矩形デ
ータを順次に連続してＤＲＡＭ内の連続する矩形領域に
順次に蓄積していく。
Description
【０００１】
【発明の属する技術分野】本発明は、画像信号の記録再
生処理装置で用いられ圧縮画像データの伸張再生処理を
行う場合に用いて好適な画像処理装置、画像処理方法及
びコンピュータ読み取り可能な記録媒体に関するもので
ある。
生処理装置で用いられ圧縮画像データの伸張再生処理を
行う場合に用いて好適な画像処理装置、画像処理方法及
びコンピュータ読み取り可能な記録媒体に関するもので
ある。
【０００２】
【従来の技術】デジタル画像の圧縮には、ＪＰＥＧ（Ｊ
ｏｉｎｔ ＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔ Ｇ
ｒｏｕｐ）などのＤＣＴ（Ｄｉｓｃｒｅｔｅ Ｃｏｓｉ
ｎｅＴｒａｎｓｆｏｒｍ）を利用してブロック単位で圧
縮する方式が一般的に行われている。ＤＣＴで圧縮した
データを伸張して表示する場合は、伸張データに対して
ブロック→ラスタ変換を行う必要がある。ブロックラス
タ変換を行うためには、最低でも画像データの水平ピク
セル数をＨａとするときＨａ×８（ライン）ワード分の
変換用メモリを必要とする。従って、変換用メモリの大
きさが伸張可能な画像データサイズを制限していたが、
変換用メモリの大きさに依存せずに任意の画素サイズの
伸張を行う方法が提案されている。
ｏｉｎｔ ＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔ Ｇ
ｒｏｕｐ）などのＤＣＴ（Ｄｉｓｃｒｅｔｅ Ｃｏｓｉ
ｎｅＴｒａｎｓｆｏｒｍ）を利用してブロック単位で圧
縮する方式が一般的に行われている。ＤＣＴで圧縮した
データを伸張して表示する場合は、伸張データに対して
ブロック→ラスタ変換を行う必要がある。ブロックラス
タ変換を行うためには、最低でも画像データの水平ピク
セル数をＨａとするときＨａ×８（ライン）ワード分の
変換用メモリを必要とする。従って、変換用メモリの大
きさが伸張可能な画像データサイズを制限していたが、
変換用メモリの大きさに依存せずに任意の画素サイズの
伸張を行う方法が提案されている。
【０００３】図２０は、任意の画素サイズの伸張を行う
従来の伸張装置の例である。同図において、２００１は
メモリカード等の記録媒体、２００２は記録媒体２００
１のためのインタフェース（Ｉ／Ｆ）回路、２００３は
ＪＰＥＧデータをブロック単位で伸張する伸張回路、２
００４は伸張データをブロック→ラスタ変換するブロッ
クラスタ変換回路、２００５はＨａ×８ワードの大きさ
を持つブロックラスタ変換用のバッファメモリ、２００
７は伸張した画像データを蓄積するＤＲＡＭ、２００６
は、ＤＲＡＭ２００６を制御するコントローラである。
従来の伸張装置の例である。同図において、２００１は
メモリカード等の記録媒体、２００２は記録媒体２００
１のためのインタフェース（Ｉ／Ｆ）回路、２００３は
ＪＰＥＧデータをブロック単位で伸張する伸張回路、２
００４は伸張データをブロック→ラスタ変換するブロッ
クラスタ変換回路、２００５はＨａ×８ワードの大きさ
を持つブロックラスタ変換用のバッファメモリ、２００
７は伸張した画像データを蓄積するＤＲＡＭ、２００６
は、ＤＲＡＭ２００６を制御するコントローラである。
【０００４】記録媒体２００１に蓄積されたＪＰＥＧデ
ータを再生する場合、まずＩ／Ｆ回路２００２を通して
読み出された圧縮データは伸張回路２００３によって伸
張され、ブロック順の伸張画像データとなる。伸張画像
データは、ブロックラスタ変換回路２００４によってバ
ッファメモリ２００５にブロック順で書き込まれ、ラス
タ順で読み出されることによって、ラスタ画像データに
変換され、メモリコントローラ２００６を通してＤＲＡ
Ｍ２００７に蓄積される。
ータを再生する場合、まずＩ／Ｆ回路２００２を通して
読み出された圧縮データは伸張回路２００３によって伸
張され、ブロック順の伸張画像データとなる。伸張画像
データは、ブロックラスタ変換回路２００４によってバ
ッファメモリ２００５にブロック順で書き込まれ、ラス
タ順で読み出されることによって、ラスタ画像データに
変換され、メモリコントローラ２００６を通してＤＲＡ
Ｍ２００７に蓄積される。
【０００５】図２１は、ＨｐがＨａより大きい場合のＤ
ＲＡＭ２００７上での処理の概念を表す図である。例え
ば、Ｈｐ＝１０２４、Ｈａ＝６４０の場合、従来では、
図２１に示すように画像データを６４０ピクセル×８ラ
イン、３８４ピクセル×８ラインの領域に分割して伸張
処理を行う。すなわち、伸張回路２００３によって６４
０×８ライン分のＭＣＵ（Ｍｉｎｉｍｕｍ Ｃｏｄｅ
Ｕｎｉｔ）の画像データが伸張され、ブロックラスタ変
換回路２００４によってバッファメモリ２００５に書き
込まれたならば、ブロックラスタ変換を行い、ＤＲＡＭ
コントローラ２００６によって図２１のポインタＰ１か
ら６４０ピクセル×８ラインのラスタ画像データをラス
タ１の領域に書き込み、次の３８４×８ライン分の画像
データが伸張され、バッファメモリ２００５に書き込ま
れたならば、ブロックラスタ変換を行い、ＤＲＡＭコン
トローラ２００６によって図２１のポインタＰ２から３
８４ピクセル×８ラインのラスタ画像データをラスタ２
の領域に書き込む。以降同様にラスタ３、ラスタ４、ラ
スタ５．．．と順次処理することによってバッファメモ
リ２００５の大きさに依存せずに任意の画素サイズの伸
張を行うことができる。
ＲＡＭ２００７上での処理の概念を表す図である。例え
ば、Ｈｐ＝１０２４、Ｈａ＝６４０の場合、従来では、
図２１に示すように画像データを６４０ピクセル×８ラ
イン、３８４ピクセル×８ラインの領域に分割して伸張
処理を行う。すなわち、伸張回路２００３によって６４
０×８ライン分のＭＣＵ（Ｍｉｎｉｍｕｍ Ｃｏｄｅ
Ｕｎｉｔ）の画像データが伸張され、ブロックラスタ変
換回路２００４によってバッファメモリ２００５に書き
込まれたならば、ブロックラスタ変換を行い、ＤＲＡＭ
コントローラ２００６によって図２１のポインタＰ１か
ら６４０ピクセル×８ラインのラスタ画像データをラス
タ１の領域に書き込み、次の３８４×８ライン分の画像
データが伸張され、バッファメモリ２００５に書き込ま
れたならば、ブロックラスタ変換を行い、ＤＲＡＭコン
トローラ２００６によって図２１のポインタＰ２から３
８４ピクセル×８ラインのラスタ画像データをラスタ２
の領域に書き込む。以降同様にラスタ３、ラスタ４、ラ
スタ５．．．と順次処理することによってバッファメモ
リ２００５の大きさに依存せずに任意の画素サイズの伸
張を行うことができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例では、デジタルカメラ等で生成される可能性のある
非正方画素の画像データを正方画素へ変換するための考
慮がなされていない。また、伸張された画像をＴＶ等に
表示するためには、７６０×４９０ピクセル程度に画像
データを縮小、拡大する処理が必要となるが、そのため
の考慮がなされていない。すなわち従来例では、例えば
１０２４×７６８ピクセルに伸張したときのデータ量
は、ＹＵＶ４２２フォーマットとして１０２４×７６８
×２×８＝１２５８２９１２（ｂｉｔ）、２０４８×１
５３６ピクセルでは、５０３３１６４８（ｂｉｔ）とな
り、表示のために必要とされるデータ量、約４Ｍｂｉｔ
と比較してあまりにも大きなメモリ（ＤＲＡＭ）及び多
くのＤＲＡＭアクセスを必要とし、処理速度、消費電力
およびコストの面から効率が悪いという問題があった。
来例では、デジタルカメラ等で生成される可能性のある
非正方画素の画像データを正方画素へ変換するための考
慮がなされていない。また、伸張された画像をＴＶ等に
表示するためには、７６０×４９０ピクセル程度に画像
データを縮小、拡大する処理が必要となるが、そのため
の考慮がなされていない。すなわち従来例では、例えば
１０２４×７６８ピクセルに伸張したときのデータ量
は、ＹＵＶ４２２フォーマットとして１０２４×７６８
×２×８＝１２５８２９１２（ｂｉｔ）、２０４８×１
５３６ピクセルでは、５０３３１６４８（ｂｉｔ）とな
り、表示のために必要とされるデータ量、約４Ｍｂｉｔ
と比較してあまりにも大きなメモリ（ＤＲＡＭ）及び多
くのＤＲＡＭアクセスを必要とし、処理速度、消費電力
およびコストの面から効率が悪いという問題があった。
【０００７】本発明は、以上の問題に鑑みてなされたも
ので、任意の画像サイズのＪＰＥＧ圧縮画像データをよ
り少ないメモリを用いて高速に、伸張し、変倍して再生
することができるようにすることを目的とする。
ので、任意の画像サイズのＪＰＥＧ圧縮画像データをよ
り少ないメモリを用いて高速に、伸張し、変倍して再生
することができるようにすることを目的とする。
【０００８】
【課題を解決するための手段】本発明による画像処理装
置においては、ブロック単位で入力される画像データを
ラスタ走査順次に変換する変換手段と、上記変換された
画像データを水平方向及び垂直方向に変倍する変倍手段
とを設けている。
置においては、ブロック単位で入力される画像データを
ラスタ走査順次に変換する変換手段と、上記変換された
画像データを水平方向及び垂直方向に変倍する変倍手段
とを設けている。
【０００９】本発明による他の画像処理装置において
は、圧縮画像データをブロック単位に伸張する伸張手段
と、上記伸張された画像データを水平方向に分割してラ
スタ走査順次に変換し矩形データを出力する変換手段
と、上記矩形データを水平、垂直方向に変倍する変倍手
段と、上記変倍された矩形データを蓄積する蓄積手段と
を設けている
は、圧縮画像データをブロック単位に伸張する伸張手段
と、上記伸張された画像データを水平方向に分割してラ
スタ走査順次に変換し矩形データを出力する変換手段
と、上記矩形データを水平、垂直方向に変倍する変倍手
段と、上記変倍された矩形データを蓄積する蓄積手段と
を設けている
【００１０】本発明による他の画像処理装置において
は、圧縮画像データをブロック単位に伸張する伸張手段
と、上記伸張された画像データを水平方向に分割してラ
スタ走査順次に変換し矩形データを出力する変換手段。
上記矩形データを水平方向に変倍する第１の変換手段
と、上記変倍された矩形データを蓄積する蓄積手段と、
上記蓄積手段から転送された上記変倍された矩形データ
を水平、垂直方向に変倍して上記蓄積手段に転送する第
２の変倍手段とを設けている。
は、圧縮画像データをブロック単位に伸張する伸張手段
と、上記伸張された画像データを水平方向に分割してラ
スタ走査順次に変換し矩形データを出力する変換手段。
上記矩形データを水平方向に変倍する第１の変換手段
と、上記変倍された矩形データを蓄積する蓄積手段と、
上記蓄積手段から転送された上記変倍された矩形データ
を水平、垂直方向に変倍して上記蓄積手段に転送する第
２の変倍手段とを設けている。
【００１１】本発明による記憶媒体においては、ブロッ
ク単位で入力される画像データをラスタ走査順次に変換
する処理と、上記変換された画像データを水平方向及び
垂直方向に変倍する処理とを実行するためのプログラム
を記憶している。
ク単位で入力される画像データをラスタ走査順次に変換
する処理と、上記変換された画像データを水平方向及び
垂直方向に変倍する処理とを実行するためのプログラム
を記憶している。
【００１２】本発明による他の記憶媒体においては、圧
縮画像データをブロック単位に伸張する伸張処理と、上
記伸張された画像データを水平方向に分割してラスタ走
査順次に変換し矩形データを出力する変換処理と、上記
矩形データを水平、垂直方向に変倍する変倍処理と、上
記変倍された矩形データを蓄積する蓄積処理とを実行す
るためのプログラムを記憶している。
縮画像データをブロック単位に伸張する伸張処理と、上
記伸張された画像データを水平方向に分割してラスタ走
査順次に変換し矩形データを出力する変換処理と、上記
矩形データを水平、垂直方向に変倍する変倍処理と、上
記変倍された矩形データを蓄積する蓄積処理とを実行す
るためのプログラムを記憶している。
【００１３】本発明による他の記憶媒体においては、圧
縮画像データをブロック単位に伸張する伸張処理と、上
記伸張された画像データを水平方向に分割してラスタ走
査順次に変換し矩形データを出力する変換処理と、上記
矩形データを水平、垂直方向に変倍する第１の変倍処理
と、上記変倍された矩形データを蓄積手段に蓄積する蓄
積処理と、上記蓄積手段から転送された上記変倍された
矩形データを水平、垂直方向に変倍して上記蓄積手段に
転送する第２の変倍処理とを実行するためのプログラム
を記憶している。
縮画像データをブロック単位に伸張する伸張処理と、上
記伸張された画像データを水平方向に分割してラスタ走
査順次に変換し矩形データを出力する変換処理と、上記
矩形データを水平、垂直方向に変倍する第１の変倍処理
と、上記変倍された矩形データを蓄積手段に蓄積する蓄
積処理と、上記蓄積手段から転送された上記変倍された
矩形データを水平、垂直方向に変倍して上記蓄積手段に
転送する第２の変倍処理とを実行するためのプログラム
を記憶している。
【００１４】本発明による画像処理方法においては、ブ
ロック単位で入力される画像データをラスタ走査順次に
変換するステップと、上記変換された画像データを水平
方向及び垂直方向に変倍するステップとを有している。
ロック単位で入力される画像データをラスタ走査順次に
変換するステップと、上記変換された画像データを水平
方向及び垂直方向に変倍するステップとを有している。
【００１５】本発明による他の画像処理方法において
は、圧縮画像データをブロック単位に伸張する伸張ステ
ップと、上記伸張された画像データを水平方向に分割し
てラスタ走査順次に変換し矩形データを出力する変換ス
テップと、上記矩形データを水平、垂直方向に変倍する
変倍ステップと、上記変倍された矩形データを蓄積する
蓄積ステップとを有している。
は、圧縮画像データをブロック単位に伸張する伸張ステ
ップと、上記伸張された画像データを水平方向に分割し
てラスタ走査順次に変換し矩形データを出力する変換ス
テップと、上記矩形データを水平、垂直方向に変倍する
変倍ステップと、上記変倍された矩形データを蓄積する
蓄積ステップとを有している。
【００１６】本発明による他の画像処理方法において
は、圧縮画像データをブロック単位に伸張する伸張ステ
ップと、上記伸張された画像データを水平方向に分割し
てラスタ走査順次に変換し矩形データを出力する変換ス
テップと、上記矩形データを水平、垂直方向に変倍する
第１の変倍ステップと、上記変倍された矩形データを蓄
積手段に蓄積する蓄積ステップと、上記蓄積手段から転
送された上記変倍された矩形データを水平、垂直方向に
変倍して上記蓄積手段に転送する第２の変倍ステップと
を有している。
は、圧縮画像データをブロック単位に伸張する伸張ステ
ップと、上記伸張された画像データを水平方向に分割し
てラスタ走査順次に変換し矩形データを出力する変換ス
テップと、上記矩形データを水平、垂直方向に変倍する
第１の変倍ステップと、上記変倍された矩形データを蓄
積手段に蓄積する蓄積ステップと、上記蓄積手段から転
送された上記変倍された矩形データを水平、垂直方向に
変倍して上記蓄積手段に転送する第２の変倍ステップと
を有している。
【００１７】
【発明の実施の形態】図１は、本発明の第１の実施の形
態を示す。図１において、１０１はシステム全体をコン
トロールするＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ
ｏｒ Ｕｎｉｔ）、１０２はＣＰＵ１０１のためのイン
タフェース回路、１０３はメモリカード等の記録媒体、
１０４は記録媒体１０３のためのインタフェース回路、
１０５は、画像データを記憶するためのＤＲＡＭ、１０
６はシステムのシーケンシャルな制御やバスアービトレ
ーション等のコントロールを司るシステムコントロー
ラ、１０８はＪＰＥＧデータをブロック単位で伸張する
公知の伸張回路である。
態を示す。図１において、１０１はシステム全体をコン
トロールするＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ
ｏｒ Ｕｎｉｔ）、１０２はＣＰＵ１０１のためのイン
タフェース回路、１０３はメモリカード等の記録媒体、
１０４は記録媒体１０３のためのインタフェース回路、
１０５は、画像データを記憶するためのＤＲＡＭ、１０
６はシステムのシーケンシャルな制御やバスアービトレ
ーション等のコントロールを司るシステムコントロー
ラ、１０８はＪＰＥＧデータをブロック単位で伸張する
公知の伸張回路である。
【００１８】１０７はＤＲＡＭ１０５上のデータを伸張
回路１０８へ転送するためのダイレクトメモリアクセス
コントローラ（以下ＤＭＡＣ）、１０９は伸張回路１０
８によって伸張されたブロックスキャンの画像データを
ラスタスキャン画像データに変換するためのブロックラ
スタ変換回路、１１０はブロックラスタ変換用のバッフ
ァメモリで、Ｈａ×８ワードの容量を持つ。従ってブロ
ックラスタ変換回路１０９は、水平ピクセルＨａまでの
ブロックスキャンデータを一度にラスタデータに変換す
ることができる。１１１は線形補間等によって水平方向
に縮小を行う変倍手段を構成する水平縮小回路であり、
内部構成等は後述する。１１３は線形補間等によって垂
直方向に縮小を行う変倍手段を構成する垂直縮小回路で
あり、内部構成等は後述する。
回路１０８へ転送するためのダイレクトメモリアクセス
コントローラ（以下ＤＭＡＣ）、１０９は伸張回路１０
８によって伸張されたブロックスキャンの画像データを
ラスタスキャン画像データに変換するためのブロックラ
スタ変換回路、１１０はブロックラスタ変換用のバッフ
ァメモリで、Ｈａ×８ワードの容量を持つ。従ってブロ
ックラスタ変換回路１０９は、水平ピクセルＨａまでの
ブロックスキャンデータを一度にラスタデータに変換す
ることができる。１１１は線形補間等によって水平方向
に縮小を行う変倍手段を構成する水平縮小回路であり、
内部構成等は後述する。１１３は線形補間等によって垂
直方向に縮小を行う変倍手段を構成する垂直縮小回路で
あり、内部構成等は後述する。
【００１９】１１４は垂直縮小回路１１３のためのバッ
ファメモリであり、Ｈｂワードの容量、すなわち水平Ｈ
ｂピクセル１ライン分のディレイラインとなる。１１２
は垂直縮小回路１１３の出力をＤＲＡＭ１０５に２次元
的にＤＭＡ転送するためのＤＭＡＣであり、動作等は後
述する。１１５はＤＲＡＭ１０５上の画像データを再生
回路１１６に転送するためのＤＭＡＣであり、これも２
次元ＤＭＡＣである。１１６は画像データに対して変
調、同期信号の付加、ＤＡ変換等をしてビデオ信号を生
成する再生回路である。
ファメモリであり、Ｈｂワードの容量、すなわち水平Ｈ
ｂピクセル１ライン分のディレイラインとなる。１１２
は垂直縮小回路１１３の出力をＤＲＡＭ１０５に２次元
的にＤＭＡ転送するためのＤＭＡＣであり、動作等は後
述する。１１５はＤＲＡＭ１０５上の画像データを再生
回路１１６に転送するためのＤＭＡＣであり、これも２
次元ＤＭＡＣである。１１６は画像データに対して変
調、同期信号の付加、ＤＡ変換等をしてビデオ信号を生
成する再生回路である。
【００２０】１００は本発明による記憶媒体を構成する
ＲＯＭであり、ＣＰＵ１０１の後述する図４、６、７、
９のフローチャートを含む処理を実行するためのプログ
ラムを記憶する。この記憶媒体としては、半導体メモ
リ、光ディスク、光磁気ディスク、磁気媒体等を用いて
よい。
ＲＯＭであり、ＣＰＵ１０１の後述する図４、６、７、
９のフローチャートを含む処理を実行するためのプログ
ラムを記憶する。この記憶媒体としては、半導体メモ
リ、光ディスク、光磁気ディスク、磁気媒体等を用いて
よい。
【００２１】図２は、水平縮小回路１１１の詳細図であ
る。図２において、２０１、２０２はフリップフロップ
（以下ＦＦ）であり、シフトレジスタを構成する。２０
３は線形補間回路であり、入力Ｐは上記シフトレジスタ
でラッチされ、Ｐｉ、Ｐｉ＋１が得られる。Ｐｉ、Ｐｉ
＋１は線形補間回路２０３に入力され、縮小出力Ｑｊを
得る。
る。図２において、２０１、２０２はフリップフロップ
（以下ＦＦ）であり、シフトレジスタを構成する。２０
３は線形補間回路であり、入力Ｐは上記シフトレジスタ
でラッチされ、Ｐｉ、Ｐｉ＋１が得られる。Ｐｉ、Ｐｉ
＋１は線形補間回路２０３に入力され、縮小出力Ｑｊを
得る。
【００２２】図３は縮小比率をＮ／Ｍとするとき、Ｎ／
Ｍ＝３／７の時の入力画素Ｐｉと出力画素Ｑｊとの対応
の縮小例を示している。また図４は、線形補間回路２０
３の動作のフローチャートである。図３、図４を用いて
実際の縮小動作について説明する。まず、ステップＳ４
０１で定数ＫｈおよびＩｈが設定される。ＫｈおよびＩ
ｈは初期値が与えられれば以後変化しない定数である。
Ｉｈは縮小比率の逆数の整数部分ｉｎｔ（Ｍ／Ｎ）（３
／７時は２）に設定され、Ｋｈは縮小比率の逆数の分数
部分Ｍ／Ｎ−Ｉｈ（３／７時は１／３）に設定される。
Ｍ＝３／７の時の入力画素Ｐｉと出力画素Ｑｊとの対応
の縮小例を示している。また図４は、線形補間回路２０
３の動作のフローチャートである。図３、図４を用いて
実際の縮小動作について説明する。まず、ステップＳ４
０１で定数ＫｈおよびＩｈが設定される。ＫｈおよびＩ
ｈは初期値が与えられれば以後変化しない定数である。
Ｉｈは縮小比率の逆数の整数部分ｉｎｔ（Ｍ／Ｎ）（３
／７時は２）に設定され、Ｋｈは縮小比率の逆数の分数
部分Ｍ／Ｎ−Ｉｈ（３／７時は１／３）に設定される。
【００２３】次のステップＳ４０２で入力画素カウンタ
ｉ、出力画素カウンタｊおよび補間係数ｋが０に初期化
される。次のステップＳ４０３で線形補間処理 Ｑｊ＝（Ｐi+1 −Ｐi ）×ｋ＋Ｐi ………（１） を行う。これは、 Ｑｊ＝Ｐi+1 ×ｋ＋Ｐi ×（１−ｋ） ………（２） と展開され、線形補間そのものであり、ｉ＝０、ｊ＝
０、ｋ＝０では、Ｑ０＝Ｐ０となる。
ｉ、出力画素カウンタｊおよび補間係数ｋが０に初期化
される。次のステップＳ４０３で線形補間処理 Ｑｊ＝（Ｐi+1 −Ｐi ）×ｋ＋Ｐi ………（１） を行う。これは、 Ｑｊ＝Ｐi+1 ×ｋ＋Ｐi ×（１−ｋ） ………（２） と展開され、線形補間そのものであり、ｉ＝０、ｊ＝
０、ｋ＝０では、Ｑ０＝Ｐ０となる。
【００２４】その後、ステップＳ４０４で、出力画素カ
ウンタｊがインクリメントされ、入力画素カウンタｉに
はＩｈが加算され、ｋにはＫｈが加算される。よってｉ
＝２、ｊ＝１、ｋ＝１／３となる。次のステップＳ４０
５で、ｋは１より小さいのでＮのパスに分岐し、再びス
テップＳ４０３で線形補間処理を行う。このとき、 Ｑ１＝Ｐ３×１／３＋Ｐ２×２／３ ………（３） となる。
ウンタｊがインクリメントされ、入力画素カウンタｉに
はＩｈが加算され、ｋにはＫｈが加算される。よってｉ
＝２、ｊ＝１、ｋ＝１／３となる。次のステップＳ４０
５で、ｋは１より小さいのでＮのパスに分岐し、再びス
テップＳ４０３で線形補間処理を行う。このとき、 Ｑ１＝Ｐ３×１／３＋Ｐ２×２／３ ………（３） となる。
【００２５】そして次のステップＳ４０４で同様にし
て、ｉ＝４、ｊ＝２、ｋ＝２／３となり、ステップＳ４
０５で再びＮに分岐してステップＳ４０３で線形補間処
理を行う。このとき、 Ｑ２＝Ｐ５×２／３＋Ｐ４×１／３ ………（４） となる。
て、ｉ＝４、ｊ＝２、ｋ＝２／３となり、ステップＳ４
０５で再びＮに分岐してステップＳ４０３で線形補間処
理を行う。このとき、 Ｑ２＝Ｐ５×２／３＋Ｐ４×１／３ ………（４） となる。
【００２６】そして次のステップＳ４０４で同様にし
て、ｉ＝６、ｊ＝３、ｋ＝１となり、ステップＳ４０５
でＹに分岐する。そしてステップＳ４０６でｋ＝０、ｉ
＝７となり、次のステップＳ４０３で線形補間処理を行
う。このとき、 Ｑ３＝Ｐ７ ………（５） となる。以後同様のフローによって縮小処理を行うこと
ができる。
て、ｉ＝６、ｊ＝３、ｋ＝１となり、ステップＳ４０５
でＹに分岐する。そしてステップＳ４０６でｋ＝０、ｉ
＝７となり、次のステップＳ４０３で線形補間処理を行
う。このとき、 Ｑ３＝Ｐ７ ………（５） となる。以後同様のフローによって縮小処理を行うこと
ができる。
【００２７】図５は垂直縮小回路１１３およびそのバッ
ファメモリ１１４の詳細図である。図５において、バッ
ファメモリ１１４は、前述の通りＨｂワードの容量、す
なわち水平Ｈｂピクセル１ライン分のディレイラインで
ある。５０５はバッファメモリ１１４のアドレスを生成
しメモリアクセスを制御するアドレス発生回路である。
バッファメモリ１１４に蓄積されたデータは、アドレス
発生回路５０５によって生成されたアドレスのデータが
リードされて画像データＰｉ、ｕとなり、その直後同ア
ドレスに対して入力データＰｉ、ｕ＋１がライトされ
る。入力データＰｉ、ｕ＋１は同時に線形補間回路５０
６にも入力される。５０２は１ラインのピクセル数：Ａ
を設定するレジスタ、５０３は１ラインのピクセル数：
Ｂを設定するレジスタである。５０１は繰り返しのライ
ン数を設定するライン数Ｌレジスタであり、５０４はア
ドレスの分割管理する数を設定する分割数Ｄレジスタで
ある。
ファメモリ１１４の詳細図である。図５において、バッ
ファメモリ１１４は、前述の通りＨｂワードの容量、す
なわち水平Ｈｂピクセル１ライン分のディレイラインで
ある。５０５はバッファメモリ１１４のアドレスを生成
しメモリアクセスを制御するアドレス発生回路である。
バッファメモリ１１４に蓄積されたデータは、アドレス
発生回路５０５によって生成されたアドレスのデータが
リードされて画像データＰｉ、ｕとなり、その直後同ア
ドレスに対して入力データＰｉ、ｕ＋１がライトされ
る。入力データＰｉ、ｕ＋１は同時に線形補間回路５０
６にも入力される。５０２は１ラインのピクセル数：Ａ
を設定するレジスタ、５０３は１ラインのピクセル数：
Ｂを設定するレジスタである。５０１は繰り返しのライ
ン数を設定するライン数Ｌレジスタであり、５０４はア
ドレスの分割管理する数を設定する分割数Ｄレジスタで
ある。
【００２８】なお、バッファメモリ１１４の容量Ｈｂと
Ａ、Ｂ、Ｄには、 Ｈｂ＝Ａ×（Ｄ−１）＋Ｂ ………（６） の関係がある。
Ａ、Ｂ、Ｄには、 Ｈｂ＝Ａ×（Ｄ−１）＋Ｂ ………（６） の関係がある。
【００２９】５０６は線形補間回路２０３と類似の線形
補間回路である。但し、垂直縮小回路１１３はライン単
位で処理を行うので、カウンタの更新はライン単位で行
う。５０７は垂直走査の不連続点の線形補間回路５０６
の状態を位相情報としてストアしたり、ロードしたりす
る位相記憶回路である。
補間回路である。但し、垂直縮小回路１１３はライン単
位で処理を行うので、カウンタの更新はライン単位で行
う。５０７は垂直走査の不連続点の線形補間回路５０６
の状態を位相情報としてストアしたり、ロードしたりす
る位相記憶回路である。
【００３０】図７はアドレス発生回路５０５の動作フロ
ーチャートである。次に図７を用いてアドレス発生回路
５０５の動作について述べる。図７において、ライン数
レジスタ５０１に設定された値をＬ、ピクセル数Ａ設定
レジスタ５０２に設定された値をＡ、ピクセル数Ｂ設定
レジスタ５０３に設定された値をＢ、分割数Ｄレジスタ
に設定された値をＤとしている。また、ＨはＡもしくは
Ｂの値をとり、ｈ、ｄ、１は変数であり、ｈはピクセル
カウント、Ｉはラインカウント、ｄは分割ブロック数カ
ウントを表す。ｉはアドレス出力である。
ーチャートである。次に図７を用いてアドレス発生回路
５０５の動作について述べる。図７において、ライン数
レジスタ５０１に設定された値をＬ、ピクセル数Ａ設定
レジスタ５０２に設定された値をＡ、ピクセル数Ｂ設定
レジスタ５０３に設定された値をＢ、分割数Ｄレジスタ
に設定された値をＤとしている。また、ＨはＡもしくは
Ｂの値をとり、ｈ、ｄ、１は変数であり、ｈはピクセル
カウント、Ｉはラインカウント、ｄは分割ブロック数カ
ウントを表す。ｉはアドレス出力である。
【００３１】まず、ステップＳ７０１で変数の初期化が
行われ、また位相記憶回路５０７から線形補間回路５０
６へ初期位相情報がロードされ、次のステップに進む。
ステップＳ７０２では、ｈ、ｄからアドレスを計算し出
力する。次のステップＳ７０３ではｈをインクリメント
し、ステップＳ７０４の分岐によってＡ回のループの
後、ステップＳ７０５に進み、ピクセルカウントｈはリ
セット、ラインカウント１がインクリメントされ、また
線形補間回路５０６に対してＨＲＳＴがアサートされ
る。次のステップＳ７０６で、ラインカウント１が設定
値Ｌと等しければ１分割ブロックの終了となる。その場
合、次のステップＳ７０７でラインカウント１はリセッ
トされブロックカウントｄがインクリメントされる。ま
た、ここで位相記憶回路５０７から線形補間回路５０６
へ位相情報がロードされる。
行われ、また位相記憶回路５０７から線形補間回路５０
６へ初期位相情報がロードされ、次のステップに進む。
ステップＳ７０２では、ｈ、ｄからアドレスを計算し出
力する。次のステップＳ７０３ではｈをインクリメント
し、ステップＳ７０４の分岐によってＡ回のループの
後、ステップＳ７０５に進み、ピクセルカウントｈはリ
セット、ラインカウント１がインクリメントされ、また
線形補間回路５０６に対してＨＲＳＴがアサートされ
る。次のステップＳ７０６で、ラインカウント１が設定
値Ｌと等しければ１分割ブロックの終了となる。その場
合、次のステップＳ７０７でラインカウント１はリセッ
トされブロックカウントｄがインクリメントされる。ま
た、ここで位相記憶回路５０７から線形補間回路５０６
へ位相情報がロードされる。
【００３２】次のステップＳ７０８で、ブロックカウン
トｄが設定値Ｄ−１と等しかったらＨ＝Ｂとなり、最後
のブロックでは１ラインのピクセル数はＢとなる。ま
た、Ｄと等しかったならば、ブロック数ｄはリセットさ
れ、ここで位相記憶回路５０７へ線形補間回路５０６の
位相情報がストアされる。ストアされた位相情報は次回
からのロード情報となる。
トｄが設定値Ｄ−１と等しかったらＨ＝Ｂとなり、最後
のブロックでは１ラインのピクセル数はＢとなる。ま
た、Ｄと等しかったならば、ブロック数ｄはリセットさ
れ、ここで位相記憶回路５０７へ線形補間回路５０６の
位相情報がストアされる。ストアされた位相情報は次回
からのロード情報となる。
【００３３】図６は垂直縮小動作のフローチャートであ
る。図４との相違点は、ｕは入力画素カウンタ、ｖは出
力画素カウンタ、ｉはバッファメモリ１１４のアドレス
で水平方向の画素位置を表しており、アドレス発生回路
５０５によって管理され、前記ステップＳ７０２に示さ
れるようにｉ＝ｈ＋Ａ×ｄで与えられる。またステップ
Ｓ６０４でアドレス発生回路５０５の出力であるＨＲＳ
Ｔによってラインの終了を判定しており、Ｎの分岐を繰
り返すことによって１ライン分の線形補間処理を連続し
て行っている。ステップＳ６０４でＹに分岐するのは１
ラインの処理を終了したときである。その他は図４と同
一の動作をする。
る。図４との相違点は、ｕは入力画素カウンタ、ｖは出
力画素カウンタ、ｉはバッファメモリ１１４のアドレス
で水平方向の画素位置を表しており、アドレス発生回路
５０５によって管理され、前記ステップＳ７０２に示さ
れるようにｉ＝ｈ＋Ａ×ｄで与えられる。またステップ
Ｓ６０４でアドレス発生回路５０５の出力であるＨＲＳ
Ｔによってラインの終了を判定しており、Ｎの分岐を繰
り返すことによって１ライン分の線形補間処理を連続し
て行っている。ステップＳ６０４でＹに分岐するのは１
ラインの処理を終了したときである。その他は図４と同
一の動作をする。
【００３４】また、位相記憶回路５０５のロード、スト
アはアドレス発生回路５０５によって制御され、ロード
時は、ｕ、ｖ、ｋが位相情報として位相記憶回路５０７
からロードされ、ストア時には逆にｕ、ｖ、ｋが位相情
報として位相記憶回路５０７からストアされる。
アはアドレス発生回路５０５によって制御され、ロード
時は、ｕ、ｖ、ｋが位相情報として位相記憶回路５０７
からロードされ、ストア時には逆にｕ、ｖ、ｋが位相情
報として位相記憶回路５０７からストアされる。
【００３５】図８はＤＭＡＣ１１２の動作概念図であ
る。ＤＭＡＣ１１２はＤＲＡＭ１０５を２次元の平面と
みなした時にＤＲＡＭ１０５上の矩形領域に対してデー
タ転送を行う。図８において、Ｐ１、Ｐ２、Ｐ３、Ｐ
４、Ｐ５、Ｐ６はアドレスを、Ｎはデータ転送する矩形
領域のライン数を、Ｍは１ラインのピクセル数（ワード
数）を示している。また、点線で示されている距離Ｊの
値はすべて同じであり、Ｐ３−Ｐ２等と等しい。従っ
て、矩形の領域のＤＭＡは、左端のポインタから始まる
ＭワードのＤＭＡをＮ回繰り返すことによって実現する
ことができる。
る。ＤＭＡＣ１１２はＤＲＡＭ１０５を２次元の平面と
みなした時にＤＲＡＭ１０５上の矩形領域に対してデー
タ転送を行う。図８において、Ｐ１、Ｐ２、Ｐ３、Ｐ
４、Ｐ５、Ｐ６はアドレスを、Ｎはデータ転送する矩形
領域のライン数を、Ｍは１ラインのピクセル数（ワード
数）を示している。また、点線で示されている距離Ｊの
値はすべて同じであり、Ｐ３−Ｐ２等と等しい。従っ
て、矩形の領域のＤＭＡは、左端のポインタから始まる
ＭワードのＤＭＡをＮ回繰り返すことによって実現する
ことができる。
【００３６】図９は２次元ＤＭＡの動作フローチャート
である。図９において、ＰＩ、Ｍ、Ｎ、Ｊは図８に対応
しており、２次元ＤＭＡ１１２の設定レジスタにセット
される。まず、ステップＳ９０１でカウンタ値ｈ、ｌが
リセットされる。次のステップＳ９０２でｈ、ｖからア
ドレスａが求められ、次のステップＳ９０３でアドレス
ａに対してデータがライトされる。ステップＳ９０４で
は、カウンタｈがインクリメントされ、次のステップＳ
９０５でラインの終了を判定しており、Ｎの分岐を繰り
返すことによって、１ライン分の線形補間処理を連続し
て行っている。ステップＳ９０５でＹに分岐するのは１
ラインの処理を終了したときである。
である。図９において、ＰＩ、Ｍ、Ｎ、Ｊは図８に対応
しており、２次元ＤＭＡ１１２の設定レジスタにセット
される。まず、ステップＳ９０１でカウンタ値ｈ、ｌが
リセットされる。次のステップＳ９０２でｈ、ｖからア
ドレスａが求められ、次のステップＳ９０３でアドレス
ａに対してデータがライトされる。ステップＳ９０４で
は、カウンタｈがインクリメントされ、次のステップＳ
９０５でラインの終了を判定しており、Ｎの分岐を繰り
返すことによって、１ライン分の線形補間処理を連続し
て行っている。ステップＳ９０５でＹに分岐するのは１
ラインの処理を終了したときである。
【００３７】ステップＳ９０６に進むとｈはリセットさ
れ、１がインクリメントされる。そして次のステップＳ
９０７でライン数の比較を行い、全ラインが転送されて
いたならば終了し、そうでなければステップＳ９０２に
進んで次のラインのＤＭＡを行う。以上のフローによっ
て２次元ＤＭＡが実現できる。
れ、１がインクリメントされる。そして次のステップＳ
９０７でライン数の比較を行い、全ラインが転送されて
いたならば終了し、そうでなければステップＳ９０２に
進んで次のラインのＤＭＡを行う。以上のフローによっ
て２次元ＤＭＡが実現できる。
【００３８】次にシステムの伸張再生動作を具体的に説
明する。ＪＰＥＧ圧縮ファイルの元画像サイズの縦横比
が４：３、水平２０４８ピクセル、垂直１５３６ピクセ
ルで、ＹＵＶ４２２の画像データを、７５２×４８５に
縮小する場合で、バッファメモリ１１０の水平方向の容
量Ｈａ＝３２０、および１１４の容量Ｈｂ＝７５２とす
る時について考える。
明する。ＪＰＥＧ圧縮ファイルの元画像サイズの縦横比
が４：３、水平２０４８ピクセル、垂直１５３６ピクセ
ルで、ＹＵＶ４２２の画像データを、７５２×４８５に
縮小する場合で、バッファメモリ１１０の水平方向の容
量Ｈａ＝３２０、および１１４の容量Ｈｂ＝７５２とす
る時について考える。
【００３９】まず縮小率は、水平方向が、 ７５２／２０４８＝４７／１２８ となり、垂直方向が、 ４８５／１５３６〜７／２２ となる。
【００４０】従って、水平縮小回路１１１のＩｈ、Ｋｈ
は、 １ｈ＝ｉｎｔ（１２８／４７）＝２ Ｋｈ＝１２８／４７−２＝３４／４７ となり、垂直縮小回路１１３のＩｖ、Ｋｖは、 Ｉｖ＝ｉｎｔ（２２／７）＝３ Ｋｖ＝２２／７−３＝１／７ となる。
は、 １ｈ＝ｉｎｔ（１２８／４７）＝２ Ｋｈ＝１２８／４７−２＝３４／４７ となり、垂直縮小回路１１３のＩｖ、Ｋｖは、 Ｉｖ＝ｉｎｔ（２２／７）＝３ Ｋｖ＝２２／７−３＝１／７ となる。
【００４１】また、図１のブロックラスタ変換回路１０
９の水平方向の処理単位Ｈａ′を２５６に設定する。こ
れは、水平縮小率４７／１２８の分母１２８とＪＰＥＧ
データのＭＣＵ（Ｍｉｎｉｍｕｍ Ｃｏｄｅｄ Ｕｎｉ
ｔ）の水平方向のピクセル数１６（ＹＵＶ４２２の場
合）の最小公倍数で、かつＨａの最大値である。また、
図５のライン数レジスタ５０１を８（ＹＵＶ４２２の場
合）に設定する。これはＪＰＥＧデータのＭＣＵの垂直
方向のピクセル数である。ピクセル数レジスタ５０２お
よび５０３を９４に設定する。これは水平縮小率４７／
１２８にＨａ′を乗算したものであり、水平縮小後に２
５６ピクセルが９４ピクセルになることを意味する。
９の水平方向の処理単位Ｈａ′を２５６に設定する。こ
れは、水平縮小率４７／１２８の分母１２８とＪＰＥＧ
データのＭＣＵ（Ｍｉｎｉｍｕｍ Ｃｏｄｅｄ Ｕｎｉ
ｔ）の水平方向のピクセル数１６（ＹＵＶ４２２の場
合）の最小公倍数で、かつＨａの最大値である。また、
図５のライン数レジスタ５０１を８（ＹＵＶ４２２の場
合）に設定する。これはＪＰＥＧデータのＭＣＵの垂直
方向のピクセル数である。ピクセル数レジスタ５０２お
よび５０３を９４に設定する。これは水平縮小率４７／
１２８にＨａ′を乗算したものであり、水平縮小後に２
５６ピクセルが９４ピクセルになることを意味する。
【００４２】また、分割数レジスタ５０４を８に設定す
る。これは元画像の水平サイズ２０４８をＨａ′で除算
し切り上げした値である。また、位相記憶回路５０７の
初期位相情報、ｕ、ｖ、ｋはすべて０にリセットされ
る。また、２次元ＤＭＡＣ１１２の設定レジスタＭはピ
クセル数レジスタ５０２等と同じ９４に、Ｎは３に設定
される。但し、Ｎは処理の進行に合わせて２もしくは３
に再設定される。それは，垂直縮小率７／２２に垂直処
理単位８を乗算すると２．５程度になり、これは８ライ
ン入力されたときに２ラインもしくは３ライン出力され
ることを意味するからである。また、スタートポインタ
Ｐ１は図１０のＰｂに、オフセットＪは適宜設定され
る。
る。これは元画像の水平サイズ２０４８をＨａ′で除算
し切り上げした値である。また、位相記憶回路５０７の
初期位相情報、ｕ、ｖ、ｋはすべて０にリセットされ
る。また、２次元ＤＭＡＣ１１２の設定レジスタＭはピ
クセル数レジスタ５０２等と同じ９４に、Ｎは３に設定
される。但し、Ｎは処理の進行に合わせて２もしくは３
に再設定される。それは，垂直縮小率７／２２に垂直処
理単位８を乗算すると２．５程度になり、これは８ライ
ン入力されたときに２ラインもしくは３ライン出力され
ることを意味するからである。また、スタートポインタ
Ｐ１は図１０のＰｂに、オフセットＪは適宜設定され
る。
【００４３】以上の初期設定での動作を図１０を用いて
説明する。まず、ＣＰＵ１０１はＤＲＡＭ１０５上にＪ
ＰＥＧデータ用のメモリ領域と再縮小データ用の領域を
確保する。そして記録媒体１０３に蓄積されているＪＰ
ＥＧファイルを読み出し、ＤＲＡＭ１０５上のポインタ
Ｐａから順に書き込むことによってＪＰＥＧデータ領域
に転送する。そしてＤＭＡＣ１０７はＰａから順次デー
タをＪＰＥＧデータを読み出し伸張回路１０８へ出力す
る。
説明する。まず、ＣＰＵ１０１はＤＲＡＭ１０５上にＪ
ＰＥＧデータ用のメモリ領域と再縮小データ用の領域を
確保する。そして記録媒体１０３に蓄積されているＪＰ
ＥＧファイルを読み出し、ＤＲＡＭ１０５上のポインタ
Ｐａから順に書き込むことによってＪＰＥＧデータ領域
に転送する。そしてＤＭＡＣ１０７はＰａから順次デー
タをＪＰＥＧデータを読み出し伸張回路１０８へ出力す
る。
【００４４】伸張回路１０８は順次伸張を行い、伸張デ
ータをブロックラスタ変換回路１０９へブロックスキャ
ンで出力する。ブロックラスタ変換回路１０９はＨａ′
×８ワード単位でブロックラスタ変換を行うので、Ｈ
ａ′＝２５６であるから１６ＭＣＵ分伸張データが入力
されたなら、順次ラスタスキャンに変換して出力してい
く。１６ＭＣＵ分の伸張ラスタスキャンデータは、２５
６×８ワード、すなわち１ライン２５６ピクセルの８ラ
インのデータとなる。
ータをブロックラスタ変換回路１０９へブロックスキャ
ンで出力する。ブロックラスタ変換回路１０９はＨａ′
×８ワード単位でブロックラスタ変換を行うので、Ｈ
ａ′＝２５６であるから１６ＭＣＵ分伸張データが入力
されたなら、順次ラスタスキャンに変換して出力してい
く。１６ＭＣＵ分の伸張ラスタスキャンデータは、２５
６×８ワード、すなわち１ライン２５６ピクセルの８ラ
インのデータとなる。
【００４５】ラスタスキャンに変換された画像データは
水平縮小回路１１１に順次入力され、水平縮小処理され
る。ここで１ラインは２５６×４７／１２８＝９４ピク
セルに縮小され、９４ピクセル×８ラインに変換されて
垂直縮小回路１１３に入力される。垂直縮小回路１１３
では前述の図６、７のフローチャートに従って処理を行
う。ここで、ＡおよびＢは９４、Ｌは８、Ｄは８に設定
されているので、アドレス発生は９４×８の矩形画像デ
ータに対して０から９３の繰り返しを８回行って垂直縮
小処理し、９４×３の矩形画像データをラスタスキャン
で順次出力する。２次元ＤＭＡＣ１１２は、９４×３の
矩形画像データをＰｂを左上の角とする９４×３の矩形
領域に転送する。これで１分割矩形領域の処理が終了す
る。
水平縮小回路１１１に順次入力され、水平縮小処理され
る。ここで１ラインは２５６×４７／１２８＝９４ピク
セルに縮小され、９４ピクセル×８ラインに変換されて
垂直縮小回路１１３に入力される。垂直縮小回路１１３
では前述の図６、７のフローチャートに従って処理を行
う。ここで、ＡおよびＢは９４、Ｌは８、Ｄは８に設定
されているので、アドレス発生は９４×８の矩形画像デ
ータに対して０から９３の繰り返しを８回行って垂直縮
小処理し、９４×３の矩形画像データをラスタスキャン
で順次出力する。２次元ＤＭＡＣ１１２は、９４×３の
矩形画像データをＰｂを左上の角とする９４×３の矩形
領域に転送する。これで１分割矩形領域の処理が終了す
る。
【００４６】そして次の矩形領域の処理を行うため２次
元ＤＭＡＣ１１２のスタートポインタＰ１を図１０のＰ
ｃに再設定する。Ｍ、Ｎ、Ｊは変更の必要はない。ま
た、ＰｃはＰｂ＋Ｍによって２次元ＤＭＡＣ１１２自身
で再設定することもできる。２回目の矩形処理では、１
回目と同様にブロックラスタ変換回路１０９から２５６
ピクセル×８ラインの矩形画像データが出力され、水平
縮小回路１１１から９４ピクセル×８ラインの矩形画像
データが出力される。
元ＤＭＡＣ１１２のスタートポインタＰ１を図１０のＰ
ｃに再設定する。Ｍ、Ｎ、Ｊは変更の必要はない。ま
た、ＰｃはＰｂ＋Ｍによって２次元ＤＭＡＣ１１２自身
で再設定することもできる。２回目の矩形処理では、１
回目と同様にブロックラスタ変換回路１０９から２５６
ピクセル×８ラインの矩形画像データが出力され、水平
縮小回路１１１から９４ピクセル×８ラインの矩形画像
データが出力される。
【００４７】垂直縮小回路１１３では、９４から１８７
のアドレス発生を８回繰り返して９４×３の矩形画像デ
ータを出力し、２次元ＤＭＡＣ１１２によってＰｃを左
上の角とする９４×３の矩形領域に転送されて２回目の
処理が終了する。以後同様にして８回目の処理まで終了
すると、元画像での２０４８ピクセル×８ライン、縮小
画像にして７５２×２ラインの処理が終了する。
のアドレス発生を８回繰り返して９４×３の矩形画像デ
ータを出力し、２次元ＤＭＡＣ１１２によってＰｃを左
上の角とする９４×３の矩形領域に転送されて２回目の
処理が終了する。以後同様にして８回目の処理まで終了
すると、元画像での２０４８ピクセル×８ライン、縮小
画像にして７５２×２ラインの処理が終了する。
【００４８】このとき、位相記憶回路５０７の位相情
報、ｕ、ｖ、ｋは、ｕ＝９、ｖ＝３、ｋ＝３／７が位相
記憶回路５０７にストアされ、次回の処理ではこの位相
情報が最初にロードされて垂直縮小処理を行う。またこ
のとき、バッファメモリ１１４には元画像の８ライン目
が水平７５２ピクセルに縮小されて蓄積されており、次
回の垂直縮小処理に使用される。
報、ｕ、ｖ、ｋは、ｕ＝９、ｖ＝３、ｋ＝３／７が位相
記憶回路５０７にストアされ、次回の処理ではこの位相
情報が最初にロードされて垂直縮小処理を行う。またこ
のとき、バッファメモリ１１４には元画像の８ライン目
が水平７５２ピクセルに縮小されて蓄積されており、次
回の垂直縮小処理に使用される。
【００４９】次に２次元ＤＭＡＣ１１２のスタートポイ
ンタＰ１を図１０のＰｄに、Ｎを２に再設定する。Ｐｄ
はＰｂ＋（Ｊ＋Ｍ）×Ｎによって２次元ＤＭＡＣ１１２
自身で再設定することもできる。そして９回目の処理で
は、１回目と同様にブロックラスタ変換回路１０９から
２５６ピクセル×８ラインの矩形画像データが出力さ
れ、水平縮小回路１１１から９４ピクセル×８ラインの
矩形画像データが出力される。垂直縮小回路１１３で
は、０から９３のアドレス発生を８回繰り返して９４×
２の矩形画像データを出力し、２次元ＤＭＡＣ１１２に
よってＰｄを左上の角とする９４×２の矩形領域に転送
されて９回目の処理が終了する。
ンタＰ１を図１０のＰｄに、Ｎを２に再設定する。Ｐｄ
はＰｂ＋（Ｊ＋Ｍ）×Ｎによって２次元ＤＭＡＣ１１２
自身で再設定することもできる。そして９回目の処理で
は、１回目と同様にブロックラスタ変換回路１０９から
２５６ピクセル×８ラインの矩形画像データが出力さ
れ、水平縮小回路１１１から９４ピクセル×８ラインの
矩形画像データが出力される。垂直縮小回路１１３で
は、０から９３のアドレス発生を８回繰り返して９４×
２の矩形画像データを出力し、２次元ＤＭＡＣ１１２に
よってＰｄを左上の角とする９４×２の矩形領域に転送
されて９回目の処理が終了する。
【００５０】以後同様の処理を繰り返すことによって、
元画像を水平８分割、垂直１９２分割して処理すること
ができ、全再生縮小画像データ７５２ピクセル×４８９
ラインを得る。４８９−４８５の４ラインは誤差である
ので、上下２ラインを削除するもしくは下４ライン分の
処理を行わない等して調整すればよい。
元画像を水平８分割、垂直１９２分割して処理すること
ができ、全再生縮小画像データ７５２ピクセル×４８９
ラインを得る。４８９−４８５の４ラインは誤差である
ので、上下２ラインを削除するもしくは下４ライン分の
処理を行わない等して調整すればよい。
【００５１】全再生縮小画像データが準備できたら、Ｄ
ＭＡＣ１１５のスタートポインタを図１０のＰｂに、水
平ピクセル数を７５２に、垂直ライン数を２４３に、オ
フセットをＤＭＡＣ１１２に設定したＪ×２＋７５２に
設定し、再生回路１１６へ１フィールド分の画像データ
を転送する。再生回路１１６は画像データに対して変
調、同期信号の付加、ＤＡコンバート等をしてビデオ信
号を生成する。
ＭＡＣ１１５のスタートポインタを図１０のＰｂに、水
平ピクセル数を７５２に、垂直ライン数を２４３に、オ
フセットをＤＭＡＣ１１２に設定したＪ×２＋７５２に
設定し、再生回路１１６へ１フィールド分の画像データ
を転送する。再生回路１１６は画像データに対して変
調、同期信号の付加、ＤＡコンバート等をしてビデオ信
号を生成する。
【００５２】また、次のＴＶフィールドでは、スタート
ポインタをＰｂの直下のポインタに、垂直ライン数を２
４２に再設定し、再生回路１１６へ１フィールド分の画
像データを転送する。以後２フィールドのＤＭＡ転送を
繰り返す。以上の動作によって２０４８ピクセル×１５
３６ラインのＪＰＥＧ伸張データに対して４：３縦横比
のままフル画面のビデオ信号を生成し再生することがで
きる。
ポインタをＰｂの直下のポインタに、垂直ライン数を２
４２に再設定し、再生回路１１６へ１フィールド分の画
像データを転送する。以後２フィールドのＤＭＡ転送を
繰り返す。以上の動作によって２０４８ピクセル×１５
３６ラインのＪＰＥＧ伸張データに対して４：３縦横比
のままフル画面のビデオ信号を生成し再生することがで
きる。
【００５３】また、ブロックラスタ変換器１０９の水平
方向の処理単位Ｈａ′をＨａとして処理することもでき
る。すなわち、水平方向の縮小率４７／１２８を１１８
／３２０と近似する。そしてＨａ′＝３２０、ライン数
レジスタ５０１を８（ＹＵＶ４２２の場合）ピクセル数
Ａレジスタ５０２を１１８に、ピクセル数Ｂレジスタ５
０３を４７に設定する。但し、画像の右端の分割矩形領
域を処理するときには、Ｈａ′＝１２８に再設定され
る。
方向の処理単位Ｈａ′をＨａとして処理することもでき
る。すなわち、水平方向の縮小率４７／１２８を１１８
／３２０と近似する。そしてＨａ′＝３２０、ライン数
レジスタ５０１を８（ＹＵＶ４２２の場合）ピクセル数
Ａレジスタ５０２を１１８に、ピクセル数Ｂレジスタ５
０３を４７に設定する。但し、画像の右端の分割矩形領
域を処理するときには、Ｈａ′＝１２８に再設定され
る。
【００５４】また、分割レジスタ５０４を７に設定し、
位相記憶回路５０７の初期位相情報、ｕ、ｖ、ｋはすべ
て０にリセットされる。また、２次元ＤＭＡＣ１１２の
設定レジスタＭはピクセル数レジスタ５０２等と同じ１
１８に、Ｎは３に設定される。但し、Ｍは画像の右端の
分割矩形領域を処理するときには４７に、Ｎは処理の進
行によって適宜２もしくは３に再設定される。また、ス
タートポインタＰ１は図１０のＰｂに、オフセットＪは
適宜設定される。
位相記憶回路５０７の初期位相情報、ｕ、ｖ、ｋはすべ
て０にリセットされる。また、２次元ＤＭＡＣ１１２の
設定レジスタＭはピクセル数レジスタ５０２等と同じ１
１８に、Ｎは３に設定される。但し、Ｍは画像の右端の
分割矩形領域を処理するときには４７に、Ｎは処理の進
行によって適宜２もしくは３に再設定される。また、ス
タートポインタＰ１は図１０のＰｂに、オフセットＪは
適宜設定される。
【００５５】以上の設定で前述の分割処理と同様の処理
を行うことによって、元画像を水平７分割、垂直１９２
分割して処理することができ、全再生縮小画像データ７
５６ピクセル×４８９ラインを得る。但し、バッファメ
モリ１１４の容量Ｈｂは７５６以上必要となる。また、
水平方向の誤差４ピクセルと垂直方向の誤差４ラインは
縮小処理後に調整すればよい。
を行うことによって、元画像を水平７分割、垂直１９２
分割して処理することができ、全再生縮小画像データ７
５６ピクセル×４８９ラインを得る。但し、バッファメ
モリ１１４の容量Ｈｂは７５６以上必要となる。また、
水平方向の誤差４ピクセルと垂直方向の誤差４ラインは
縮小処理後に調整すればよい。
【００５６】また、水平縮小回路１１１をわずかに変更
することで水平拡大縮小回路を実現することができる。
図１１は水平方向に４／３倍拡大する処理の概念図であ
る。図１１においてブロックラスタ変換が矩形領域Ａと
矩形領域Ｂに分割されて行むれる時、矩形領域Ａ′と矩
形領域Ｂ′はその拡大処理後の分割を表している。矩形
領域Ｂ′の三角で示された画素は、矩形領域Ａおよび矩
形領域Ｂの両方を参照しなければ補間することができな
い。従って、矩形領域Ａの白丸で示される画素の値とそ
の時の補間比率Ｋｈを矩形領域Ｂを処理するときまで記
憶しておく必要がある。
することで水平拡大縮小回路を実現することができる。
図１１は水平方向に４／３倍拡大する処理の概念図であ
る。図１１においてブロックラスタ変換が矩形領域Ａと
矩形領域Ｂに分割されて行むれる時、矩形領域Ａ′と矩
形領域Ｂ′はその拡大処理後の分割を表している。矩形
領域Ｂ′の三角で示された画素は、矩形領域Ａおよび矩
形領域Ｂの両方を参照しなければ補間することができな
い。従って、矩形領域Ａの白丸で示される画素の値とそ
の時の補間比率Ｋｈを矩形領域Ｂを処理するときまで記
憶しておく必要がある。
【００５７】図１２は水平拡大縮小回路の詳細図であ
る。図１２において、１２０３は線形補間回路であり、
その動作は図４のフローチャートと同一である。但し、
拡大の場合はＩｈは必ず０になる。１２０１および１２
０２はＦＦである。１２０６は１：８のセレクタ、１２
０８は８：１のセレクタ、１２０７はラッチであり、こ
れらによりデータ記憶回路１２０９を構成する。１２０
４は通常のデータフローとデータ記憶回路１２０９から
のデータロードとを切り替えるセレクタ、１２０５は線
形補間回路１２０３の補間比率Ｋｈのロード、ストアを
行う位相記憶回路である。
る。図１２において、１２０３は線形補間回路であり、
その動作は図４のフローチャートと同一である。但し、
拡大の場合はＩｈは必ず０になる。１２０１および１２
０２はＦＦである。１２０６は１：８のセレクタ、１２
０８は８：１のセレクタ、１２０７はラッチであり、こ
れらによりデータ記憶回路１２０９を構成する。１２０
４は通常のデータフローとデータ記憶回路１２０９から
のデータロードとを切り替えるセレクタ、１２０５は線
形補間回路１２０３の補間比率Ｋｈのロード、ストアを
行う位相記憶回路である。
【００５８】図１１の白丸のデータをセレクタ１２０６
をコントロールすることにより、ラッチ１２０７に順次
蓄積し、また最下位ラインの白丸のときのＫｈを位相記
憶回路１２０５にストアし、矩形領域Ｂのそれぞれのラ
インの先頭でＫｈを線形補間回路１２０３に対してロー
ドし、セレクタ１２０４でデータ記憶回路１２０９側を
選択し、セレクタ１２０８を適宜選択することによって
白丸のデータをロードし水平拡大処理を行うことができ
る。
をコントロールすることにより、ラッチ１２０７に順次
蓄積し、また最下位ラインの白丸のときのＫｈを位相記
憶回路１２０５にストアし、矩形領域Ｂのそれぞれのラ
インの先頭でＫｈを線形補間回路１２０３に対してロー
ドし、セレクタ１２０４でデータ記憶回路１２０９側を
選択し、セレクタ１２０８を適宜選択することによって
白丸のデータをロードし水平拡大処理を行うことができ
る。
【００５９】また、バッファメモリ１１４の容量を倍に
することで、垂直拡大縮小回路を実現することができ
る。図１４は垂直拡大縮小回路の詳細図である。図１４
において、１４０８および１４０９はＨｂワードのライ
ンメモリであり、その他は、図５の回路と同一構成であ
る。また、アドレス発生回路１４０５の動作は図７のフ
ローチャートと、線形補間回路１４０６の動作は図６の
フローチャートと同じである。但し、拡大の場合はＩｖ
は必ず０になり、ライン数レジスタ１４０１のＬは入力
のライン数ではなく出力のライン数に設定される。ま
た、入力は片方のラインメモリにライトされるだけで、
線形補間回路１４０６にはラインメモリのリードデータ
だけが入力される。また、ラインメモリ１４０８と１４
０９はＨＲＳＴによってスワップされる。その他の動作
は垂直縮小回路１１３と同様である。
することで、垂直拡大縮小回路を実現することができ
る。図１４は垂直拡大縮小回路の詳細図である。図１４
において、１４０８および１４０９はＨｂワードのライ
ンメモリであり、その他は、図５の回路と同一構成であ
る。また、アドレス発生回路１４０５の動作は図７のフ
ローチャートと、線形補間回路１４０６の動作は図６の
フローチャートと同じである。但し、拡大の場合はＩｖ
は必ず０になり、ライン数レジスタ１４０１のＬは入力
のライン数ではなく出力のライン数に設定される。ま
た、入力は片方のラインメモリにライトされるだけで、
線形補間回路１４０６にはラインメモリのリードデータ
だけが入力される。また、ラインメモリ１４０８と１４
０９はＨＲＳＴによってスワップされる。その他の動作
は垂直縮小回路１１３と同様である。
【００６０】図１３は垂直方向に５／２倍拡大する処理
の概念図である。例えば出力の第２ラインおよび第３ラ
インはどちらも入力の第１ラインおよび第２ラインから
補間される。従って、垂直の拡大処理を行いラスタ出力
するためには、入力のラインバッファを２ライン分設け
る必要がある。アドレス発生回路１４０５は、そのよう
な時に第３入力ラインのバッファメモリ１４０８への書
き込みディセーブルし、２つのラインメモリからのリー
ドのみ行う。従って、図１３の場合、アドレスのスキャ
ンを６回繰り返すことにより、垂直拡大処理を実現する
ことができる。
の概念図である。例えば出力の第２ラインおよび第３ラ
インはどちらも入力の第１ラインおよび第２ラインから
補間される。従って、垂直の拡大処理を行いラスタ出力
するためには、入力のラインバッファを２ライン分設け
る必要がある。アドレス発生回路１４０５は、そのよう
な時に第３入力ラインのバッファメモリ１４０８への書
き込みディセーブルし、２つのラインメモリからのリー
ドのみ行う。従って、図１３の場合、アドレスのスキャ
ンを６回繰り返すことにより、垂直拡大処理を実現する
ことができる。
【００６１】また、拡大縮小回路の前段にＬＰＦ（Ｌｏ
ｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を挿入することによっ
て、エイリアスの少ない、良好な縮小、拡大画像を得る
ことができる。図１５は水平ＬＰＦ回路の例である。図
１５において１５０３および１５０４はＦＦ、１５０１
および１５０２はスイッチ、１５０５、１５０６はＬＰ
Ｆの特性を決定するα、βのレジスタ、１５０７、１５
０８は乗算器、１５０９、１５１０は加算器である。
α、βの設定によってフィルタ係数［１２１］、［１１
１］、［１０１］等のフィルタを実現することが可能で
ある。
ｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を挿入することによっ
て、エイリアスの少ない、良好な縮小、拡大画像を得る
ことができる。図１５は水平ＬＰＦ回路の例である。図
１５において１５０３および１５０４はＦＦ、１５０１
および１５０２はスイッチ、１５０５、１５０６はＬＰ
Ｆの特性を決定するα、βのレジスタ、１５０７、１５
０８は乗算器、１５０９、１５１０は加算器である。
α、βの設定によってフィルタ係数［１２１］、［１１
１］、［１０１］等のフィルタを実現することが可能で
ある。
【００６２】レジスタ１５０５および１５０６、乗算器
１５０７および１５０８はシフト加算等の組み合わせで
構成することもできる。例えば、α＝０．５、β＝０．
２５とすると、出力は ０．２５×Ｐi-1 ＋０．５×Ｐi ＋０．２５×Ｐi+1 となり、フィルタ係数［１／４、１／２、１／４］のフ
ィルタとなる。
１５０７および１５０８はシフト加算等の組み合わせで
構成することもできる。例えば、α＝０．５、β＝０．
２５とすると、出力は ０．２５×Ｐi-1 ＋０．５×Ｐi ＋０．２５×Ｐi+1 となり、フィルタ係数［１／４、１／２、１／４］のフ
ィルタとなる。
【００６３】１５１１および１５１２はデータ記憶回路
である。データ記憶回路１５１２は、データ記憶回路１
２０９と同様に分割矩形領域の境界において右端の８つ
のデータを、データ記憶回路１５１１は右端の１つ手前
の８つのデータを蓄積し、右隣りの矩形領域の処理を行
う時に各ラインの最初にスイッチ１５０１および１５０
２によってロードする。以上の動作によって分割矩形領
域の境界においても出力が不連続にならずに帯域制限す
ることができる。
である。データ記憶回路１５１２は、データ記憶回路１
２０９と同様に分割矩形領域の境界において右端の８つ
のデータを、データ記憶回路１５１１は右端の１つ手前
の８つのデータを蓄積し、右隣りの矩形領域の処理を行
う時に各ラインの最初にスイッチ１５０１および１５０
２によってロードする。以上の動作によって分割矩形領
域の境界においても出力が不連続にならずに帯域制限す
ることができる。
【００６４】図１６は垂直ＬＰＦ回路の例である。１６
０４はアドレス発生回路、１６０１はライン数レジス
タ、１６０２、１６０３はピクセル数レジスタであり、
図５のそれぞれの回路と同一のものである。１６０５、
１６０６はＬＰＦの特性を決定するα、βのレジスタで
あり、１６０７、１６０８は乗算器、１６０９、１６１
０は加算器である。α、βの設定によってフィルタ係数
［１２１］、［１１１］、［１０１］等のフィルタを実
現することが可能である。レジスタ１６０５および１６
０６、乗算器１６０７および１６０８はシフト加算等の
組み合わせで構成することもできる。
０４はアドレス発生回路、１６０１はライン数レジス
タ、１６０２、１６０３はピクセル数レジスタであり、
図５のそれぞれの回路と同一のものである。１６０５、
１６０６はＬＰＦの特性を決定するα、βのレジスタで
あり、１６０７、１６０８は乗算器、１６０９、１６１
０は加算器である。α、βの設定によってフィルタ係数
［１２１］、［１１１］、［１０１］等のフィルタを実
現することが可能である。レジスタ１６０５および１６
０６、乗算器１６０７および１６０８はシフト加算等の
組み合わせで構成することもできる。
【００６５】１６１１、１６１２はバッファメモリ１１
４に相当するバッファメモリであり、先に述べたように
合わせてＨｂ×２ワードの容量、すなわち水平Ｈｂピク
セル２ライン分のディレイラインとなる。バッファメモ
リ１６１１に蓄積されたデータは、アドレス発生回路１
６０４によって生成されたアドレスのデータがリードさ
れ画像データＰｉ、ｕ−１となり、その直後同アドレス
に対して入力データＰｉ、ｕ−１がライトされる。
４に相当するバッファメモリであり、先に述べたように
合わせてＨｂ×２ワードの容量、すなわち水平Ｈｂピク
セル２ライン分のディレイラインとなる。バッファメモ
リ１６１１に蓄積されたデータは、アドレス発生回路１
６０４によって生成されたアドレスのデータがリードさ
れ画像データＰｉ、ｕ−１となり、その直後同アドレス
に対して入力データＰｉ、ｕ−１がライトされる。
【００６６】また、バッファメモリ１６１２に蓄積され
たデータは、アドレス発生回路１６０４によって生成さ
れたアドレスのデータがリードされ画像データＰｉ、ｕ
−１となる。例えば、α＝０．５、β＝０．２５とする
と、出力は ０．２５×Ｐi 、 u-1 ＋０．５×Ｐi 、 u ＋０．２５×Ｐi 、 u+1 となり、フィルタ係数［１／４、１／２、１／４］のフ
ィルタとなる。
たデータは、アドレス発生回路１６０４によって生成さ
れたアドレスのデータがリードされ画像データＰｉ、ｕ
−１となる。例えば、α＝０．５、β＝０．２５とする
と、出力は ０．２５×Ｐi 、 u-1 ＋０．５×Ｐi 、 u ＋０．２５×Ｐi 、 u+1 となり、フィルタ係数［１／４、１／２、１／４］のフ
ィルタとなる。
【００６７】また、アドレス発生回路１６０４において
ステート７０５に相当するＨＲＳＴが発生したならば、
バッファメモリ１６１１と１６１２をスワップしてデー
タチャネルを切り替える。また、スワップすることによ
り、次のラインにおいても同様のデータフローで同一係
数のフィルタ処理を行うことができる。なお、本実施の
形態においては、補間方法は線形補間を用いて説明した
が、キュービック補間法を用いてもよい。
ステート７０５に相当するＨＲＳＴが発生したならば、
バッファメモリ１６１１と１６１２をスワップしてデー
タチャネルを切り替える。また、スワップすることによ
り、次のラインにおいても同様のデータフローで同一係
数のフィルタ処理を行うことができる。なお、本実施の
形態においては、補間方法は線形補間を用いて説明した
が、キュービック補間法を用いてもよい。
【００６８】次に第２の実施の形態を説明する。図１７
は本発明の第２の実施の形態を示す。図１７において、
１７０１はシステム全体をコントロールするＣＰＵ（Ｃ
ｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、１７
０２はＣＰＵのためのインタフェース回路、１７０３は
メモリカード等の記録媒体、１７０４は記録媒体１７０
３のためのインタフェース回路、１７０５は、画像デー
タを記憶するためのＤＲＡＭ、１７０６はシステムのシ
ーケンシャルな制御やバスアービトレーション等のコン
トロールを司るシステムコントローラである。
は本発明の第２の実施の形態を示す。図１７において、
１７０１はシステム全体をコントロールするＣＰＵ（Ｃ
ｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、１７
０２はＣＰＵのためのインタフェース回路、１７０３は
メモリカード等の記録媒体、１７０４は記録媒体１７０
３のためのインタフェース回路、１７０５は、画像デー
タを記憶するためのＤＲＡＭ、１７０６はシステムのシ
ーケンシャルな制御やバスアービトレーション等のコン
トロールを司るシステムコントローラである。
【００６９】１７０８はＪＰＥＧデータをブロック単位
で伸張する公知の伸張回路、１７０７はＤＲＡＭ１７０
５上のデータを伸張回路１７０８へ転送するためのダイ
レクトメモリアクセスコントローラ（以下ＤＭＡＣ）、
１７０９は伸張回路１７０８によって伸張されたブロッ
クスキャンの画像データをラスタスキャン画像データに
変換するためのブロックラスタ変換回路、１７１０はブ
ロックラスタ変換用のバッファメモリで、Ｈａ×８ワー
ドの容量を持つ。従って、ブロックラスタ変換回路１７
０９は、水平ピクセル１１ａまでのブロックスキャンデ
ータを一度にラスタデータに変換することができる。
で伸張する公知の伸張回路、１７０７はＤＲＡＭ１７０
５上のデータを伸張回路１７０８へ転送するためのダイ
レクトメモリアクセスコントローラ（以下ＤＭＡＣ）、
１７０９は伸張回路１７０８によって伸張されたブロッ
クスキャンの画像データをラスタスキャン画像データに
変換するためのブロックラスタ変換回路、１７１０はブ
ロックラスタ変換用のバッファメモリで、Ｈａ×８ワー
ドの容量を持つ。従って、ブロックラスタ変換回路１７
０９は、水平ピクセル１１ａまでのブロックスキャンデ
ータを一度にラスタデータに変換することができる。
【００７０】１７１１は垂直方向に任意の整数比で間引
きすることのできる垂直間引き回路、１７１２は水平方
向に線形補間等によって任意の変倍率で変倍することの
できる水平変倍回路であり、動作は図４のフローチャー
トと同一である。１７１３はＤＲＡＭ１７０５に２次元
的にＤＭＡ転送するためのＤＭＡであり、図１のＤＭＡ
Ｃ１１２と同様の動作をする。１７１５は線形補間等に
よって水平方向に変倍する水平変倍回路１１３であり、
動作は図４のフローチャートと同一である。
きすることのできる垂直間引き回路、１７１２は水平方
向に線形補間等によって任意の変倍率で変倍することの
できる水平変倍回路であり、動作は図４のフローチャー
トと同一である。１７１３はＤＲＡＭ１７０５に２次元
的にＤＭＡ転送するためのＤＭＡであり、図１のＤＭＡ
Ｃ１１２と同様の動作をする。１７１５は線形補間等に
よって水平方向に変倍する水平変倍回路１１３であり、
動作は図４のフローチャートと同一である。
【００７１】１７１７は線形補間等によって垂直方向に
変倍する垂直変倍回路であり、図１の垂直縮小回路１１
３と類似している。但し、分割処理には対応しなくても
よいので、図５のピクセル数レジスタ５０３、分割数レ
ジスタ５０４、および位相記憶回路５０７は必要ない。
１７１６は垂直変倍回路１７１７のためのバッファメモ
リであり、Ｈｂワードの容量、すなわち水平Ｈｂピクセ
ル１ライン分のディレイラインとなる。１７１８は垂直
変倍回路１７１７の出力をＤＲＡＭ１７０５に転送する
ためのＤＭＡＣである。１７１９はＫＲＡＭ１７０５の
上の画像データを再生回路１７２０に転送するためのＤ
ＭＡＣである。１７２０は画像データに対して変調、同
期信号の付加、ＤＡ変換等をしてビデオ信号を生成する
再生回路である。また１７００はＣＰＵ１７０１のプロ
グラムを記憶するＲＯＭであり、図１のＲＯＭ１００と
同様に構成される。
変倍する垂直変倍回路であり、図１の垂直縮小回路１１
３と類似している。但し、分割処理には対応しなくても
よいので、図５のピクセル数レジスタ５０３、分割数レ
ジスタ５０４、および位相記憶回路５０７は必要ない。
１７１６は垂直変倍回路１７１７のためのバッファメモ
リであり、Ｈｂワードの容量、すなわち水平Ｈｂピクセ
ル１ライン分のディレイラインとなる。１７１８は垂直
変倍回路１７１７の出力をＤＲＡＭ１７０５に転送する
ためのＤＭＡＣである。１７１９はＫＲＡＭ１７０５の
上の画像データを再生回路１７２０に転送するためのＤ
ＭＡＣである。１７２０は画像データに対して変調、同
期信号の付加、ＤＡ変換等をしてビデオ信号を生成する
再生回路である。また１７００はＣＰＵ１７０１のプロ
グラムを記憶するＲＯＭであり、図１のＲＯＭ１００と
同様に構成される。
【００７２】図１８は、第２の実施の形態の動作概念図
である。次に図１８と共に伸張再生動作について説明す
る。ＪＰＥＧ圧縮ファイルの元画像サイズの縦横比が
４：３、水平２０４８ピクセル、垂直１５３６ピクセル
で、ＹＵＶ４２２の画像データを、７２４×４８５に縮
小する場合で、バッファメモリ１７１０の水平方向の容
量Ｈａ＝３２０、および１７１４の容量Ｈｂ＝７５２と
する時について考える。また、ブロックラスタ変換回路
１０９の水平方向の処理単位Ｈａ′を３２０に、垂直間
引き回路１７１１の間引き率を１／３に、水平変倍回路
１７１２の変倍率を３／８に、水平変倍回路１７１５の
変倍率を４７／４８に、垂直変倍回路１７１７の変倍率
を９７／１０２に設定する。
である。次に図１８と共に伸張再生動作について説明す
る。ＪＰＥＧ圧縮ファイルの元画像サイズの縦横比が
４：３、水平２０４８ピクセル、垂直１５３６ピクセル
で、ＹＵＶ４２２の画像データを、７２４×４８５に縮
小する場合で、バッファメモリ１７１０の水平方向の容
量Ｈａ＝３２０、および１７１４の容量Ｈｂ＝７５２と
する時について考える。また、ブロックラスタ変換回路
１０９の水平方向の処理単位Ｈａ′を３２０に、垂直間
引き回路１７１１の間引き率を１／３に、水平変倍回路
１７１２の変倍率を３／８に、水平変倍回路１７１５の
変倍率を４７／４８に、垂直変倍回路１７１７の変倍率
を９７／１０２に設定する。
【００７３】まず、ＣＰＵ１７０１はＤＲＡＭ１７０５
上にＪＰＥＧデータ用のメモリ領域と再生縮小データの
領域確保する。また、テンポラリデータ領域は処理の進
行に合わせて適宜確保および開放を行う。そして記録媒
体１７０３に蓄積されているＪＰＥＧファイルを読み出
し、ＤＲＡＭ１７０５上のポインタＰａから順に書き込
むことによってＪＰＥＧデータ領域に転送する。そして
ＤＭＡＣ１７０７はＰａから順次データをＪＰＥＧデー
タを読み出し伸縮回路１７０８へ出力する。伸縮回路１
７０８は順次伸縮を行い、伸縮データをブロックラスタ
変換回路１７０９へブロックスキャンで出力する。
上にＪＰＥＧデータ用のメモリ領域と再生縮小データの
領域確保する。また、テンポラリデータ領域は処理の進
行に合わせて適宜確保および開放を行う。そして記録媒
体１７０３に蓄積されているＪＰＥＧファイルを読み出
し、ＤＲＡＭ１７０５上のポインタＰａから順に書き込
むことによってＪＰＥＧデータ領域に転送する。そして
ＤＭＡＣ１７０７はＰａから順次データをＪＰＥＧデー
タを読み出し伸縮回路１７０８へ出力する。伸縮回路１
７０８は順次伸縮を行い、伸縮データをブロックラスタ
変換回路１７０９へブロックスキャンで出力する。
【００７４】ブロックラスタ変換回路１７０９は３２０
×８ワード単位でプロックラスタ変換を行い、垂直間引
き回路１７１１に３２０ピクセル×８ラインの矩形領域
のラスタスキャン画像データを出力する。垂直間引き回
路１７１１は、仮想的な全伸張画像における垂直方向の
位相を考慮して、垂直８ラインに対して１／３の間引き
になるように２もしくは３ラインに適宜間引いて水平変
倍回路１７１２へ出力する。水平変倍回路１７１２は、
水平３２０ピクセルを３／８に縮小し、１２０ピクセル
×２（もしくは３）ラインの縮小画像データをＤＭＡＣ
１７１３へ出力する。
×８ワード単位でプロックラスタ変換を行い、垂直間引
き回路１７１１に３２０ピクセル×８ラインの矩形領域
のラスタスキャン画像データを出力する。垂直間引き回
路１７１１は、仮想的な全伸張画像における垂直方向の
位相を考慮して、垂直８ラインに対して１／３の間引き
になるように２もしくは３ラインに適宜間引いて水平変
倍回路１７１２へ出力する。水平変倍回路１７１２は、
水平３２０ピクセルを３／８に縮小し、１２０ピクセル
×２（もしくは３）ラインの縮小画像データをＤＭＡＣ
１７１３へ出力する。
【００７５】ＤＭＡＣ１７１３は、１２０ピクセル×２
（もしくは３）ラインの縮小画像データをテンポラリデ
ータ領域に対して２次元ＤＭＡを転送する。テンポラリ
データ領域は、７６８ピクセル×３ライン×２個のダブ
ルバッファで確保されており、７６８×３ラインの１つ
のバッファに対する全転送が終了したならば、そのバッ
ファ領域のデータは、ＤＭＡＣ１７１４によって２次元
的に読み出され、水平変倍回路１７１５に転送される。
水平変倍回路１７１５は、１ライン７６８ピクセルを４
７／４８に縮小し、７５２ピクセルとして垂直変倍回路
１７１７へ出力する。垂直変倍回路１７１７は垂直方向
に９７／１０２に縮小してＤＭＡＣ１７１８へ出力す
る。ＤＭＡＣ１７１８はポインタＰｄから順次縮小画像
データをＤＭＡ転送する。これは２次元ＤＭＡである必
要はない。
（もしくは３）ラインの縮小画像データをテンポラリデ
ータ領域に対して２次元ＤＭＡを転送する。テンポラリ
データ領域は、７６８ピクセル×３ライン×２個のダブ
ルバッファで確保されており、７６８×３ラインの１つ
のバッファに対する全転送が終了したならば、そのバッ
ファ領域のデータは、ＤＭＡＣ１７１４によって２次元
的に読み出され、水平変倍回路１７１５に転送される。
水平変倍回路１７１５は、１ライン７６８ピクセルを４
７／４８に縮小し、７５２ピクセルとして垂直変倍回路
１７１７へ出力する。垂直変倍回路１７１７は垂直方向
に９７／１０２に縮小してＤＭＡＣ１７１８へ出力す
る。ＤＭＡＣ１７１８はポインタＰｄから順次縮小画像
データをＤＭＡ転送する。これは２次元ＤＭＡである必
要はない。
【００７６】全伸張および縮小処理が終了すると、７５
２×４８７の再生縮小データが得られる。垂直方向の誤
差２ラインは上下１ラインを削除する。もしくは下２ラ
イン分の処理を行わない等して調整する。ＤＭＡＣ１７
１９はポインタＰｄからＴＶフィールド毎に順次画像デ
ータを２次元ＤＭＡ転送し再生回路１７２０へ出力す
る。再生回路１１６は画像データに対して変調、周期の
信号の付加、ＤＡコンバート等をしてビデオ信号を生成
する。以上の動作によって２０４８ピクセル×１５３６
ラインのＪＰＥＧ伸張データに対して４：３縦横比のま
まフル画面のビデオ信号を生成し再生することができ
る。
２×４８７の再生縮小データが得られる。垂直方向の誤
差２ラインは上下１ラインを削除する。もしくは下２ラ
イン分の処理を行わない等して調整する。ＤＭＡＣ１７
１９はポインタＰｄからＴＶフィールド毎に順次画像デ
ータを２次元ＤＭＡ転送し再生回路１７２０へ出力す
る。再生回路１１６は画像データに対して変調、周期の
信号の付加、ＤＡコンバート等をしてビデオ信号を生成
する。以上の動作によって２０４８ピクセル×１５３６
ラインのＪＰＥＧ伸張データに対して４：３縦横比のま
まフル画面のビデオ信号を生成し再生することができ
る。
【００７７】なお、テンポラリーデータ領域を７６８ピ
クセル×８ライン×２個とすれば、垂直間引き回路１７
１１は省略することができる。その場合垂直変倍回路１
７１７の変倍率は７／２２に設定する。また、上述の動
作は縮小について説明したが、ＤＭＡＣ１７１４によっ
て１ラインの転送を何回か繰り返す制御を行うことによ
り、１ライン分のバッファメモリ１７１６だけで垂直拡
大処理を行うことが可能である。
クセル×８ライン×２個とすれば、垂直間引き回路１７
１１は省略することができる。その場合垂直変倍回路１
７１７の変倍率は７／２２に設定する。また、上述の動
作は縮小について説明したが、ＤＭＡＣ１７１４によっ
て１ラインの転送を何回か繰り返す制御を行うことによ
り、１ライン分のバッファメモリ１７１６だけで垂直拡
大処理を行うことが可能である。
【００７８】また、水平の拡大は、水辺変倍回路１７１
２では行わず、水平変倍回路１７１５で行うことによっ
てパフォーマンスが良くなる。このとき分割処理は行わ
ないので、水平変倍回路１７１５に位相記憶回路、デー
タ記憶回路等は必要ない。また、本実施の形態において
は、変倍回路の前段のＬＰＦ回路は省略したが、ＬＰＦ
回路を挿入することにより、エイリアスの少ないより良
好な画像を得ることができる。また補間方法は線形補間
を用いて説明したが、キュービック補間法を用いてもよ
い。
２では行わず、水平変倍回路１７１５で行うことによっ
てパフォーマンスが良くなる。このとき分割処理は行わ
ないので、水平変倍回路１７１５に位相記憶回路、デー
タ記憶回路等は必要ない。また、本実施の形態において
は、変倍回路の前段のＬＰＦ回路は省略したが、ＬＰＦ
回路を挿入することにより、エイリアスの少ないより良
好な画像を得ることができる。また補間方法は線形補間
を用いて説明したが、キュービック補間法を用いてもよ
い。
【００７９】次に、第３の実施の形態を説明する。図１
９は本発明の第２の実施の形態を示す。この図１９は第
２の実施の形態の図１７とほぼ同様の構成となってお
り、１９２１から１９２４までの４つのスイッチが追加
されたところだけが異なっている。
９は本発明の第２の実施の形態を示す。この図１９は第
２の実施の形態の図１７とほぼ同様の構成となってお
り、１９２１から１９２４までの４つのスイッチが追加
されたところだけが異なっている。
【００８０】垂直間引き回路１９１１と水平変倍回路１
９１２を第１の変倍回路、水平変倍回路１９１５と垂直
変倍回路１９１７を第２の変倍回路とするとき、スイッ
チ１９２１は第２の変倍回路の入力を選択するスイッチ
であり、ＤＭＡＣ１９１４の出力とブロックラスタ変換
回路１９０９の出力とを切り替えることができる。ま
た、スイッチ１９２２〜１９２４により水平変倍回路１
９１５と垂直変倍回路１９１７の順番を切り替えること
ができる。すなわち、スイッチ１９２２〜１９２４をす
べて１に接続すると、水平変倍回路１９１５→垂直変倍
回路１９１７の順番に、すべて２に接続すると、垂直変
倍回路１９１７→水平変倍回路１９１５の順番で処理が
行われる。
９１２を第１の変倍回路、水平変倍回路１９１５と垂直
変倍回路１９１７を第２の変倍回路とするとき、スイッ
チ１９２１は第２の変倍回路の入力を選択するスイッチ
であり、ＤＭＡＣ１９１４の出力とブロックラスタ変換
回路１９０９の出力とを切り替えることができる。ま
た、スイッチ１９２２〜１９２４により水平変倍回路１
９１５と垂直変倍回路１９１７の順番を切り替えること
ができる。すなわち、スイッチ１９２２〜１９２４をす
べて１に接続すると、水平変倍回路１９１５→垂直変倍
回路１９１７の順番に、すべて２に接続すると、垂直変
倍回路１９１７→水平変倍回路１９１５の順番で処理が
行われる。
【００８１】次に、本実施の形態の動作について、ＩＰ
ＥＧ圧縮ファイルの元画像サイズの縦横比が４：３、水
平３２０ピクセル、垂直２４０ピクセルで、ＹＵＶ４２
２の画像データを、７５２×４８５に拡大する場合で、
バッファメモリ１９１０の水平方向の容量Ｈａ＝３２
０、および１９１４の容量Ｈｂ＝６４０とする時を説明
する。この場合、Ｈａが元画像の水平画像サイズと等し
いので、水平分離処理を行う必要はない。従って、スイ
ッチ１９２１を１に、スイッチ１９２２から１９２４を
すべて２に接続し、ブロックラスタ変換回路１９０９→
垂直変倍回路１９１７→水平変倍回路１９１５→ＤＭＡ
Ｃ１９１８→ＤＭＡＣ１９０５のデータフローで処理を
行う。
ＥＧ圧縮ファイルの元画像サイズの縦横比が４：３、水
平３２０ピクセル、垂直２４０ピクセルで、ＹＵＶ４２
２の画像データを、７５２×４８５に拡大する場合で、
バッファメモリ１９１０の水平方向の容量Ｈａ＝３２
０、および１９１４の容量Ｈｂ＝６４０とする時を説明
する。この場合、Ｈａが元画像の水平画像サイズと等し
いので、水平分離処理を行う必要はない。従って、スイ
ッチ１９２１を１に、スイッチ１９２２から１９２４を
すべて２に接続し、ブロックラスタ変換回路１９０９→
垂直変倍回路１９１７→水平変倍回路１９１５→ＤＭＡ
Ｃ１９１８→ＤＭＡＣ１９０５のデータフローで処理を
行う。
【００８２】まず、垂直変倍回路１９１７はバッファメ
モリ１９１６を図１４のように３２０ピクセル×２個の
ラインメモリとしてコンフィグレーションする。但し、
分割処理は行わないので、図１４のようなピクセル数Ｂ
レジスタ１４０３、分割数レジスタ１４０４、位相記憶
回路１４０７等は必要ない。そして、垂直変倍回路１９
１７の変倍率を９７／４８に、水平変倍回路１９１５の
変倍率を４７／２０に設定し、伸張変倍処理を行うこと
により、水平は３２０×４７／２０＝７５２、垂直は２
４０×９７／４８＝４８５に拡大され、図１８のテンポ
ラリデータ領域を使用することなく、７５２×４８５の
再生拡大データを得ることができる。
モリ１９１６を図１４のように３２０ピクセル×２個の
ラインメモリとしてコンフィグレーションする。但し、
分割処理は行わないので、図１４のようなピクセル数Ｂ
レジスタ１４０３、分割数レジスタ１４０４、位相記憶
回路１４０７等は必要ない。そして、垂直変倍回路１９
１７の変倍率を９７／４８に、水平変倍回路１９１５の
変倍率を４７／２０に設定し、伸張変倍処理を行うこと
により、水平は３２０×４７／２０＝７５２、垂直は２
４０×９７／４８＝４８５に拡大され、図１８のテンポ
ラリデータ領域を使用することなく、７５２×４８５の
再生拡大データを得ることができる。
【００８３】なお、本実施の形態においては、垂直変倍
回路１９１７に２ラインのラインメモリを持たせること
によって拡大処理を実現したが、ブロックラスタ変換回
路１９０９からの１ラインの出力を複数回繰り返すよう
に制御することによっても垂直拡大処理を実現すること
ができる。また変倍回路の前段のＬＰＦ回路は省略した
が、ＬＰＦ回路を挿入することにより、エイリアスの少
ないより良好な画像を得ることができる。さらに補間方
法は線形補間を用いて説明したが、キュービック補間法
を用いてもよい。
回路１９１７に２ラインのラインメモリを持たせること
によって拡大処理を実現したが、ブロックラスタ変換回
路１９０９からの１ラインの出力を複数回繰り返すよう
に制御することによっても垂直拡大処理を実現すること
ができる。また変倍回路の前段のＬＰＦ回路は省略した
が、ＬＰＦ回路を挿入することにより、エイリアスの少
ないより良好な画像を得ることができる。さらに補間方
法は線形補間を用いて説明したが、キュービック補間法
を用いてもよい。
【００８４】
【発明の効果】以上説明したように、本発明によればブ
ロックラスタ変換した画像データを変倍することによ
り、少量のメモリ容量で変換、変倍を行って表示等に適
した画像データを得ることができる。また、任意の画像
サイズのＪＰＥＧ圧縮データを少量のメモリで高速に、
伸張変換、変倍することができる、また ＤＲＡＭ等の
蓄積手段へのアクセスが減少するので低消費電力化をは
かることができる。
ロックラスタ変換した画像データを変倍することによ
り、少量のメモリ容量で変換、変倍を行って表示等に適
した画像データを得ることができる。また、任意の画像
サイズのＪＰＥＧ圧縮データを少量のメモリで高速に、
伸張変換、変倍することができる、また ＤＲＡＭ等の
蓄積手段へのアクセスが減少するので低消費電力化をは
かることができる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】水平縮小回路のブロック図である。
【図３】縮小処理の概念を示す構成図である。
【図４】水平縮小処理の動作フローチャートである。
【図５】垂直縮小回路のブロック図である。
【図６】垂直縮小処理の動作フローチャートである。
【図７】アドレス発生回路の動作フローチャートであ
る。
る。
【図８】２次元ＤＡＭデータ転送の概念を示す構成図で
ある。
ある。
【図９】２次元ＤＭＡＣの動作フローチャートである。
【図１０】システムの動作例の構成図である。
【図１１】分割処理における水平拡大の概念を示す構成
図である。
図である。
【図１２】水平拡大縮小回路のブロック図である。
【図１３】分割処理における垂直拡大の概念を示す構成
図である。
図である。
【図１４】垂直拡大縮小回路のブロック図である。
【図１５】水平ＬＰＦ回路のブロック図である。
【図１６】垂直ＬＰＦ回路のブロック図である。
【図１７】第２の実施の形態を示すブロック図である。
【図１８】第２の実施の形態の動作の概念を示す構成図
である。
である。
【図１９】第３の実施の形態を示すブロック図である。
【図２０】従来の画像処理装置のブロック図である。
【図２１】従来の動作を概念的に示す構成図である。
１００、１７００、１９００ ＲＯＭ １０１、１７０１、１９０１ ＣＰＵ １０５、１７０５、１９０５ ＤＲＡＭ １０６ システムコントローラ １０８、１７０８、１９０８ 伸縮回路 １０９、１７０９、１９０９ ブロックラスタ変換回路 １１０、１７１０、１９１０ ブロックラスタ変換回路
用バッファメモリ １１１ 水平縮小回路 １１３ 垂直縮小回路 １１４ 垂直縮小回路用バッファメモリ １７１１、１９１１ 垂直間引き回路 １７１２、１７１５、１９１２、１９１５ 水平変倍回
路 １７１７、１９１７ 垂直変倍回路 １７１６、１９１６ 垂直変倍用バッファメモリ
用バッファメモリ １１１ 水平縮小回路 １１３ 垂直縮小回路 １１４ 垂直縮小回路用バッファメモリ １７１１、１９１１ 垂直間引き回路 １７１２、１７１５、１９１２、１９１５ 水平変倍回
路 １７１７、１９１７ 垂直変倍回路 １７１６、１９１６ 垂直変倍用バッファメモリ
Claims (18)
- 【請求項１】 ブロック単位で入力される画像データを
ラスタ走査順次に変換する変換手段と、 上記変換された画像データを水平方向及び垂直方向に変
倍する変倍手段とを設けたことを特徴とする画像処理装
置。 - 【請求項２】 圧縮画像データをブロック単位に伸張す
る伸張手段と、 上記伸張された画像データを水平方向に分割してラスタ
走査順次に変換し矩形データを出力する変換手段と、 上記矩形データを水平、垂直方向に変倍する変倍手段
と、 上記変倍された矩形データを蓄積する蓄積手段とを備え
た画像処理装置。 - 【請求項３】 上記変倍されて順次に得られる矩形デー
タを上記蓄積手段の連続する矩形領域に順次に転送する
制御手段を設けたことを特徴とする請求項２記載の画像
処理装置。 - 【請求項４】 上記変換手段から出力される矩形データ
の水平方向のピクセル数をａ、上記圧縮画像データのＭ
ＣＵの水平方向のピクセル数をｂ、上記変倍手段におけ
る水平方向の変倍比率をｄ／ｃとするとき、ａがｂとｃ
の最小公倍数の整数倍になるように制御することを特徴
とする請求項２記載の画像処理装置。 - 【請求項５】 上記変換手段から出力される矩形データ
の水平方向のピクセル数をａ、上記変倍手段における水
平方向の変倍比率をｄ／ｃとするとき、ｄ／ｃをｄ′／
ａで近似して変倍することを特徴とする請求項２記載の
画像処理装置。 - 【請求項６】 圧縮画像データをブロック単位に伸張す
る伸張手段と、 上記伸張された画像データを水平方向に分割してラスタ
走査順次に変換し矩形データを出力する変換手段と、 上記矩形データを水平方向に変倍する第１の変倍手段
と、 上記変倍された矩形データを蓄積する蓄積手段と、 上記蓄積手段から転送された上記変倍された矩形データ
を水平、垂直方向に変倍して上記蓄積手段に転送する第
２の変倍手段とを備えた画像処理装置。 - 【請求項７】 上記第１の変倍手段で変倍されて順次に
得られる矩形データを上記蓄積手段の連続する矩形領域
に順次に転送すると共に、その連続する複数の矩形デー
タを新たな矩形データとして上記第２の変倍手段に転送
する制御手段を設けたことを特徴とする請求項６記載の
画像処理装置。 - 【請求項８】 上記変換手段の出力と上記蓄積手段の出
力との一方を選択して上記第２の変倍手段に転送する選
択手段と、上記変換手段の出力が選択されたときは、そ
の出力に対して上記第２の変倍手段により垂直方向の変
倍、水平方向の変倍の順で行わせ、上記蓄積手段の出力
が選択されたときはその出力に対して上記と逆の順によ
る変倍を行わせる制御手段とを設けたことを特徴とする
請求項６記載の画像処理装置。 - 【請求項９】 上記変倍により画像を拡大するときは上
記選択手段により変換手段を選択することを特徴とする
請求項８記載の画像処理装置。 - 【請求項１０】 上記変換手段から出力される矩形デー
タの水平方向のピクセル数をａ、圧縮データのＭＣＵの
水平方向のピクセル数をｂ、上記第１の変倍手段におけ
る変倍比率をｄ／ｃとするとき、ａがｂとｃの最小公倍
数の整数倍になるように制御することを特徴とする請求
項６記載の画像処理装置。 - 【請求項１１】 上記変倍が画像の縮小であることを特
徴とする請求項１、２又は６記載の画像処理装置。 - 【請求項１２】 上記変倍が画像の拡大であることを特
徴とする請求項１、２又は６記載の画像処理装置。 - 【請求項１３】 ブロック単位で入力される画像データ
をラスタ走査順次に変換する処理と、 上記変換された画像データを水平方向及び垂直方向に変
倍する処理とを実行するためのプログラムを記憶したコ
ンピュータ読み取り可能な記憶媒体。 - 【請求項１４】 圧縮画像データをブロック単位に伸張
する伸張処理と、 上記伸張された画像データを水平方向に分割してラスタ
走査順次に変換し矩形データを出力する変換処理と、 上記矩形データを水平、垂直方向に変倍する変倍処理
と、 上記変倍された矩形データを蓄積する蓄積処理とを実行
するためのプログラムを記憶したコンピュータ読み取り
可能な記憶媒体。 - 【請求項１５】 圧縮画像データをブロック単位に伸張
する伸張処理と、 上記伸張された画像データを水平方向に分割してラスタ
走査順次に変換し矩形データを出力する変換処理と、 上記矩形データを水平、垂直方向に変倍する第１の変倍
処理と、 上記変倍された矩形データを蓄積手段に蓄積する蓄積処
理と、 上記蓄積手段から転送された上記変倍された矩形データ
を水平、垂直方向に変倍して上記蓄積手段に転送する第
２の変倍処理とを実行するためのプログラムを記憶した
コンピュータ読み取り可能な記憶媒体。 - 【請求項１６】 ブロック単位で入力される画像データ
をラスタ走査順次に変換するステップと、 上記変換された画像データを水平方向及び垂直方向に変
倍するステップとを有することを特徴とする画像処理方
法。 - 【請求項１７】 圧縮画像データをブロック単位に伸張
する伸張ステップと、 上記伸張された画像データを水平方向に分割してラスタ
走査順次に変換し矩形データを出力する変換ステップ
と、 上記矩形データを水平、垂直方向に変倍する変倍ステッ
プと、 上記変倍された矩形データを蓄積する蓄積ステップとを
有することを特徴とする画像処理方法。 - 【請求項１８】 圧縮画像データをブロック単位に伸張
する伸張ステップと、 上記伸張された画像データを水平方向に分割してラスタ
走査順次に変換し矩形データを出力する変換ステップ
と、 上記矩形データを水平、垂直方向に変倍する第１の変倍
ステップと、 上記変倍された矩形データを蓄積手段に蓄積する蓄積ス
テップと、 上記蓄積手段から転送された上記変倍された矩形データ
を水平、垂直方向に変倍して上記蓄積手段に転送する第
２の変倍ステップとを有することを特徴とする画像処理
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06011098A JP4280319B2 (ja) | 1998-03-11 | 1998-03-11 | 画像処理装置、画像処理方法及びコンピュータ読み取り可能な記憶媒体 |
| US09/264,716 US6640019B2 (en) | 1998-03-11 | 1999-03-09 | Image processing apparatus capable of decoding, raster scan converting, and varying data at high speed, and method and computer readable storage medium for the same |
| US10/458,301 US6798927B2 (en) | 1998-03-11 | 2003-06-11 | Conversion of pixel data for interpolation or image reduction, using a small memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06011098A JP4280319B2 (ja) | 1998-03-11 | 1998-03-11 | 画像処理装置、画像処理方法及びコンピュータ読み取り可能な記憶媒体 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH11261887A true JPH11261887A (ja) | 1999-09-24 |
| JPH11261887A5 JPH11261887A5 (ja) | 2007-05-24 |
| JP4280319B2 JP4280319B2 (ja) | 2009-06-17 |
Family
ID=13132654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06011098A Expired - Fee Related JP4280319B2 (ja) | 1998-03-11 | 1998-03-11 | 画像処理装置、画像処理方法及びコンピュータ読み取り可能な記憶媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6640019B2 (ja) |
| JP (1) | JP4280319B2 (ja) |
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| JP2007251405A (ja) * | 2006-03-14 | 2007-09-27 | Mitsubishi Electric Corp | 画像表示装置 |
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