JPH1126361A - アライメントマーク及びアライメントマーク用凹部の隠蔽方法 - Google Patents

アライメントマーク及びアライメントマーク用凹部の隠蔽方法

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JPH1126361A
JPH1126361A JP9187550A JP18755097A JPH1126361A JP H1126361 A JPH1126361 A JP H1126361A JP 9187550 A JP9187550 A JP 9187550A JP 18755097 A JP18755097 A JP 18755097A JP H1126361 A JPH1126361 A JP H1126361A
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Shiro Otaka
史郎 大高
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Oki Electric Industry Co Ltd
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    • H10P76/00Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • HELECTRICITY
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Landscapes

  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 【課題】 破壊の心配が無い正確なアライメントマーク
を提供する。 【解決手段】 Si基板1表面の酸化膜2,6に設けら
れた凹部10にAl配線層3を成膜することにより作成
されるアライメントマークaであって,Si基板1表面
の金属SiとAl配線層3とを接触させないで作成され
ることを特徴としている。このアライメントマークa
は,AlとSiが反応する心配が無く,酸化膜2,6の
膜質も劣化されないので,Al配線層3表面のアライメ
ントマークaは破壊されない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は半導体デバイスの
製造過程で用いられる,シリコン(以下「Si」)基板
に設けられたアライメントマークに関する。
【0002】
【従来の技術】半導体デバイスの製造過程では,フォト
リソグラフィーを利用した微細加工がなされる。このフ
ォトリソグラフィーは,例えばSi基板表面にレジスト
膜を塗布形成する工程と,レジスト膜を所定の図形形状
に露光し,現像する工程を繰り返すことによって行われ
ている。このような工程を繰り返し行う際には,既にS
i基板表面に作られた加工図形と,これから露光しよう
とする図形形状を厳密に位置合わせすることが必要であ
る。そこで従来より,Si基板表面にアライメントマー
クを設けて相対的な位置合わせを行っている。
【0003】従来,アライメントマークは図4,5に示
すような方法によって作成されている。即ち,先ず図4
に示すように,Si基板1’の表面に形成された酸化膜
2’をエッチングしてアライメントマーク用の凹部1
0’を所定の位置に設ける。次に図5に示すように,配
線材料であるアルミニウム(以下「Al」)をスパッタ
リング等によって成膜し,Al配線層3’を形成する。
こうしてAl配線層3’の表面において凹部10’に対
応する位置にアライメントマークa’を作成している。
【0004】
【発明が解決しようとする課題】ところで,このような
従来の方法によってアライメントマークa’を作成した
場合,例えばプロセス時間や条件の変動によって酸化膜
2’に設けられた凹部10’が深くなった場合は,Al
配線層3’がSi基板1’表面の金属Siと直接接触す
ることになってしまう。AlとSiは反応しやすく,特
にAl配線層3’を高温で成膜したような場合はAl−
Si合金を生じる。このため従来は,Al配線層3’が
Si基板1’表面の金属Siと接触したために,図6に
示すように,AlとSiが激しく反応して反応層11’
を生成し,その反応によって酸化膜2’の膜質を劣化さ
せて,アライメントマークa’が破壊されるという問題
があった。
【0005】従って,本発明の第1の目的は,破壊の心
配が無い正確なアライメントマークを提供することにあ
る。更に本発明の第2の目的は,既にSi基板に形成さ
れているアライメントマークがAlとSiの反応によっ
て破壊されるのを防止することにある。
【0006】
【課題を解決するための手段】この第1の目的を達成す
るために,請求項1の発明では,Si基板表面の酸化膜
に設けられた凹部にAl配線層を成膜することにより作
成されるアライメントマークであって,Si基板表面の
金属SiとAl配線層とを接触させないで作成されるこ
とを特徴としている。
【0007】この請求項1のアライメントマークのよう
に,Si基板表面の金属SiとAl配線層とを接触させ
ないでアライメントマークを作成すれば,AlとSiが
反応する心配が無く,酸化膜の膜質も劣化されないの
で,Al配線層表面のアライメントマークは破壊されな
い。
【0008】この請求項1のアライメントマークの具体
的な構成は,例えば請求項2に記載したように,Si基
板表面の酸化膜に更に第2の酸化膜を成膜してから凹部
を設け,更にAl配線層を成膜することにより作成する
ことができる。このような構成によれば,エッチングな
どによってアライメントマーク用の凹部を設ける際に,
凹部の深さが多少深くなったとしても,Si基板表面の
金属Siが露出する心配が少なく,Al配線層が金属S
iと接触しない。
【0009】また請求項1のアライメントマークの具体
的な構成は,例えば請求項3に記載したように,Si基
板表面に酸化膜を成膜してその上にAl層を予め成膜し
てから酸化膜を成膜して凹部を設け,更にAl配線層を
成膜することにより作成することもできる。このような
構成によれば,アライメントマーク用の凹部がAl層を
突き抜ける心配がないので,Si基板表面の金属Siが
露出することがなく,Al配線層が金属Siと接触しな
い。
【0010】また第2の目的を達成するために,請求項
4の発明は,Si基板表面の酸化膜に更に第2の酸化膜
を成膜することにより,酸化膜に設けられたアライメン
トマーク用の凹部を埋めることを特徴とするアライメン
トマーク用凹部の隠蔽方法である。この請求項4の隠蔽
方法によれば,既にSi基板表面の酸化膜に設けられて
いるアライメントマーク用の凹部が第2の酸化膜によっ
て埋められるので,その後に成膜されるAl配線層がS
i基板表面の金属Siに接触する心配がない。このた
め,AlとSiが反応せず,既にSi基板表面の酸化膜
に設けられているアライメントマーク用の凹部も破壊さ
れない。
【0011】
【発明の実施の形態】以下,本発明の好ましい実施の形
態を図面に基づいて説明する。
【0012】図1は,本発明の第1の実施の形態にかか
るアライメントマークaの構造を示す縦断面図である。
Si基板1の表面には酸化膜2が形成されている。この
酸化膜2の形成は,例えば洗浄したSi基板1の表面を
酸化させることによって行われる。酸化膜2の形成は,
例えば酸化炉中での熱酸化,室温での自然酸化などによ
って行われる。
【0013】この酸化膜2の上には,酸化膜4と酸化膜
5によって構成された第2の酸化膜6が更に成膜してあ
る。これら酸化膜4と酸化膜5の成膜は,例えばCVD
(化学蒸着)法などによって行われる。なお,この図1
に示した例では,第2の酸化膜6を酸化膜4と酸化膜5
の二層によって構成した例を示したが,第2の酸化膜6
は一層の酸化膜で構成しても良く,三層以上に構成して
も良い。
【0014】そして,この第2の酸化膜6に凹部10が
設けられている。この凹部10は,例えばF(フッ素)
系のエッチングガスを用いたエッチングを行うことによ
り,所定の位置に設けることができる。
【0015】また,第2の酸化膜6の上には,Al配線
層3が成膜されている。このAl配線層3は,例えば配
線材料であるAlをスパッタリング等することによって
成膜される。そして,このように第2の酸化膜6の上に
Al配線層3を成膜したことにより,Al配線層3の表
面には凹部10に対応する位置にアライメントマークa
が作成されている。
【0016】従って,この図1に示した実施の形態によ
れば,エッチングなどによってアライメントマーク用の
凹部10を設ける際に,凹部10の深さが多少深くなっ
たとしても,Si基板1の表面に形成された酸化膜2の
上に第2の酸化膜6が更に成膜してあるので,Si基板
1表面の金属Siが露出する心配が少ない。なお,エッ
チングのプロセス時間や条件の変動などによってアライ
メントマーク用の凹部10の深さが深くなる可能性が強
い場合は,第2の酸化膜6の層の数を増やすことなどに
よって第2の酸化膜6の厚さを更に厚くすればよい。
【0017】図2は,本発明の第2の実施の形態にかか
るアライメントマークaの構造を示す縦断面図である。
Si基板1の表面には,熱酸化や自然酸化などによって
酸化膜2が形成されている。
【0018】この酸化膜2の上には,Al層7が成膜さ
れている。このAl層7も,先に説明したAl配線層3
と同様に,例えばAlをスパッタリング等することによ
って成膜される。
【0019】このAl層7の上には,第2の酸化膜6が
更に成膜してある。この第2の酸化膜6の成膜も,先と
同様に例えばCVD(化学蒸着)法などによって行われ
る。なお,この図2に示した例では,第2の酸化膜6を
一層に構成した例を示したが,第2の酸化膜6を二層以
上に構成しても良い。
【0020】そして,この第2の酸化膜6に凹部10が
設けられている。この凹部10も,先と同様に例えばF
(フッ素)系のエッチングガスを用いたエッチングを行
うことにより,所定の位置に設けることができる。
【0021】また,第2の酸化膜6の上には,Al配線
層3が成膜されている。このAl配線層3も,先と同様
に例えば配線材料であるAlをスパッタリング等するこ
とによって成膜される。そして,このように第2の酸化
膜6の上にAl配線層3を成膜したことにより,Al配
線層3の表面には凹部10に対応する位置にアライメン
トマークaが作成されている。
【0022】従って,この図2に示した実施の形態によ
れば,アライメントマーク用の凹部10を設ける際に,
第2の酸化膜6をエッチングするために用いられるF
(フッ素)系のエッチングガスはAl層7をエッチング
できないので,凹部10を設ける際に,Al層7が一種
のバリアとなって,Si基板1表面の金属Siが露出す
る心配がない。
【0023】これら第1,2のいずれの実施の形態によ
っても,凹部10を設ける際にSi基板1表面の金属S
iが露出する心配がないので,Al配線層3が金属Si
と接触しない。このため,AlとSiが反応する心配が
無く,酸化膜2や第2の酸化膜6の膜質も劣化されない
ので,アライメントマークaは破壊されない。従って,
正確なアライメントマークaを作成できるようになる。
なお,図2で説明したように,Al層7をSi基板1表
面に成膜させる場合は,Si基板1の表面に酸化膜2を
形成しておくことによって,Al層3が金属Siと直接
接触しないようにすることが望ましい。
【0024】図3は,本発明の第3の実施の形態にかか
るアライメントマーク用凹部の隠蔽方法を説明するため
のSi基板1の縦断面図である。このSi基板1の表面
には,熱酸化や自然酸化などによって酸化膜2が形成さ
れている。そして,この酸化膜2には,エッチングなど
の手段によって形成された凹部10が設けられている。
なお,このようなSi基板1の構成は,先に図4で説明
した従来例と同様である。
【0025】このようにSi基板1表面を酸化すること
によって形成された酸化膜2に凹部10を直接エッチン
グ等により設けた場合は,酸化膜2の厚さが比較的薄い
ために,例えばプロセス時間や条件の変動によって凹部
10が深くなった場合は,Si基板1表面の金属Siが
露出する心配がある。従って,このような凹部10をそ
のままの状態にして酸化膜2の表面にAl配線層3を形
成した場合は,Al配線層3がSi基板1表面の金属S
iと直接接触して,先に図4〜6で説明したような問題
を生じてしまう。
【0026】そこで,この第3の実施の形態では,この
ように凹部10が形成された酸化膜2に,更に第2の酸
化膜6を成膜することにより,酸化膜2に設けられた凹
部10を埋めることを特徴とする。なお,第2の酸化膜
6の成膜は,先と同様に例えばCVD(化学蒸着)法な
どによって行うことができる。
【0027】この方法によれば,その後,Al配線層3
を成膜した場合であっても,既に凹部10が第2の酸化
膜6によって埋められるので,Al配線層3がSi基板
1表面の金属Siに接触する心配がない。このため,A
lとSiが反応せず,酸化膜2に設けられているアライ
メントマーク用の凹部10も破壊されない。
【0028】
【発明の効果】本発明のアライメントマークによれば,
Si基板表面の金属SiとAl配線層とが接触しないの
で,AlとSiが反応せず,酸化膜の膜質も劣化されな
いので,Al配線層表面のアライメントマークは破壊さ
れない。このため,破壊の心配が無い正確なアライメン
トマークを提供できる。
【0029】また本発明の隠蔽方法によれば,既にSi
基板表面の酸化膜に設けられているアライメントマーク
用の凹部が第2の酸化膜によって埋められるので,その
後に成膜されるAl配線層がSi基板表面の金属Siに
接触する心配がない。このため,AlとSiが反応せ
ず,既にSi基板表面の酸化膜に設けられているアライ
メントマーク用の凹部も破壊されない。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態にかかるアライメン
トマークの構造を示す縦断面図である。
【図2】本発明の第2の実施の形態にかかるアライメン
トマークの構造を示す縦断面図である。
【図3】本発明の第3の実施の形態にかかるアライメン
トマーク用凹部の隠蔽方法を説明するためのSi基板の
縦断面図である。
【図4】従来のアライメントマークの作成手順を示す説
明図である。
【図5】従来のアライメントマークの作成手順を示す説
明図である。
【図6】AlとSiの反応によってアライメントマーク
が破壊された状態を示す説明図である。
【符号の説明】
a アライメントマーク 1 Si基板 2 酸化膜 3 Al配線層 6 第2の酸化膜 7 Al層 10 凹部

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 Si基板表面の酸化膜に設けられた凹部
    にAl配線層を成膜することにより作成されるAl配線
    層表面のアライメントマークであって,Si基板表面の
    金属SiとAl配線層とを接触させないで作成されるこ
    とを特徴とするアライメントマーク。
  2. 【請求項2】 Si基板表面の酸化膜に更に第2の酸化
    膜を成膜してから凹部を設け,更にAl配線層を成膜す
    ることにより作成されることを特徴とする請求項1に記
    載のアライメントマーク。
  3. 【請求項3】 Si基板表面にAl層を予め成膜してか
    ら酸化膜を成膜して凹部を設け,更にAl配線層を成膜
    することにより作成されることを特徴とする請求項1に
    記載のアライメントマーク。
  4. 【請求項4】 Si基板表面の酸化膜に更に第2の酸化
    膜を成膜することにより,酸化膜に設けられたアライメ
    ントマーク用の凹部を埋めることを特徴とするアライメ
    ントマーク用凹部の隠蔽方法。
JP9187550A 1997-06-27 1997-06-27 アライメントマーク及びアライメントマーク用凹部の隠蔽方法 Pending JPH1126361A (ja)

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