JPH11265572A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ブーストセンス方式をとるダイナミック型Ｒ
ＡＭ等の高速化及び低消費電力化を図る。 【解決手段】 センスアンプＳＡの各単位増幅回路の相
補入出力ノードＳ０＊〜Ｓｎ＊とブースト制御信号ＢＳ
Ｔとの間に設けられるブースト容量Ｃ１及びＣ２を含ん
でブーストセンス方式をとり、シェアドＭＯＳＦＥＴＮ
３及びＮ４ならびにＮＣ及びＮＤを含んでシェアドセン
ス方式をとるダイナミック型ＲＡＭ等において、電源電
圧ＶＣＣとコモンソース線ＣＳＰとの間にオーバードラ
イブ用の駆動ＭＯＳＦＥＴＰ１を設け、ブースト容量Ｃ
１及びＣ２による単位増幅回路の相補入出力ノードＳ０
＊〜Ｓｎ＊のブースト終了後、シェアドＭＯＳＦＥＴＮ
３及びＮ４ならびにＮＣ及びＮＤをすべてオフ状態とし
たまま駆動ＭＯＳＦＥＴＰ１をオン状態とし、各単位増
幅回路をオーバードライブ動作させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、ブーストセンス方式をとるダイナミック
型ＲＡＭ（ランダムアクセスメモリ）ならびにその高速
化及び低消費電力化に利用して特に有効な技術に関する
ものである。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子配列されるダイナミック型メモリセルを含むメ
モリアレイと、メモリアレイの各相補ビット線に対応し
て設けられる単位増幅回路を含むセンスアンプとを備え
るダイナミック型ＲＡＭ等の半導体記憶装置がある。ま
た、このようなダイナミック型ＲＡＭ等において、セン
スアンプを構成する各単位増幅回路の非反転及び反転入
出力ノードとブースト制御信号線との間に一対のブース
ト容量を設け、メモリアレイの選択ワード線に結合され
たメモリセルの微小読み出し信号が対応する相補ビット
線に出力された後、各単位増幅回路の非反転及び反転入
出力ノードの電位を押し上げることで、ダイナミック型
ＲＡＭ等の低電圧化を推進し、その読み出し動作を高速
化しうるいわゆるブーストセンス方式（ＣＡＢＳ方式：
Ｃｈａｒｇｅ Ａｍｐｌｉｆｙｉｎｇ−Ｂｏｏｓｔｅｄ
Ｓｅｎｓｉｎｇ Ｓｃｈｅｍｅ）が、例えば、１９９
７年５月、アイ・イー・イー・イー（ＩＥＥＥ） ジャ
ーナル オブ ソリッド・ステート サーキッツ（ＪＯ
ＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣ
ＵＩＴＳ），ＶＯＬ．３２，Ｎｏ．５，第６４２頁〜第
６４８頁に記載されている。

【０００３】一方、ダイナミック型ＲＡＭ等のセンスア
ンプを構成する各単位増幅回路は、一対のコモンソース
線に所定の高電位側及び低電位側動作電源が選択的に供
給されることによって選択的にかつ一斉に動作状態とさ
れ、メモリアレイの選択ワード線に結合されたメモリセ
ルから対応する相補ビット線を介して出力される微小読
み出し信号をそれぞれ増幅して、上記高電位側動作電源
をハイレベルとし低電位側動作電源をロウレベルとする
２値読み出し信号とする。

【０００４】近年、半導体集積回路の微細化・高集積化
技術が進み、ダイナミック型ＲＡＭ等の動作電源の低電
圧化が進む中、単位増幅回路の増幅動作によって得られ
る２値読み出し信号の振幅は圧縮され、単位増幅回路を
構成するＭＯＳＦＥＴ（金属酸化物半導体型電界効果ト
ランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁
ゲート型電界効果トランジスタの総称とする）のドレイ
ン・ソース間電圧が小さくなって、その増幅動作が遅く
なり、ダイナミック型ＲＡＭ等の読み出し動作が遅くな
る傾向にある。これに対処するため、高電位側動作電源
に対応するコモンソース線の電位を、各単位増幅回路の
非反転及び反転入出力ノードにおける増幅後の最終的な
ハイレベルより一時的に高くし、各単位増幅回路を構成
するＭＯＳＦＥＴのドレイン・ソース間電圧を一時的に
大きくすることで、その増幅動作を高速化し、ダイナミ
ック型ＲＡＭ等の読み出し動作を高速化しうるいわゆる
オーバードライブセンス方式が一般的となりつつある。

【０００５】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記ブーストセンス方式をとるダイナ
ミック型ＲＡＭの開発を進め、その過程で次のような問
題点に気付いた。すなわち、このダイナミック型ＲＡＭ
では、図４に例示されるように、センスアンプＳＡの各
単位回路に、ＰチャンネルＭＯＳＦＥＴＰ２及びＰ３な
らびにＮチャンネルＭＯＳＦＥＴＮ８及びＮ９からなる
単位増幅回路がそれぞれ設けられ、各単位増幅回路の非
反転入出力ノードＳ０Ｔ〜ＳｎＴ（ここで、それが有効
とされるとき選択的にハイレベルとされるいわゆる非反
転信号等については、その名称の末尾にＴを付して表
す。以下同様）ならびに反転入出力ノードＳ０Ｂ〜Ｓｎ
Ｂ（ここで、それが有効とされるとき選択的にロウレベ
ルとされるいわゆる反転信号等については、その名称の
末尾にＢを付して表す。以下同様）とブースト制御信号
線ＢＳＴとの間には、一対のブースト容量Ｃ３及びＣ４
が設けられる。

【０００６】センスアンプＳＡの各単位回路を構成する
ブースト容量Ｃ３及びＣ４のドレイン・ソース側電極が
結合されるブースト制御信号線ＢＳＴは、図５に例示さ
れるように、通常接地電位ＶＳＳのようなロウレベルと
され、例えばメモリアレイＡＲＹＬの選択ワード線ＷＬ
０に結合されたｎ＋１個のメモリセルの保持データに応
じた微小読み出し信号が対応する相補ビット線ＢＬ０＊
〜ＢＬｎ＊（ここで、例えば非反転ビット線ＢＬ０Ｔ及
び反転ビット線ＢＬ０Ｂを、合わせて相補ビット線ＢＬ
０＊のように＊を付して表す。以下同様）すなわちセン
スアンプＳＡの各単位増幅回路の相補入出力ノードＳ０
＊〜Ｓｎ＊に出力され、しかもこれらの相補入出力ノー
ドと両側のメモリアレイＡＲＹＬ及びＡＲＹＲの相補ビ
ット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊
との間に設けられたシェアドＭＯＳＦＥＴＮ３及びＮ４
ならびにＮＣ及びＮＤがすべてオフ状態とされた時点
で、電源電圧ＶＣＣのようなハイレベルとされる。ブー
スト容量Ｃ３及びＣ４は、このブースト制御信号ＢＳＴ
のハイレベルへの立ち上がりを受けて、各単位増幅回路
の非反転入出力ノードＳ０Ｔ〜ＳｎＴならびに反転入出
力ノードＳ０Ｂ〜ＳｎＢの電位を一斉に押し上げ、その
レベル差を少し拡大させる。

【０００７】この結果、単位増幅回路を構成するＮチャ
ンネルＭＯＳＦＥＴＮ８及びＮ９に着目した場合、ドレ
イン・ソース間電圧が大きくなってその増幅動作は高速
化されるが、ＰチャンネルＭＯＳＦＥＴＰ２及びＰ３か
らみた場合、逆にドレイン・ソース間電圧は小さくなっ
てその増幅動作が遅くなり、ダイナミック型ＲＡＭの読
み出し動作が思ったほど高速化されないことが判明し
た。

【０００８】一方、オーバードライブセンス方式をとる
従来のダイナミック型ＲＡＭでは、例えば選択ワード線
ＷＬ０を含むメモリアレイＡＲＹＬ側のシェアドＭＯＳ
ＦＥＴＮ３及びＮ４がオン状態とされたまま、すなわち
センスアンプＳＡの各単位増幅回路の相補入出力ノード
Ｓ０＊〜Ｓｎ＊にメモリアレイＡＲＹＬの相補ビット線
ＢＬ０＊〜ＢＬｎ＊が接続された状態で、各単位増幅回
路による微小読み出し信号の増幅動作が行われる。ま
た、各単位増幅回路の非反転及び反転入出力ノードにお
ける増幅後の最終的なハイレベルは、電源電圧ＶＣＣを
降圧して生成される内部電圧ＶＤＬとされ、そのロウレ
ベルは接地電位ＶＳＳとされるが、単位増幅回路の高電
位側動作電源を供給するコモンソース線ＣＳＰには、各
単位増幅回路の相補入出力ノードつまり相補ビット線Ｂ
Ｌ０＊〜ＢＬｎ＊の非反転及び反転信号線におけるハイ
レベルが必要以上に高くならないような所定期間だけ、
内部電圧ＶＤＬより高い電位の電源電圧ＶＣＣが供給さ
れる。

【０００９】周知のように、メモリアレイＡＲＹＬ及び
ＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢ
Ｒ０＊〜ＢＲｎ＊には、比較的大きな寄生容量が結合さ
れ、コモンソース線ＣＳＰが電源電圧ＶＣＣにオーバー
ドライブされる期間も、プロセスバラツキを受けて変動
する。この結果、オーバードライブ時におけるセンスア
ンプの消費電力が大きくなって、ダイナミック型ＲＡＭ
の低消費電力化が阻害されるとともに、オーバードライ
ブ期間が長くなり過ぎた場合のいわゆる過剰オーバード
ライブによって記憶データの反転書き換えが困難とな
り、あるいは記憶データの反転書き換えに要する時間が
長くなる。

【００１０】この発明の目的は、ブーストセンス方式を
とるダイナミック型ＲＡＭ等の高速化及び低消費電力化
を図ることにある。

【００１１】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ブーストセンス方式をとりか
つシェアドセンス方式をとるダイナミック型ＲＡＭ等に
おいて、ブースト容量による単位増幅回路の非反転及び
反転入出力ノードのブースト終了後、シェアドＭＯＳＦ
ＥＴをすべてオフ状態としたまま単位増幅回路をオーバ
ードライブ動作させる。

【００１３】上記した手段によれば、ブーストセンス動
作によってセンスアンプの各単位増幅回路を構成するＮ
チャンネルＭＯＳＦＥＴのドレイン・ソース間電圧を大
きくし、オーバードライブ動作によってＰチャンネルＭ
ＯＳＦＥＴのドレイン・ソース間電圧を大きくして、単
位増幅回路の増幅動作を高速化し、ダイナミック型ＲＡ
Ｍ等の読み出し動作を高速化することができる。また、
オーバードライブ動作時には、各単位増幅回路の相補入
出力ノードからメモリアレイの対応する相補ビット線を
切り離し、その負荷を軽減して、ダイナミック型ＲＡＭ
等を低消費電力化できるとともに、シェアドＭＯＳＦＥ
Ｔがオン状態に戻された時点で、オーバードライブされ
た単位増幅回路の非反転又は反転入出力ノードの電位を
メモリアレイの対応する相補ビット線の寄生容量とのチ
ャージシェアによって引き下げ、記憶データの反転書き
換えを確実にかつ高速に行うことができる。

【００１４】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のダイナミック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、公知のＭＯＳＦＥＴ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板面上に形
成される。

【００１５】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、８個のメモリマット
ＭＡＴ０〜ＭＡＴ７を備える。また、ダイナミック型Ｒ
ＡＭはシェアドセンス方式を採り、メモリマットＭＡＴ
０〜ＭＡＴ７のそれぞれは、メモリマットＭＡＴ０に代
表して示されるように、センスアンプＳＡを挟む一対の
メモリアレイＡＲＹＬ及びＡＲＹＲと、各メモリアレイ
に対応して設けられる一対のＸアドレスデコーダＸＤＬ
及びＸＤＲとを備える。メモリマットＭＡＴ０〜ＭＡＴ
７は、さらに両メモリアレイに共通に設けられるＹアド
レスデコーダＹＤと、ライトアンプＷＡ及びメインアン
プＭＡとを備える。

【００１６】メモリマットＭＡＴ０〜ＭＡＴ７のメモリ
アレイＡＲＹＬ及びＡＲＹＲは、図の垂直方向に平行し
て配置される所定数のワード線と、水平方向に平行して
配置される所定数組の相補ビット線とをそれぞれ含む。
これらのワード線及び相補ビット線の交点には、情報蓄
積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多
数のダイナミック型メモリセルが格子状に配置される。
メモリアレイＡＲＹＬ及びＡＲＹＲの具体的構成等につ
いては、後で詳細に説明する。

【００１７】メモリマットＭＡＴ０〜ＭＡＴ７のメモリ
アレイＡＲＹＬ及びＡＲＹＲを構成するワード線は、そ
の下方において対応するＸアドレスデコーダＸＤＬ又は
ＸＤＲに結合され、それぞれ択一的に選択状態とされ
る。メモリマットＭＡＴ０〜ＭＡＴ７のＸアドレスデコ
ーダＸＤＬ及びＸＤＲには、ＸアドレスバッファＸＢか
らｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが共通に
供給されるとともに、タイミング発生回路ＴＧから図示
されない内部制御信号ＸＧが共通に供給される。また、
ＸアドレスバッファＸＢには、外部のアクセス装置から
アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが時分割的に供給され、タイミング発生回
路ＴＧから内部制御信号ＸＬが供給される。

【００１８】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成して、メモリマットＭＡＴ
０〜ＭＡＴ７のＸアドレスデコーダＸＤＬ及びＸＤＲに
供給する。このとき、メモリマットＭＡＴ０〜ＭＡＴ７
のＸアドレスデコーダＸＤＬ及びＸＤＲは、内部制御信
号ＸＧがハイレベルとされかつ例えば最上位ビットの内
部アドレス信号Ｘｉがロウレベル又はハイレベルとされ
ることでそれぞれ選択的に動作状態となり、Ｘアドレス
バッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘ
ｉをデコードして、メモリアレイＡＲＹＬ又はＡＲＹＲ
の指定されたワード線を択一的に所定の選択レベルとす
る。

【００１９】次に、メモリマットＭＡＴ０〜ＭＡＴ７の
メモリアレイＡＲＹＬ及びＡＲＹＲを構成する相補ビッ
ト線は、その内側においてセンスアンプＳＡの対応する
単位回路にそれぞれ結合される。センスアンプＳＡに
は、ＹアドレスデコーダＹＤから図示されないｎ＋１ビ
ットのビット線選択信号ＹＳ０〜ＹＳｎが供給され、タ
イミング発生回路ＴＧからシェアド制御信号ＳＨＬ及び
ＳＨＲ，プリチャージ制御信号ＰＣ，センスアンプ駆動
信号ＰＡ１，ＰＡ２Ｂ，ＰＡ３ならびにブースト制御信
号ＢＳＴが供給される。また、ＹアドレスデコーダＹＤ
には、ＹアドレスバッファＹＢからｉ＋１ビットの内部
アドレス信号Ｙ０〜Ｙｉが供給され、タイミング発生回
路ＴＧから図示されない内部制御信号ＹＧが供給され
る。ＹアドレスバッファＹＢには、外部のアクセス装置
からアドレス入力端子Ａ０〜Ａｉを介してｉ＋１ビット
のＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＹＬが供
給される。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、メモリマットＭＡＴ
０〜ＭＡＴ７のＹアドレスデコーダＹＤに供給する。こ
のとき、メモリマットＭＡＴ０〜ＭＡＴ７のＹアドレス
デコーダＹＤは、内部制御信号ＹＧのハイレベルを受け
て選択的に動作状態となり、内部アドレス信号Ｙ０〜Ｙ
ｉをデコードして、センスアンプＳＡに対するビット線
選択信号ＹＳ０〜ＹＳｎの対応するビットを択一的にハ
イレベルとする。

【００２１】メモリマットＭＡＴ０〜ＭＡＴ７の各セン
スアンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの
各相補ビット線に対応して設けられる所定数の単位回路
を含み、これらの単位回路のそれぞれは、一対のＣＭＯ
Ｓ（相補型ＭＯＳ）インバータが交差結合されてなる単
位増幅回路と、Ｎチャンネル型の３個のプリチャージＭ
ＯＳＦＥＴが直並列結合されてなるビット線プリチャー
ジ回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥ
Ｔとを含む。センスアンプの各単位回路つまり各単位増
幅回路の相補入出力ノードは、その左側において、シェ
アド制御信号ＳＨＬを共通に受けるＮチャンネル型のシ
ェアドＭＯＳＦＥＴを介してメモリアレイＡＲＹＬの対
応する相補ビット線にそれぞれ結合され、その右側にお
いて、シェアド制御信号ＳＨＲを共通に受ける他のシェ
アドＭＯＳＦＥＴを介してメモリアレイＡＲＹＲの対応
する相補ビット線にそれぞれ結合される。

【００２２】なお、シェアド制御信号ＳＨＬ及びＳＨＲ
は、後述するように、ダイナミック型ＲＡＭが非選択状
態とされるときともに所定のハイレベルとされ、ダイナ
ミック型ＲＡＭが選択状態とされるときには、例えば最
上位ビットの内部アドレス信号Ｘｉに従ってそのいずれ
か一方が選択的に所定のロウレベルとされる。これによ
り、センスアンプＳＡの各単位回路の相補入出力ノード
は、ダイナミック型ＲＡＭが非選択状態とされるとき、
ともに対応するシェアドＭＯＳＦＥＴを介してメモリア
レイＡＲＹＬ及びＡＲＹＲの対応する相補ビット線にそ
れぞれ接続状態され、ダイナミック型ＲＡＭが選択状態
とされるときには、内部アドレス信号Ｘｉに従ってその
いずれか一方から選択的に開放状態とされる。

【００２３】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
は、ダイナミック型ＲＡＭが非選択状態とされるときプ
リチャージ制御信号ＰＣのハイレベルを受けて選択的に
かつ一斉にオン状態となり、対応する単位回路の非反転
及び反転入出力ノードつまりはメモリアレイＡＲＹＬ及
びＡＲＹＲの各相補ビット線の非反転及び反転信号線を
内部電圧ＶＤＬ及び接地電位ＶＳＳ間の中間電圧ＨＶに
プリチャージする。

【００２４】一方、センスアンプＳＡの各単位回路の単
位増幅回路は、センスアンプ駆動信号ＰＡ１及びＰＡ３
のハイレベルならびにセンスアンプ駆動信号ＰＡ２Ｂの
ロウレベルを受けて選択的にかつ一斉に動作状態とさ
れ、メモリアレイＡＲＹＬ又はＡＲＹＲの選択されたワ
ード線に結合される所定数のメモリセルから対応する相
補ビット線を介して出力される微小読み出し信号をそれ
ぞれ増幅して、内部電圧ＶＤＬをハイレベルとし接地電
位ＶＳＳをロウレベルとする２値読み出し信号とする。
また、各単位回路のスイッチＭＯＳＦＥＴは、Ｙアドレ
スデコーダＹＤから供給されるビット線選択信号ＹＳ０
〜ＹＳｎのハイレベルを受けて択一的にオン状態とな
り、センスアンプＳＡの対応する単位増幅回路の相補入
出力ノードと相補共通データ線ＣＤ＊との間を選択的に
接続状態とする。

【００２５】この実施例において、ダイナミック型ＲＡ
Ｍはブーストセンス方式をとり、センスアンプＳＡの各
単位回路は、さらに各単位増幅回路の非反転及び反転入
出力ノードとブースト制御信号ＢＳＴとの間にそれぞれ
設けられる一対のブースト容量を含む。また、この実施
例のダイナミック型ＲＡＭはオーバードライブセンス方
式をとり、単位増幅回路に高電位側動作電源を供給する
コモンソース線には、駆動当初、各単位増幅回路の非反
転又は反転入出力ノードにおける最終的なハイレベルつ
まり内部電圧ＶＤＬより高い電源電圧ＶＣＣが一時的に
供給される。なお、センスアンプＳＡの具体的構成なら
びにブーストセンス動作及びオーバードライブセンス動
作の具体的内容等については、後で詳細に説明する。

【００２６】メモリマットＭＡＴ０〜ＭＡＴ７の相補共
通データ線ＣＤ＊は、対応するライトアンプＷＡの出力
端子及びメインアンプＭＡの入力端子にそれぞれ共通結
合される。各メモリマットのライトアンプＷＡの入力端
子は、書き込みデータバスＷＤＢ０〜ＷＤＢ７の対応す
るビットを介してデータ入力バッファＩＢの対応する単
位回路の出力端子に結合され、各メモリマットのメイン
アンプＭＡの出力端子は、読み出しデータバスＲＤＢ０
〜ＲＤＢ７の対応するビットを介してデータ出力バッフ
ァＯＢの対応する単位回路の入力端子に結合される。デ
ータ入力バッファＩＢの各単位回路の入力端子ならびに
データ出力バッファＯＢの各単位回路の出力端子は、対
応するデータ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合
される。メモリマットＭＡＴ０〜ＭＡＴ７のライトアン
プＷＡには、タイミング発生回路ＴＧから図示されない
内部制御信号ＷＰが共通に供給され、データ出力バッフ
ァＯＢの各単位回路には、内部制御信号ＯＣが共通に供
給される。

【００２７】データ入力バッファＩＢの各単位回路は、
ダイナミック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、データ入出力端子Ｄ０〜Ｄ７を介して入力さ
れる８ビットの書き込みデータを取り込み、保持すると
ともに、書き込みデータバスＷＤＢ０〜ＷＤＢ７を介し
て対応するメモリマットＭＡＴ０〜ＭＡＴ７のライトア
ンプＷＡに伝達する。このとき、各メモリマットのライ
トアンプＷＡは、内部制御信号ＷＰのハイレベルを受け
て選択的に動作状態とされ、データ入力バッファＩＢの
対応する単位回路から書き込みデータバスＷＤＢ０〜Ｗ
ＤＢ７を介して伝達される書き込みデータを所定の相補
書き込み信号とした後、相補共通データ線ＣＤ＊からセ
ンスアンプＳＡを介して対応するメモリアレイＡＲＹＬ
又はＡＲＹＲの選択された１個、合計８個のメモリセル
に書き込む。

【００２８】一方、メモリマットＭＡＴ０〜ＭＡＴ７メ
インアンプＭＡは、ダイナミック型ＲＡＭが読み出しモ
ードとされるとき、対応するメモリアレイＡＲＹＬ又は
ＡＲＹＲの選択された１個、合計８個のメモリセルから
相補共通データ線ＣＤ＊を介して出力される２値読み出
し信号をさらに増幅し、読み出しデータバスＲＤＢ０〜
ＲＤＢ７を介してデータ出力バッファＯＢの対応する単
位回路に伝達する。このとき、データ出力バッファＯＢ
の各単位回路は、内部制御信号ＯＣのハイレベルを受け
て選択的に動作状態とされ、対応するメインアンプＭＡ
から伝達される読み出し信号をデータ入出力端子Ｄ０〜
Ｄ７を介して出力する。

【００２９】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型ＲＡＭの各部に供給する。

【００３０】なお、図１には示されていないが、ダイナ
ミック型ＲＡＭは、所定の外部端子を介して供給される
電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに所定の内部
電圧ＶＰＰ及びＶＤＬならびに中間電圧ＨＶを生成する
内部電圧発生回路を備える。このうち、内部電圧ＶＰＰ
は、主にメモリアレイＡＲＹＬ及びＡＲＹＲを構成する
ワード線の選択レベルとして供され、内部電圧ＶＤＬ
は、主にメモリアレイＡＲＹＬ及びＡＲＹＲならびにそ
の直接周辺回路の動作電源として供される。特に制限さ
れないが、電源電圧ＶＣＣは、例えば２．５Ｖ（ボル
ト）のような正電位とされる。また、内部電圧ＶＰＰ
は、例えば４．０Ｖとされ、内部電圧ＶＤＬ及び中間電
圧ＨＶは、それぞれ１．５Ｖ及び０．７５Ｖとされる。

【００３１】図２には、図１のダイナミック型ＲＡＭの
メモリマットＭＡＴ０〜ＭＡＴ７に含まれるメモリアレ
イＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡの一
実施例の部分的な回路図が示され、図３には、その一実
施例の信号波形図が示されている。これらの図をもと
に、ダイナミック型ＲＡＭのメモリマットＭＡＴ０〜Ｍ
ＡＴ７を構成するメモリアレイＡＲＹＬ及びＡＲＹＲな
らびにセンスアンプＳＡの具体的構成及び動作ならびに
その特徴について説明する。

【００３２】なお、以下の説明は、一組のメモリアレイ
ＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡを例に
進められるが、同様な構成のメモリアレイＡＲＹＬ及び
ＡＲＹＲならびにセンスアンプＳＡがメモリマットＭＡ
Ｔ０〜ＭＡＴ７のそれぞれに含まれ、同様に動作するも
のであることは言うまでもない。また、図３では、セン
スアンプＳＡの左側に設けられるメモリアレイＡＲＹＬ
のワード線ＷＬ０が選択状態とされる場合が例示され、
このワード線ＷＬ０と相補ビット線ＢＬ０＊の交点に配
置されかつ論理“１”のデータを保持するメモリセルに
着目して動作の説明が進められる。以下の回路図におい
て、そのチャネル（バックゲート）部に矢印が付される
ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであって、矢
印の付されないＮチャンネルＭＯＳＦＥＴと区別して示
される。

【００３３】図２において、メモリアレイＡＲＹＬは、
平行して配置されるｍ＋１本のワード線ＷＬ０〜ＷＬｍ
と、これらのワード線に直交しかつ互いに平行して配置
されるｎ＋１組の相補ビット線ＢＬ０＊〜ＢＬｎ＊とを
含む。これらのワード線及び相補ビット線の交点には、
情報蓄積キャパシタＣｓ及びアドレス選択ＭＯＳＦＥＴ
Ｑａからなる（ｍ＋１）×（ｎ＋１）個のダイナミック
型メモリセルが格子配列される。メモリアレイＡＲＹＬ
の同一列に配置されるｍ＋１個のメモリセルの情報蓄積
キャパシタＣｓの一方の電極は、対応するアドレス選択
ＭＯＳＦＥＴＱａを介して相補ビット線ＢＬ０＊〜ＢＬ
ｎ＊の非反転又は反転信号線に所定の規則性をもって交
互に結合される。また、メモリアレイＡＲＹＬの同一行
に配置されるｎ＋１個のメモリセルのアドレス選択ＭＯ
ＳＦＥＴＱａのゲートは、対応するワード線ＷＬ０〜Ｗ
Ｌｍにそれぞれ共通結合される。メモリアレイＡＲＹＬ
を構成するすべてのメモリセルの情報蓄積キャパシタＣ
ｓの他方の電極には、プレート電圧として上記０．７５
Ｖの中間電圧ＨＶが共通に供給される。

【００３４】同様に、メモリアレイＡＲＹＲは、平行し
て配置されるｍ＋１本のワード線ＷＲ０〜ＷＲｍと、こ
れらのワード線に直交しかつ互いに平行して配置される
ｎ＋１組の相補ビット線ＢＲ０＊〜ＢＲｎ＊とを含む。
これらのワード線及び相補ビット線の交点には、情報蓄
積キャパシタＣｓ及びアドレス選択ＭＯＳＦＥＴＱａか
らなる（ｍ＋１）×（ｎ＋１）個のダイナミック型メモ
リセルが格子配列される。メモリアレイＡＲＹＲの同一
列に配置されるｍ＋１個のメモリセルの情報蓄積キャパ
シタＣｓの一方の電極は、対応するアドレス選択ＭＯＳ
ＦＥＴＱａを介して相補ビット線ＢＲ０＊〜ＢＲｎ＊の
非反転又は反転信号線に所定の規則性をもって交互に結
合される。また、メモリアレイＡＲＹＲの同一行に配置
されるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦＥ
ＴＱａのゲートは、対応するワード線ＷＲ０〜ＷＲｍに
それぞれ共通結合される。メモリアレイＡＲＹＲを構成
するすべてのメモリセルの情報蓄積キャパシタＣｓの他
方の電極には、プレート電圧として上記中間電圧ＨＶが
共通に供給される。

【００３５】次に、センスアンプＳＡは、メモリアレイ
ＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ
＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ
＋１個の単位回路を備え、これらの単位回路のそれぞれ
は、ＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭ
ＯＳＦＥＴＮ８ならびにＰチャンネルＭＯＳＦＥＴＰ３
及びＮチャンネルＭＯＳＦＥＴＮ９からなる一対のＣＭ
ＯＳインバータが交差結合されてなる単位増幅回路をそ
の基本構成要素とする。センスアンプＳＡの各単位回路
は、さらに、Ｎチャンネル型の３個のプリチャージＭＯ
ＳＦＥＴＮ５〜Ｎ７が直並列結合されてなるビット線プ
リチャージ回路と、Ｎチャンネル型の一対のスイッチＭ
ＯＳＦＥＴＮＡ及びＮＢと、それぞれＭＯＳＦＥＴ容量
からなる一対のブースト容量Ｃ１及びＣ２と、メモリア
レイＡＲＹＬ及びＡＲＹＲの対応する相補ビット線ＢＬ
０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊との間にそ
れぞれ設けられるＮチャンネル型の２組の第１のスイッ
チ手段つまりシェアドＭＯＳＦＥＴＮ３及びＮ４ならび
にＮＣ及びＮＤとをそれぞれ含む。

【００３６】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
Ｎ５〜Ｎ７のゲートには、タイミング発生回路ＴＧから
プリチャージ制御信号ＰＣが共通に供給され、プリチャ
ージＭＯＳＦＥＴＮ６及びＮ７の共通結合されたソース
には、中間電圧ＨＶが供給される。また、各単位増幅回
路を構成するＰチャンネルＭＯＳＦＥＴＰ２及びＰ３の
ソースは、コモンソース線ＣＳＰ（第１のコモンソース
線）に共通結合され、ＮチャンネルＭＯＳＦＥＴＮ８及
びＮ９のソースは、コモンソース線ＣＳＮ（第２のコモ
ンソース線）に共通結合される。コモンソース線ＣＳＰ
は、そのゲートにセンスアンプ駆動信号ＰＡ２Ｂを受け
るＰチャンネル型の駆動ＭＯＳＦＥＴＰ１を介して電源
電圧ＶＣＣに結合されるとともに、センスアンプ駆動信
号ＰＡ３を受けるＮチャンネル型の駆動ＭＯＳＦＥＴＮ
１を介して内部電圧ＶＤＬに結合される。コモンソース
線ＣＳＮは、そのゲートにセンスアンプ駆動信号ＰＡ１
を受けるＮチャンネル型の駆動ＭＯＳＦＥＴＮ２を介し
て接地電位ＶＳＳに結合される。

【００３７】一方、センスアンプＳＡの各単位回路のス
イッチＭＯＳＦＥＴＮＡ及びＮＢの他方は、相補共通デ
ータ線ＣＤ＊の非反転又は反転信号線にそれぞれ共通結
合され、その共通結合されたゲートには、Ｙアドレスデ
コーダＹＤから対応するビット線選択信号ＹＳ０〜ＹＳ
ｎがそれぞれ供給される。また、各単位回路のシェアド
ＭＯＳＦＥＴＮ３及びＮ４のゲートには、タイミング発
生回路ＴＧからシェアド制御信号ＳＨＬが共通に供給さ
れ、シェアドＭＯＳＦＥＴＮＣ及びＮＤのゲートには、
シェアド制御信号ＳＨＲが共通に供給される。さらに、
各単位回路のブースト容量Ｃ１及びＣ２の一方つまりゲ
ート側の電極は、対応する単位回路つまり単位増幅回路
の非反転入出力ノードＳ０Ｔ〜ＳｎＴならびに反転入出
力ノードＳ０Ｂ〜ＳｎＢにそれぞれ結合され、その共通
結合された他方つまりドレイン・ソース側の電極は、ブ
ースト制御信号ＢＳＴに共通結合される。

【００３８】ここで、プリチャージ制御信号ＰＣは、特
に制限されないが、図３に示されるように、通常つまり
ダイナミック型ＲＡＭが非選択状態とされるとき電源電
圧ＶＣＣのようなハイレベルとされ、ダイナミック型Ｒ
ＡＭが選択状態とされると所定のタイミングで接地電位
ＶＳＳのようなロウレベルとされる。また、シェアド制
御信号ＳＨＬ及びＳＨＲは、通常ともに電源電圧ＶＣＣ
のようなハイレベルとされ、ダイナミック型ＲＡＭが選
択状態とされると、まず最上位ビットの内部アドレス信
号Ｘｉに従ってそのいずれか一方つまり例えばシェアド
制御信号ＳＨＲが接地電位ＶＳＳのようなロウレベルと
される。そして、残された他方つまりシェアド制御信号
ＳＨＬは、ブースト容量Ｃ１及びＣ２によるブーストセ
ンス動作が開始される直前に接地電位ＶＳＳのようなロ
ウレベルとされた後、ブーストセンス動作及びオーバー
ドライブ動作が終了した時点で内部電圧ＶＰＰのような
高電位とされ、ダイナミック型ＲＡＭが非選択状態とさ
れた時点で、シェアド制御信号ＳＨＲとともに電源電圧
ＶＣＣのようなハイレベルに戻される。

【００３９】一方、ワード線ＷＬ０〜ＷＬｍならびにＷ
Ｒ０〜ＷＲｍは、通常すべて接地電位ＶＳＳのような非
選択レベルとされ、ダイナミック型ＲＡＭが選択状態と
されると内部アドレス信号Ｘ０〜Ｘｉに従って択一的に
内部電圧ＶＰＰのような選択レベルとされる。また、ブ
ースト制御信号ＢＳＴは、通常接地電位ＶＳＳのような
ロウレベルとされ、ダイナミック型ＲＡＭが選択状態と
されるとワード線選択動作が終了しシェアド制御信号Ｓ
ＨＬ及びＳＨＲがともにロウレベルとされた直後に電源
電圧ＶＣＣのようなハイレベルとされる。

【００４０】センスアンプ駆動信号ＰＡ１は、通常接地
電位ＶＳＳのようなロウレベルとされ、ダイナミック型
ＲＡＭが選択状態とされるとブースト容量Ｃ１及びＣ２
によるブースト動作が終了した時点で電源電圧ＶＣＣの
ようなハイレベルとされる。また、センスアンプ駆動信
号ＰＡ２Ｂは、通常電源電圧ＶＣＣのようなハイレベル
とされ、ダイナミック型ＲＡＭが選択状態とされると上
記センスアンプ駆動信号ＰＡ１の立ち上がりに同期して
かつ所定期間だけ一時的に接地電位ＶＳＳのようなロウ
レベルとされる。さらに、センスアンプ駆動信号ＰＡ３
は、通常接地電位ＶＳＳのようなロウレベルとされ、ダ
イナミック型ＲＡＭが選択状態とされると上記センスア
ンプ駆動信号ＰＡ２Ｂがハイレベルに戻されるのと同期
して内部電圧ＶＰＰのような高電位のハイレベルとされ
る。

【００４１】ダイナミック型ＲＡＭが非選択状態とされ
シェアド制御信号ＳＨＬ及びＳＨＲが電源電圧ＶＣＣの
ようなハイレベルとされるとき、センスアンプＳＡで
は、全単位回路のシェアドＭＯＳＦＥＴＮ３及びＮ４な
らびにＮＣ及びＮＤが一斉にオン状態となる。このと
き、プリチャージ制御信号ＰＣは電源電圧ＶＣＣのよう
なハイレベルとされ、これを受けて各単位回路のビット
線プリチャージ回路を構成するプリチャージＭＯＳＦＥ
ＴＮ５〜Ｎ７が一斉にオン状態となる。

【００４２】これにより、センスアンプＳＡの各単位回
路の相補入出力ノードＳ０＊〜Ｓｎ＊の非反転及び反転
入出力ノード，メモリアレイＡＲＹＬ及びＡＲＹＲの相
補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲ
ｎ＊の非反転及び反転信号線は、すべて中間電圧ＨＶに
プリチャージされる。また、センスアンプ駆動信号ＰＡ
１及びＰＡ３のロウレベルならびにセンスアンプ駆動信
号ＰＡ２Ｂのハイレベルを受けて、駆動ＭＯＳＦＥＴＮ
１及びＮ２ならびにＰ１はすべてオフ状態となり、コモ
ンソース線ＣＳＰ及びＣＳＮは、図示されないコモンソ
ース線プリチャージ回路を介して中間電圧ＨＶにプリチ
ャージされる。センスアンプＳＡの各単位回路のブース
ト容量Ｃ１及びＣ２のドレイン・ソース側電極は、ブー
スト制御信号ＢＳＴのロウレベルを受けて接地電位ＶＳ
Ｓにチャージされる。

【００４３】ダイナミック型ＲＡＭが選択状態とされる
と、まずプリチャージ制御信号ＰＣが所定のタイミング
で接地電位ＶＳＳのようなロウレベルとされ、センスア
ンプＳＡの各単位回路のビット線プリチャージ回路によ
るプリチャージ動作が停止される。また、続いて例えば
指定ワード線ＷＬ０を含まない非選択メモリアレイＡＲ
ＹＲに対応するシェアド制御信号ＳＨＲが接地電位ＶＳ
Ｓのようなロウレベルとされ、センスアンプＳＡの各単
位回路のシェアドＭＯＳＦＥＴＮＣ及びＮＤが一斉にオ
フ状態となって、相補入出力ノードＳ０＊〜Ｓｎ＊とメ
モリアレイＡＲＹＲの相補ビット線ＢＲ０＊〜ＢＲｎ＊
との間の接続が断たれる。

【００４４】メモリアレイＡＲＹＬでは、Ｘアドレスデ
コーダＸＤＬのデコード動作が終了した時点で、内部ア
ドレス信号Ｘ０〜Ｘｉにより指定されるワード線ＷＬ０
が択一的に内部電圧ＶＰＰのような高電位の選択レベル
とされ、その他のワード線ＷＬ１〜ＷＬｍはすべて接地
電位ＶＳＳのような非選択レベルのままとされる。これ
により、メモリアレイＡＲＹＬの相補ビット線ＢＬ０＊
〜ＢＬｎ＊すなわちセンスアンプＳＡの相補入出力ノー
ドＳ０＊〜Ｓｎ＊には、選択ワード線ＷＬ０に結合され
るｎ＋１個のメモリセルの保持データに対応した微小読
み出し信号がそれぞれ出力される。この結果、例えば論
理“１”のデータを保持するメモリセルが結合された相
補ビット線ＢＬ０＊の非反転信号線ＢＬ０Ｔつまり相補
入出力ノードＳ０＊の非反転入出力ノードＳ０Ｔの電位
がわずかに上昇し、反転信号線ＢＬ０Ｂつまり反転入出
力ノードＳ０Ｂの電位よりやや高くなる。

【００４５】ワード線選択動作が終了し、例えばメモリ
アレイＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊つま
りセンスアンプＳＡの相補入出力ノードＳ０＊〜Ｓｎ＊
に選択ワード線ＷＬ０に結合されたｎ＋１個のメモリセ
ルの微小読み出し信号が出力され終わると、まず指定メ
モリアレイＡＲＹＬに対応するシェアド制御信号ＳＨＬ
が接地電位ＶＳＳのようなロウレベルとされた後、ブー
スト制御信号ＢＳＴが電源電圧ＶＣＣのようなハイレベ
ルとされる。また、やや遅れてセンスアンプ駆動信号Ｐ
Ａ１が電源電圧ＶＣＣのようなハイレベルとされると同
時に、センスアンプ駆動信号ＰＡ２Ｂが一時的に接地電
位ＶＳＳのようなロウレベルとされる。そして、所定時
間が経過した時点でこのセンスアンプ駆動信号ＰＡ２Ｂ
が電源電圧ＶＣＣのようなハイレベルに戻されると同時
に、センスアンプ駆動信号ＰＡ３が内部電圧ＶＰＰのよ
うなハイレベルとされる。

【００４６】センスアンプＳＡでは、シェアド制御信号
ＳＨＬのロウレベルを受けて、各単位回路のシェアドＭ
ＯＳＦＥＴＮ３及びＮ４がオフ状態とされ、相補入出力
ノードＳ０＊〜Ｓｎ＊とメモリアレイＡＲＹＬの相補ビ
ット線ＢＬ０＊〜ＢＬｎ＊との間の接続も断たれる。ま
た、ブースト制御信号ＢＳＴのハイレベルを受けて、各
単位回路のブースト容量Ｃ１及びＣ２のドレイン・ソー
ス側電極が電源電圧ＶＣＣにブーストされ、これを受け
て相補入出力ノードＳ０＊〜Ｓｎ＊の非反転及び反転入
出力ノードの電位がブースト容量Ｃ１及びＣ２の容量と
各入出力ノードの寄生容量とのチャージシェアに相当す
る分だけ押し上げられる。このとき、ブースト容量Ｃ１
及びＣ２の容量値は、ドレイン・ソース側電位がゲート
電位より高い逆バイアス状態となるために小さくなり、
相応して両電極間の電圧が大きくなって、対応する相補
入出力ノードＳ０＊〜Ｓｎ＊の非反転及び反転入出力ノ
ード間の電位差がやや拡大し、信号量が大きくなる。

【００４７】次に、センスアンプＳＡでは、センスアン
プ駆動信号ＰＡ１のハイレベルを受けて駆動ＭＯＳＦＥ
ＴＮ２がオン状態となり、コモンソース線ＣＳＮに低電
位側動作電源つまり接地電位ＶＳＳが供給されるととも
に、センスアンプ駆動信号ＰＡ２Ｂのロウレベルを受け
て駆動ＭＯＳＦＥＴＰ１がオン状態となり、コモンソー
ス線ＣＳＰには、通常の高電位側動作電源より絶対値の
大きな電源電圧ＶＣＣが供給される。これにより、セン
スアンプＳＡの各単位増幅回路はいわゆるオーバードラ
イブ状態となり、相補入出力ノードＳ０＊〜Ｓｎ＊の非
反転及び反転入出力ノード間の電位差を急速に拡大すべ
く増幅動作を開始する。このため、例えば非反転入出力
ノードＳ０Ｔの電位は電源電圧ＶＣＣに向かって急速に
上昇し、反転入出力ノードＳ０Ｂの電位は接地電位ＶＳ
Ｓに向かって低下する。しかし、センスアンプ駆動信号
ＰＡ２Ｂは、前述のように、所定期間後にはハイレベル
に戻されるため、非反転入出力ノードＳ０Ｔの電位上昇
は途中で停止され、センスアンプ駆動信号ＰＡ３のハイ
レベルを受けて駆動ＭＯＳＦＥＴＮ１がオン状態とされ
た後は、内部電圧ＶＤＬを目標電位として少し低下す
る。

【００４８】上記したように、相補入出力ノードＳ０＊
〜Ｓｎ＊の非反転及び反転入出力ノードの電位は、ブー
スト容量Ｃ１及びＣ２によって所定レベルだけ押し上げ
られるとともに、その電位差もやや拡大される。また、
コモンソース線ＣＳＰがオーバードライブされること
で、例えば論理“１”のデータを保持するメモリセルに
対応した非反転入出力ノードＳ０Ｔのハイレベルは、一
時的に内部電圧ＶＤＬを超えて高くされる。これらのこ
とから、いわゆるプルダウン側となるＮチャンネルＭＯ
ＳＦＥＴＮ８及びＮ９のドレイン・ソース間電圧が大き
くなり、その増幅動作が高速化されるとともに、プルア
ップ側となるＰチャンネルＭＯＳＦＥＴＰ２及びＰ３の
ドレイン・ソース間電圧も大きくなり、その増幅動作が
高速化される。この結果、非反転及び反転入出力ノード
間の電位差つまり信号量の拡大もあって、センスアンプ
ＳＡの各単位増幅回路の増幅動作が高速化され、これに
よってダイナミック型ＲＡＭの読み出し動作が高速化さ
れる。

【００４９】センスアンプＳＡの各単位増幅回路による
増幅動作がある程度終了し、シェアド制御信号ＳＨＬが
内部電圧ＶＰＰのような高電位に戻されると、センスア
ンプＳＡの各単位回路の相補入出力ノードＳ０＊〜Ｓｎ
＊とメモリアレイＡＲＹＬの相補ビット線ＢＬ０＊〜Ｂ
Ｌｎ＊との間が再び接続状態とされ、センスアンプＳＡ
の各単位増幅回路の増幅動作により得られた２値読み出
し信号がメモリアレイＡＲＹＬの例えばワード線ＷＬ０
に結合されたｎ＋１個のメモリセルに再書き込みされ
る。また、図示されないビット線選択信号ＹＳ０〜ＹＳ
ｎの択一的なハイレベルを受けて、指定された１個のメ
モリセルの２値読み出し信号が相補共通データ線ＣＤ＊
を介してメインアンプＭＡに伝達され、データ出力バッ
ファＯＢからデータ入出力端子Ｄ０〜Ｄ７を介して出力
されるとともに、ダイナミック型ＲＡＭが書き込みモー
ドで選択状態とされる場合は、この時点でライトアンプ
ＷＡが動作状態とされ、データ入出力端子Ｄ０〜Ｄ７か
らデータ入力バッファＩＢを介して供給される新しい記
憶データの書き込み動作が開始される。

【００５０】上記したように、この実施例のセンスアン
プＳＡではオーバードライブセンスが行われ、例えば非
反転入出力ノードＳ０Ｔの電位は過剰オーバードライブ
状態となって、その最終的なハイレベルつまり内部電圧
ＶＤＬより高くなる場合もある。ところが、この実施例
のダイナミック型ＲＡＭでは、センスアンプＳＡのオー
バードライブセンスが、両側のシェアドＭＯＳＦＥＴＮ
３及びＮ４ならびにＮＣ及びＮＤをすべてオフ状態とし
て行われるため、過剰オーバードライブ状態にある非反
転入出力ノードＳ０Ｔの電位は、再びシェアドＭＯＳＦ
ＥＴＮ３及びＮ４がオン状態とされた時点でメモリアレ
イＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊との間で
チャージシェアされ、内部電圧ＶＤＬに近づく。この結
果、センスアンプＳＡのオーバードライブセンスに必要
な消費電力を低減し、ダイナミック型ＲＡＭの低消費電
力化を図ることができるとともに、ライトアンプＷＡに
よる反転書き込み動作を確実にかつ高速に実現できるも
のとなる。

【００５１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ブーストセンス方式をとりかつシェアドセンス方
式をとるダイナミック型ＲＡＭ等において、ブースト容
量による単位増幅回路の非反転及び反転入出力ノードの
ブースト終了後、シェアドＭＯＳＦＥＴをすべてオフ状
態としたまま単位増幅回路をオーバードライブ動作させ
ることで、ブーストセンス動作によってセンスアンプの
各単位増幅回路を構成するＮチャンネルＭＯＳＦＥＴの
ドレイン・ソース間電圧を大きくし、オーバードライブ
動作によってＰチャンネルＭＯＳＦＥＴのドレイン・ソ
ース間電圧を大きくして、単位増幅回路の増幅動作を高
速化することができるという効果が得られる。 （２）上記（１）項により、ダイナミック型ＲＡＭ等の
読み出し動作を高速化することができるという効果が得
られる。

【００５２】（３）上記（１）項及び（２）項におい
て、オーバードライブ動作時には、各単位増幅回路の相
補入出力ノードからメモリアレイの対応する相補ビット
線を切り離し、その負荷を軽減することができるという
効果が得られる。 （４）上記（３）項により、ダイナミック型ＲＡＭの低
消費電力化を図ることができるという効果が得られる。 （５）上記（３）項及び（４）項により、シェアドＭＯ
ＳＦＥＴをオフ状態に戻した時点で、オーバードライブ
された単位増幅回路の非反転又は反転入出力ノードの電
位をメモリアレイの対応する相補ビット線の寄生容量と
のチャージシェアによって引き下げることができるとい
う効果が得られる。 （６）上記（５）項により、ダイナミック型ＲＡＭ等の
さらなる低消費電力化を図りつつ、記憶データの反転書
き換え動作を確実にかつ高速に行うことができるという
効果が得られる。 （７）上記（１）項ないし（６）項により、その動作の
高速化及び低消費電力化を図りつつ、ダイナミック型Ｒ
ＡＭ等の動作電源を充分に低電圧化し、そのチップ温度
の上昇を抑えて、ダイナミック型ＲＡＭ等のリフレッシ
ュ特性を大幅に改善することができるという効果が得ら
れる。

【００５３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリマットを備えることができるし、各メモリマット
を構成するメモリアレイＡＲＹＬ及びＡＲＹＲは、その
直接周辺部を含めて複数のサブアレイに分割することが
できる。ダイナミック型ＲＡＭは、×１ビット又は×１
６ビット等、任意のビット線構成を採りうるし、シェア
ドセンス方式を採ることを必須条件ともしない。この場
合、センスアンプとメモリアレイとの間には、シェアド
ＭＯＳＦＥＴに相当するスイッチ手段が必要となる。Ｙ
アドレスデコーダＹＤは、すべて又は所定数のメモリマ
ットに共通に設けてもよい。ダイナミック型ＲＡＭは、
任意のブロック構成を採りうるし、起動制御信号の名称
及び組み合わせ，各制御信号等の名称及び有効レベルな
らびに電源電圧及び各内部電圧の極性及び絶対値等は、
種々の実施形態を採りうる。

【００５４】図２において、メモリアレイＡＲＹＬ及び
ＡＲＹＲならびにセンスアンプＳＡは、所定数の冗長素
子を含むことができる。また、メモリアレイＡＲＹＬ及
びＡＲＹＲは、メインワード線及びサブワード線を階層
的に用いたいわゆるワード線分割方式をとることができ
る。センスアンプＳＡの駆動ＭＯＳＦＥＴＰ１ならびに
Ｎ１及びＮ２は、それぞれ並列形態とされる複数の駆動
ＭＯＳＦＥＴからなるものであってもよいし、複数の駆
動ＭＯＳＦＥＴを時系列的にシフトしながらオン状態と
するものであってもよい。ブースト容量Ｃ１及びＣ２
は、それぞれ並列形態とされる複数のＭＯＳＦＥＴ容量
に置き換えることができる。メモリアレイＡＲＹＬ及び
ＡＲＹＲならびにセンスアンプＳＡの具体的構成及びＭ
ＯＳＦＥＴの導電型等は、種々の実施形態を採ることが
できる。図３において、各信号の絶対的な電位及び時間
関係は、本発明の主旨に影響を与えない。

【００５５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする各種メモリ集積回路装置やこ
のようなメモリ集積回路装置を含む論理集積回路装置等
にも適用できる。この発明は、少なくともブーストセン
ス方式をとる半導体記憶装置ならびにこれを含む装置又
はシステムに広く適用できる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ブーストセンス方式をとり
かつシェアドセンス方式をとるダイナミック型ＲＡＭ等
において、ブースト容量による単位増幅回路の非反転及
び反転入出力ノードのブースト終了後、シェアドＭＯＳ
ＦＥＴをすべてオフ状態としたまま単位増幅回路をオー
バードライブ動作させることで、ブーストセンス動作に
よってセンスアンプの各単位増幅回路を構成するＮチャ
ンネルＭＯＳＦＥＴのドレイン・ソース間電圧を大きく
し、オーバードライブ動作によってＰチャンネルＭＯＳ
ＦＥＴのドレイン・ソース間電圧を大きくして、各単位
増幅回路の増幅動作を高速化し、ダイナミック型ＲＡＭ
等の読み出し動作を高速化することができる。また、オ
ーバードライブ動作時には、各単位増幅回路の相補入出
力ノードからメモリアレイの対応する相補ビット線を切
り離し、その負荷を軽減して、ダイナミック型ＲＡＭ等
を低消費電力化することができるとともに、シェアドＭ
ＯＳＦＥＴがオン状態に戻された時点で、オーバードラ
イブされた単位増幅回路の非反転又は反転入出力ノード
の電位をメモリアレイの対応する相補ビット線の寄生容
量とのチャージシェアによって引き下げ、記憶データの
反転書き換えを確実にかつ高速に行うことができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す部分的な回路
図である。

【図３】図２のメモリアレイ及びセンスアンプの一実施
例を示す信号波形図である。

【図４】この発明に先立って本願発明者等が検討したダ
イナミック型ＲＡＭに含まれるメモリアレイ及びセンス
アンプの一例を示す部分的な回路図である。

【図５】図４のメモリアレイ及びセンスアンプの一例を
示す信号波形図である。

【符号の説明】

ＭＡＴ０〜ＭＡＴ７……メモリマット、ＡＲＹＬ，ＡＲ
ＹＲ………メモリアレイ、ＸＤＬ，ＸＤＲ……Ｘアドレ
スデコーダ、ＸＢ……Ｘアドレスバッファ、ＳＡ……セ
ンスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙ
アドレスバッファ、ＷＡ……ライトアンプ、ＭＡ……メ
インアンプ、ＩＢ……データ入力バッファ、ＯＢ……デ
ータ出力バッファ、ＴＧ……タイミング発生回路。Ｄ０
〜Ｄ７……入出力データ又はその入出力端子、ＲＡＳＢ
……ロウアドレスストローブ信号又はその入力端子、Ｃ
ＡＳＢ……カラムアドレスストローブ信号又はその入力
端子、ＷＥＢ……ライトイネーブル信号又はその入力端
子、Ａ０〜Ａｉ……アドレス信号又はその入力端子。Ｗ
Ｌ０〜ＷＬｍ，ＷＲ０〜ＷＲｍ……ワード線、ＢＬ０＊
〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……相補ビット線、Ｑ
ａ……アドレス選択ＭＯＳＦＥＴ、Ｃｓ……情報蓄積キ
ャパシタ、Ｓ０＊〜Ｓｎ＊……センスアンプ相補入出力
ノード、ＣＳＰ，ＣＳＮ……コモンソース線、ＣＤ＊…
…相補共通データ線、ＨＶ……中間電圧、ＳＨＬ，ＳＨ
Ｒ……シェアド制御信号、ＰＣ……プリチャージ制御信
号、ＰＡ，ＰＡ１Ｂ，ＰＡ２Ｂ，ＰＡＢ……センスアン
プ駆動信号、ＢＳＴ……ブースト制御信号、ＹＳ０〜Ｙ
Ｓｎ……ビット線選択信号。Ｐ１〜Ｐ４……Ｐチャンネ
ルＭＯＳＦＥＴ、Ｎ１〜ＮＤ……ＮチャンネルＭＯＳＦ
ＥＴ、Ｃ１〜Ｃ２……ブースト容量。ＶＣＣ……電源電
圧、ＶＳＳ……接地電位、ＶＰＰ，ＶＤＬ……内部電
圧。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ワード線及び相補ビット線を含むメモリ
   アレイと、 上記相補ビット線に対応して設けられる単位増幅回路
   と、上記単位増幅回路の相補入出力ノードと対応する相
   補ビット線との間を選択的に接続状態とする第１のスイ
   ッチ手段と、上記単位増幅回路の相補入出力ノードとブ
   ースト制御信号線との間にそれぞれ設けられ選択ワード
   線に結合されるメモリセルの微小読み出し信号が対応す
   る相補ビット線に出力された時点で対応する単位増幅回
   路の非反転及び反転入出力ノードの電位を押し上げるブ
   ースト容量と、上記単位増幅回路に高電位側及び低電位
   側動作電源を選択的に供給する第１及び第２のコモンソ
   ース線とを含むセンスアンプとを具備するものであっ
   て、かつ、 上記第１のコモンソース線を介して供給される高電位側
   動作電源の電位が、駆動時の初期の所定期間において、
   上記単位増幅回路の非反転又は反転入出力ノードにおけ
   る最終的なハイレベルより高い電位となるべく一時的に
   オーバードライブされることを特徴とする半導体記憶装
   置。
2. 【請求項２】 請求項１において、 上記メモリアレイは、上記センスアンプの両側に設けら
   れるものであり、 上記第１のスイッチ手段は、上記センスアンプの各単位
   増幅回路の相補入出力ノードと上記両側に設けられるメ
   モリアレイの対応する相補ビット線との間にそれぞれ設
   けられるものであって、 上記ブースト容量の電位押し上げ動作ならびに上記第１
   のコモンソース線のオーバードライブ動作は、上記第１
   のスイッチ手段がすべてオフ状態とされる間に行われる
   ものであることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記オーバードライブ動作によってその最終的なハイレ
   ベルより高くされた上記単位増幅回路の非反転又は反転
   入出力ノードにおける電位は、上記第１のスイッチ手段
   がオン状態に戻されたとき、対応する上記相補ビット線
   との間でチャージシェアされることによってその上記最
   終的なハイレベルより低くされるものであることを特徴
   とする半導体記憶装置。