JPS62133534A - デ−タ処理装置のｌｓｉ - Google Patents
デ−タ処理装置のｌｓｉInfo
- Publication number
- JPS62133534A JPS62133534A JP60273930A JP27393085A JPS62133534A JP S62133534 A JPS62133534 A JP S62133534A JP 60273930 A JP60273930 A JP 60273930A JP 27393085 A JP27393085 A JP 27393085A JP S62133534 A JPS62133534 A JP S62133534A
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- Japan
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- error
- error detection
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 47
- 238000012546 transfer Methods 0.000 claims abstract description 13
- 230000001629 suppression Effects 0.000 claims description 22
- 238000012545 processing Methods 0.000 claims description 11
- 238000012937 correction Methods 0.000 claims description 4
- 238000005070 sampling Methods 0.000 abstract description 20
- 239000000872 buffer Substances 0.000 abstract description 15
- 230000002401 inhibitory effect Effects 0.000 abstract 3
- 238000003745 diagnosis Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置のＬＳＩに関し、７時にエラー
橙出方才π１する〜 〔従来の技術〕 従来、データ処理装置に使用するＬＳＩのエラー検出抑
止方式では、ＬＳＩ内のエラー検出抑止回路またはＬＳ
Ｉ外からのエラー検出抑止信号によりＬＳＩ内のエラー
検出回路の全体または一部を一括してエラー検出を抑止
し、エラー検出を抑止しない通常動作時にはエラーが発
生するとエラ一部分の動作を停止させ、エラーの波及効
果をなくしている。
橙出方才π１する〜 〔従来の技術〕 従来、データ処理装置に使用するＬＳＩのエラー検出抑
止方式では、ＬＳＩ内のエラー検出抑止回路またはＬＳ
Ｉ外からのエラー検出抑止信号によりＬＳＩ内のエラー
検出回路の全体または一部を一括してエラー検出を抑止
し、エラー検出を抑止しない通常動作時にはエラーが発
生するとエラ一部分の動作を停止させ、エラーの波及効
果をなくしている。
上述したイ疋来のデータ処理装装置に使用するＬＳＩは
、エラー検出抑止をＬＳＩ内のエラー検出回路または一
部について一括して実施しており、エラー検出抑止機能
はエラー検出回路の故障調査に主として利用されていた
ので、谷エラー検出回路の正当性を評価するには各エラ
ー検出回路のｉｆ＠にマイクロプログラム診断系路を設
ける必要があり、ＬＳＩの使用ゲートが増大するという
欠点がある。
、エラー検出抑止をＬＳＩ内のエラー検出回路または一
部について一括して実施しており、エラー検出抑止機能
はエラー検出回路の故障調査に主として利用されていた
ので、谷エラー検出回路の正当性を評価するには各エラ
ー検出回路のｉｆ＠にマイクロプログラム診断系路を設
ける必要があり、ＬＳＩの使用ゲートが増大するという
欠点がある。
本発明のデータ処理装置のＬＳＩは、データ処理装置に
組込む複数のエラーチェック手段またはエラー訂正手段
の任意の組合せから構成される複数のエラー検出手段と
、該工２−恢出手段の機能を有効にするか無効にするか
を該エラー検出手段単位に指示するエラー検出抑止手段
と、該エラー検出抑止手段にエラー検出抑止組合せパタ
ーンを曹込む抑止状態−込手段とを有することを特徴と
する。
組込む複数のエラーチェック手段またはエラー訂正手段
の任意の組合せから構成される複数のエラー検出手段と
、該工２−恢出手段の機能を有効にするか無効にするか
を該エラー検出手段単位に指示するエラー検出抑止手段
と、該エラー検出抑止手段にエラー検出抑止組合せパタ
ーンを曹込む抑止状態−込手段とを有することを特徴と
する。
このように、任意数のエラー検出手段に対応するエラー
検出抑止手段によりエラー検出手段のエラー検出を個別
に抑止することにより、ＬＳＩの使用ゲートを増大させ
ることなくマイクロプログラムによりエラー検出手段の
確認および広範囲の診断ができる。
検出抑止手段によりエラー検出手段のエラー検出を個別
に抑止することにより、ＬＳＩの使用ゲートを増大させ
ることなくマイクロプログラムによりエラー検出手段の
確認および広範囲の診断ができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のデータ処理装置のＬＳＩの一実施例を
示す図である。本実施例は４段のバッファを介してデー
タ転送を行なうケースでのエラー検出回路およびエラー
検出抑止回路の関係を示している。セレクタ５は、動作
モードにより切換えを行な〜・通常動作時に転送データ
ＤＤを選択し、診断動作時に診断データＰＤを選択し、
バッファ１〜４に順次転送する。パリティチェック回路
１１〜１４はバッファ１〜４の出力データのノくリテイ
チェツクを行ない、パリティエラーサンプリング回路２
１〜２４はバッファ１〜４が各々次段へデータ転送する
ときにパリティチェック回路１１〜１４のパリティエラ
ーチェック結果をサンプリングし、サンプリングした結
果を保持する。エラー検出抑止回路１００はＦ／Ｆ １
０１〜１０４から構成され、パリティエラーサンプリン
グ回路２１〜２４がパリティエラーチェック結果をサン
プリングするのを抑止する。制御データＣはマイクロプ
ロセッサからの出力であり、マイクロプロセッサにより
、エラー検出抑止回路１００にパリティエラーサンプリ
ング回路２１〜２４のエラーサンプリング機能の有／無
モードを曹込むことを示している。
示す図である。本実施例は４段のバッファを介してデー
タ転送を行なうケースでのエラー検出回路およびエラー
検出抑止回路の関係を示している。セレクタ５は、動作
モードにより切換えを行な〜・通常動作時に転送データ
ＤＤを選択し、診断動作時に診断データＰＤを選択し、
バッファ１〜４に順次転送する。パリティチェック回路
１１〜１４はバッファ１〜４の出力データのノくリテイ
チェツクを行ない、パリティエラーサンプリング回路２
１〜２４はバッファ１〜４が各々次段へデータ転送する
ときにパリティチェック回路１１〜１４のパリティエラ
ーチェック結果をサンプリングし、サンプリングした結
果を保持する。エラー検出抑止回路１００はＦ／Ｆ １
０１〜１０４から構成され、パリティエラーサンプリン
グ回路２１〜２４がパリティエラーチェック結果をサン
プリングするのを抑止する。制御データＣはマイクロプ
ロセッサからの出力であり、マイクロプロセッサにより
、エラー検出抑止回路１００にパリティエラーサンプリ
ング回路２１〜２４のエラーサンプリング機能の有／無
モードを曹込むことを示している。
上記のように構成した回路でパリティチェック回路１１
〜１４およびパリティエラーサンプリング回路２１〜２
４の正当性を評価するＫは、まずＦ／Ｆ１０１〜１０４
に” ｏｘｘｘ’ （ｘはｄｏｎ’ｔ ｃａｒｅ ）を
書き込み、診断データＰＤからパリティエラーデータな
バッファ１に転送し、さらにバッファ１からバッファ２
にデータ転送を行なわせる。ここでパリティチェック回
路１１およびパリティエラーサンプリング回路２１が正
常ならばパリティエラーサンプリング回路２１がパリテ
ィエラーをサンプリングしエラー結果を保持することに
なる。さらにマイクロプロセッサはパリティエラーサン
プリング回路２１がエラーを保持したことを認識するこ
とＫより、パリティチェック回路１１およびパリティエ
ラーサンプリング回路２１が正常であることを確認でき
たことになる。次にパリティチェック回路１２およびパ
リティエラーサンプリング回路２２の正常性を確認する
ＫはＦ／Ｆ １０１〜１０４に’１０ｘｘ”を書込み診
断データＰＤからパリティエラーデータをバッファ１→
バツフア２→バツフア３へと転送スることによりパリテ
ィエラーサンプリング回路２２がパリティエラーをサン
プリングするかどうかをマイクロプロセッサが確認する
ことによりパリティチェック回路１２およびパリティエ
ラーサンプリング回路２２が正常であるかを確認するこ
とができる。パリティチェック回路１３およびパリティ
エラーサンプリング回路２３またはパリティチェック回
路１４およびパリティエラーサンプリング回路２４の正
当性を確認するにはエラー検出抑止回路１０１〜１０４
にｌｌ０Ｘ”″１１１０” を書込み、同様にパリティ
エラーデータを転送することにより評価することができ
る。
〜１４およびパリティエラーサンプリング回路２１〜２
４の正当性を評価するＫは、まずＦ／Ｆ１０１〜１０４
に” ｏｘｘｘ’ （ｘはｄｏｎ’ｔ ｃａｒｅ ）を
書き込み、診断データＰＤからパリティエラーデータな
バッファ１に転送し、さらにバッファ１からバッファ２
にデータ転送を行なわせる。ここでパリティチェック回
路１１およびパリティエラーサンプリング回路２１が正
常ならばパリティエラーサンプリング回路２１がパリテ
ィエラーをサンプリングしエラー結果を保持することに
なる。さらにマイクロプロセッサはパリティエラーサン
プリング回路２１がエラーを保持したことを認識するこ
とＫより、パリティチェック回路１１およびパリティエ
ラーサンプリング回路２１が正常であることを確認でき
たことになる。次にパリティチェック回路１２およびパ
リティエラーサンプリング回路２２の正常性を確認する
ＫはＦ／Ｆ １０１〜１０４に’１０ｘｘ”を書込み診
断データＰＤからパリティエラーデータをバッファ１→
バツフア２→バツフア３へと転送スることによりパリテ
ィエラーサンプリング回路２２がパリティエラーをサン
プリングするかどうかをマイクロプロセッサが確認する
ことによりパリティチェック回路１２およびパリティエ
ラーサンプリング回路２２が正常であるかを確認するこ
とができる。パリティチェック回路１３およびパリティ
エラーサンプリング回路２３またはパリティチェック回
路１４およびパリティエラーサンプリング回路２４の正
当性を確認するにはエラー検出抑止回路１０１〜１０４
にｌｌ０Ｘ”″１１１０” を書込み、同様にパリティ
エラーデータを転送することにより評価することができ
る。
以上のように、パリティエラーサンプリング回路２１〜
２４ Ｋ対応するエラー検出抑止回路１０１〜１０４を
構成することにより、反転パリティデータ付加回路を増
大させることな（マイクロプログラムによる診断範囲を
広げることが可能であり、従って少ない擬障ポイントに
よりエラー検出回路を評価することが可能となる。
２４ Ｋ対応するエラー検出抑止回路１０１〜１０４を
構成することにより、反転パリティデータ付加回路を増
大させることな（マイクロプログラムによる診断範囲を
広げることが可能であり、従って少ない擬障ポイントに
よりエラー検出回路を評価することが可能となる。
なお、エラー検出抑止回路へのエラー検出モート魯込は
ザービスプロセッサ等の外部装置からのスキャンイン動
作により実施することも可能であることは明白である。
ザービスプロセッサ等の外部装置からのスキャンイン動
作により実施することも可能であることは明白である。
さらに、本実施例では４段のデータバッファによるデー
タ転送例を示したが、データバッファ段数の大小に依存
しないことは明白であり、パリティ予知またはエラー訂
正等のエラー検出方式にも依存しないことも明らかであ
る。
タ転送例を示したが、データバッファ段数の大小に依存
しないことは明白であり、パリティ予知またはエラー訂
正等のエラー検出方式にも依存しないことも明らかであ
る。
以上説明したように本発明は、任意数のエラー検出手段
に対応するエラー検出抑止手段によりエラー検出手段の
エラー検出を個別に抑止することにより、ＬＳＩの使用
ゲートを増大させることなくマイクロプログラムにより
エラー検出手段の確認および広範囲の診断ができるＬＳ
Ｉを提供できる効果がある。
に対応するエラー検出抑止手段によりエラー検出手段の
エラー検出を個別に抑止することにより、ＬＳＩの使用
ゲートを増大させることなくマイクロプログラムにより
エラー検出手段の確認および広範囲の診断ができるＬＳ
Ｉを提供できる効果がある。
第１図は本発明のデータ処理装置のＬＳＩの一実施例を
示す図である０ １〜４ ・・・・・・・・・・・・・・・バ ツ
フ ァ５・・・・・・・・・・・・・
・・・・・・・・セ し り タ１
１〜１４・・・・・・・・・・・・ハリティチェック回
路２１〜２４・・・・・・・・・・・・パリティエラー
サンプリング回路１００ （１０１〜１０４）・・・エ
ラー検出抑止回路ＤＤ・・・・・・・・・・・・・・・
・・・転 送 デ − タＰＤ・・・・・・・・・・・
・・・・・・・診 断 デ − タＣ・・・・・・・・
・・・・・・・・・・・・・制 御 デ − タ特許出
願人 日本電気株式会社 、′）
示す図である０ １〜４ ・・・・・・・・・・・・・・・バ ツ
フ ァ５・・・・・・・・・・・・・
・・・・・・・・セ し り タ１
１〜１４・・・・・・・・・・・・ハリティチェック回
路２１〜２４・・・・・・・・・・・・パリティエラー
サンプリング回路１００ （１０１〜１０４）・・・エ
ラー検出抑止回路ＤＤ・・・・・・・・・・・・・・・
・・・転 送 デ − タＰＤ・・・・・・・・・・・
・・・・・・・診 断 デ − タＣ・・・・・・・・
・・・・・・・・・・・・・制 御 デ − タ特許出
願人 日本電気株式会社 、′）
Claims (1)
- 【特許請求の範囲】 データ転送または演算時にエラーチェック またはエラー訂正を行ないデータ処理の信頼性を高めて
いるデータ処理装置において、 データ処理装置に組込む複数のエラーチェ ック手段またはエラー訂正手段の任意の組合せから構成
される複数のエラー検出手段と、該エラー検出手段の機
能を有効にするか無効にするかを該エラー検出手段単位
に指示するエラー検出抑止手段と、該エラー検出抑止手
段にエラー検出抑止組合せパターンを書込む抑止状態書
込手段とを有することを特徴とするデータ処理装置のＬ
ＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273930A JPS62133534A (ja) | 1985-12-04 | 1985-12-04 | デ−タ処理装置のｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273930A JPS62133534A (ja) | 1985-12-04 | 1985-12-04 | デ−タ処理装置のｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62133534A true JPS62133534A (ja) | 1987-06-16 |
Family
ID=17534552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273930A Pending JPS62133534A (ja) | 1985-12-04 | 1985-12-04 | デ−タ処理装置のｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62133534A (ja) |
-
1985
- 1985-12-04 JP JP60273930A patent/JPS62133534A/ja active Pending
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