JPH0552938U - パイプライン演算装置 - Google Patents

Abstract

(57)【要約】 【構成】ホストプロセッサ１と入力制御回路２，入出力
データバッファ３，７，演算器４〜６から成るパイプラ
イン演算装置において、ホストプロセッサからの演算状
態監視用の入力データモニタレジスタ９，１０、ステー
タスレジスタ１１を設けた。そして、正常時には演算器
への入力データの変化により入力モニタレジスタの内容
をを更新し、異常発生時には、内容更新の停止／ステー
タスレジスタ異常発生情報セットするよう入力制御回路
は動作する。 【効果】レジスタにより、ホストプロセッサは異常時の
状態を認識できるようになるため、異常要因解析が行え
るようになる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、複数台の演算器を直列に並べ、ハードウエアによって単純な繰り返 し演算を大量のデータに対して高速に実行する演算装置において、演算時におい てエラーが発生した場合のエラー原因解析等のエラー処理を行うのに有効なパイ プライン演算装置に関する。

【０００２】

【従来の技術】

従来の方式によるパイプライン演算装置の構成を図２に示す。

【０００３】 パイプライン演算装置は、演算を行うデータの入出力制御を行うホストプロセ ッサ１が、入力制御回路２の入力データバッファ３に対してデータをセットした 後、演算の起動を行う。演算が起動されると、１段目の演算器(１)４は、入力デ ータバッファからデータを順次読み込み、演算を実行する。演算器(１)により計 算された結果は、演算器(１)の出力部から出力されて、次段の演算器(２)５の入 力部へ供給される。この演算器(１)からの演算結果出力を入力データとして、演 算器(２)は演算処理を行い、演算器(１)の場合と同様に次段の演算器へ結果出力 を供給する。このようにｎ段の演算を実行した後、演算器ｎ６からの出力結果は 出力データバッファ７に記憶させる。

【０００４】 入力制御回路は、演算器(１)が１個のデータの演算を実行するのに必要な時間 の間隔をおいて、入力データバッファからデータを順次読みだして演算器に対し て供給するといった動作を入力データバッファから全てのデータを読み出すまで 繰り返し行い、そして演算を行った結果は順次出力データバッファに蓄えられら れていく。

【０００５】 ホストプロセッサは、全ての演算器の状態をチェックし、演算が終了した後に 出力データバッファから演算結果を取り込み、そして演算処理を終了する。

【０００６】 このような構成の演算器を用いることで、演算に要する時間は、 Ｔ＝（ｘ＋ｎ）×ｔ …（数１） Ｔ：全演算実行時間 ， ｘ：データ個数 ｎ：演算器の段数 ， ｔ：演算器の入出力遅れ時間 となり、もしｘ≫ｎである場合、演算速度は、演算の内容によらずに、扱うデー タの個数と各演算器の入力から出力までの遅れ時間にのみ関係してくることとな る。その結果、データ１この演算に要する時間は、ほぼ、見かけ上演算器一段に おける入出力遅れ時間となり、高速な演算装置を作成できる。

【０００７】

【考案が解決しようとする課題】

上記従来技術においては、演算の途中においてオーバーフロー等の異常が発生 した場合、データは順次上段から、下段へ流れていき、異常が発生したといった 情報が残らない。そのため、全ての演算が正常に行われたか、又は、もし異常が 発生した場合には、その際の入力データ、及び異常が発生した演算はどの部分で あるかといった事柄を調査するのが非常に難しい。本考案は、演算時において異 常が発生した場合に、その状態を一時的に記憶することで、異常時の情報をホス トプロセッサから知ることを可能とすることによって、システムのデバッグ効率 ，異常時のメンテナンス効率性能、及び演算器の信頼性の向上を図るものである 。

【０００８】

【課題を解決するための手段】

上記従来技術における問題点を解決し、エラー発生時の異常処理を効果的に実 行できるようにするため、２段目からｎ段目の各演算器の入力部に、入力データ を一時的に記憶し、ホストプロセッサから任意のタイミングでデータの流れをモ ニタするための入力モニタレジスタ，ホストプロセッサから各演算器の動作状態 （演算時エラーの有無）をモニタするためのステータスレジスタ、及びこれらの レジスタを制御する入力モニタ制御回路を設け図１に示す装置の構成とした。そ して、各演算器における演算が正常に実行されている間、入力モニタ制御回路は 入力モニタレジスタの内容を演算結果出力の変化に合わせて順次更新していく。 そして、もし演算途中になんらかの異常が発生した場合、入力モニタ制御回路は その時点で入力モニタレジスタの更新を停止するとともにステータスレジスタに 異常が発生した演算器が何段目であるかを示す情報をセットする。その結果、ホ ストプロセッサは演算中、又は演算終了後にこれらのレジスタを読み出すことに より演算の実行状況を知ることが出来る。それによってこれらのレジスタをチェ ックすることでどのような状況で異常が発生したかを知ることが可能となるため 、異常発生原因の調査が、これらレジスタから行えるようになる。更に、異常個 所を知ることで、異常発生部の再実行処理も行えるようになる。

【０００９】

【作用】

本考案によるパイプライン演算装置の構成を図１に示す。

【００１０】 本考案による演算装置において演算を実行する際、演算の開始は、ホストプロ セッサ１が、入力制御回路２の入力データバッファ３に対してデータをセットし た後、パイプライン演算部に対して起動をかけることで実行される。演算が起動 されると、入力制御回路は、演算器(１)が１個のデータの演算を実行するのに必 要な時間の間隔をおいて、入力データバッファからデータを順次読みだして演算 器(１)４の入力部に対して供給していく。そして、演算器(１)によって計算され た結果出力は、次段の演算器(２)５の入力部へ供給されるとともに２段目演算器 の入力データレジスタ(２)９へも入力され、そして入力モニタ制御回路８からの データ記憶信号によって入力モニタレジスタ(１)へ記憶される。同様に、演算器 (２)からの出力結果も、演算器(３)の入力モニタレジスタ３へ記憶されていくこ ととなる。これら一連の動作は演算器ｎ７に対する入力データモニタレジスタ ｎ１０まで全て同様の動作を行う。そして、演算の最終結果は、出力データバッ ファ７に順番に蓄えられ、そしてこの結果は、ホストプロセッサにより、出力デ ータバッファから取り込まれて演算は終了する。

【００１１】 これら、入力データモニタレジスタの内容は、入力モニタ回路により演算が正 常に行われている間は各演算器からの演算結果が出力されるのに同期して、順次 更新され、そしてその内容はホストプロセッサから任意のタイミングで読み出す ことが出来るため、演算器の動作状況をモニタすることが出来る。もし演算途中 でオーバーフロー等のエラーが発生した場合、入力モニタ回路は、入力データ記 憶信号の出力を停止することで、エラーが発生する要因となったデータを入力モ ニタレジスタ上に保持するされる。更に、入力モニタレジスタの更新を停止する とともにステータスレジスタ１１にエラーが発生したのは何段目の演算器である かを識別できるような情報を入力モニタ回路がステータスレジスタへセットする 。

【００１２】 それによって、演算実行途中になんらかのエラーが発生した場合、どの段階に おいて、どのような原因により発生したかを演算の実行途中、又は演算終了後に ホストプロセッサから識別できるようになるため、これらのレジスタを読み出す ことで異常発生時の原因究明が容易に行えるようになる。

【００１３】 又、本機能は演算装置の実際の演算部分には関係しないため、演算性能を低下 させることはなく高速な演算装置を作成できる。

【００１４】

【実施例】

本考案の実施例として画像記憶用メモリ（以下、画像メモリとする）上に格納 されている画像データを読み込み、読み込んだ画像データに対して、３×３の平 滑化フィルタ演算を施し、平滑化を行った後、ディスプレイ上に表示する画像処 理装置の例を、図３に示す。

【００１５】 本装置では、パイプライン演算部とホストプロセッサとの間のデータ入出力バ ッファとしてデータ入力ポ−トと出力ポ−トが分離しており、入力ポ−トから入 力された順に出力ポ−トから読みだすことが可能なＦＩＦＯ（First In First Out Memory）を用いる事で、入出力回路の簡素化を図っている。そして、ホスト プロセッサ１が、画像メモリ１２から演算を施す画面の一行文に相当する量のデ ータを読みだし、入力データバッファＦＩＦＯ３に対して書き込んだ後に、パイ プライン演算部のステータスレジスタ１１内に設けた演算開始フラグをセットし 起動する。演算実行時の動作概要は、以下のようになる。演算が起動されると、 入力制御回路は入力データバッファからデータの取り込みを行い、一段目の演算 器である演算器(１)４に送りこんでいく。そして、最終的な演算結果は、出力デ ータバッファＦＩＦＯ８に書き込まれていく。そして、入力制御回路は、演算器 が一行文のデータ処理が終了した時点でステータスレジスタの演算起動フラグを リセットすることでホストプロセッサに演算の終了を知らせる。そして演算終了 後、ホストプロセッサはバッファに出力された結果を、取り込み、画像表示装置 １３に送りディスプレイ上に表示する。その後、ホストプロセッサは、次の行の データを入力データバッファに送りこみ、位置画面文のデータの処理が終了する まで、上記の動作を繰り返す。

【００１６】 本装置において、座標（Ｘ，Ｙ）のデータを表示する場合を例として、動作タ イミングチャ−ト図４を用いて、以下に今回考案した部分、及び演算部の動作を 詳細に述べる。座標（Ｘ，Ｙ）のデータに対する、３×３の平滑化フィルタ演算 とは、座標（Ｘ，Ｙ）を中心とする（Ｘ−１，Ｙ−１）から（Ｘ＋１，Ｙ＋１） までの範囲に含まれる９個１５のデータの平均値計算を行うものである。そこで 、この演算を高速で行うために、入力データバッファを３個設け、それぞれＹ− １列，Ｙ列，Ｙ＋１列のデータを格納できるような構成とした。ホストプロセッ サは、これらの入力データバッファに対し、Ｘ−１，Ｘ，Ｘ＋１の各列に相当す る画像メモリのデータを一行文に相当するだけ、次々と書き込んでいく。入力デ ータバッファへのデータ書き込み終了後、演算の起動すると、入力制御回路は、 入力データバッファより１個目のデータ(座標Ｘ−１列のデータ)を読み込む。 この読み込まれた１列分のデータは、一段目の演算器(１)４により加算され出力 となり、次段への入力となる。入力制御回路は、前列の加算結果が演算器１よ り出力されるのに必要な時間をおいて、次の列（座標Ｘ列のデータ）を読みだし 加算を行う。同様にして、一定の周期をおいてＸ＋１列目のデータを取り込み加 算を行い、結果を出力する。これら３列分の加算結果は、それぞれ遅延回路 １４を通して、Ｘ−１列の結果は２段、Ｘ列の結果は１段分の遅延を遅延回路 １４により与えて２段目の演算器５に同時に供給されるようにする。これら３ 列分のデータは、演算器(２)に送られるとともに、演算器(２)に並列に配置した 入力モニタレジスタ（２）９にも入力され、入力モニタ制御回路からのデータセ ット信号により記憶される。この演算器(２)からの出力データは、最終段の演 算器(３)によって１／９の定数が掛けられて、９点データの平均値が出力され、 これが座標（Ｘ，Ｙ）点の平滑演算結果として出力データバッファに記憶される 。演算器(３)への入力データも演算器(２)の場合と同様に入力モニタ制御回路か らのデータセット信号により入力データモニタレジスタ３に記憶される。もし、 本装置の演算器(２)においてオーバーフローが発生した場合、演算器(２)から、 オーバーフローが発生したことを示すＯＶＦ信号が出力される。入力モニタ回路 は、このＯＶＦ信号を検出すると、ＯＶＦ信号を検出したことを回路内部に記憶 し、そしてデータセット信号の出力を停止する。その後、ステータアスレジス タ内に設けた演算器(２)でエラーが発生したことを示すビットに“１”を書き込 み、平滑化処理を続行する。

【００１７】 通常、ホストプロセッサは入力データに対してマスキング等の処理を施し、オ ーバーフローは発生しないようにするが、システムのデバッグ時において、もし オーバーフローが発生するような場合、一行分の処理毎にステータスレジスタを チェックし、もしエラーが発生していた場合には、入力モニタレジスタの内容を 読み込むことで、その内容から異常発生原因の調査が行えるようになり、デバッ グ効率の向上が図れる。

【００１８】

【考案の効果】

本考案によると、高速な演算処理が可能なパイプライン演算装置において、演 算性能を低下させること無く、演算異常が発生した場合における異常要因の追及 が行えるようになるため、演算装置のデバッグ効率，信頼性，保守性の向上を図 ることが出来る。

【図面の簡単な説明】

【図１】本考案におけるパイプライン演算装置を示す図
である。

【図２】従来方式によるパイプライン演算装置を示す図
である。

【図３】本考案の実施例である画像データ平滑化フィル
タ演算装置を示す図である。

【図４】本考案の実施例における動作タイミングチャー
トである。

【符号の説明】

１…ホストプロセッサ、２…入力制御回路、３…入力デ
ータバッファ、４…演算器(１)、５…演算器(２)、６…
演算器ｎ、７…出力データバッファ、８…入力モニタ制
御回路、９…入力モニタレジスタ２、１０…入力モニタ
レジスタｎ、１１…ステータスレジスタ、１２…画像メ
モリ、１３…画像表示装置、１４…遅延回路、１５…入
力画像データ。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】複数個の演算器を直列に配置し、各演算器
   が前段演算器からの出力結果を入力データとして用いて
   順次演算を行っていく事で処理の高速化を図る演算部
   （以下、パイプライン演算部とする）、パイプライン演
   算部に対して演算を行うデータの入力制御を行う入力制
   御回路、演算に用いる入力データを格納する入力データ
   バッファ，演算結果を格納する出力データバッファ、及
   びデータの入出力制御を行うホストプロセッサから構成
   される演算装置において、これら直列に配置した各演算
   器の入力部に、各演算器に対する入力データを一時的に
   記憶し、ホストプロセッサから各演算器への入力データ
   を任意のタイミングで読み出せるようにするレジスタ
   （以下、入力モニタレジスタとする）、各演算器の動作
   状態をモニタするためのレジスタ（以下、ステータスレ
   ジスタとする）及び、演算が正常に行われた場合には、
   入力モニタレジスタの内容を演算器への入力データの変
   化に伴い順次更新し、もしオーバーフロー等のエラーが
   演算時に発生した場合には、入力モニタレジスタの更新
   を停止するとともにステータスレジスタにエラーが発生
   した演算器を識別できる情報をステータスレジスタセッ
   トするよう入力モニタレジスタとステータスレジスタを
   制御する、入力モニタ制御回路を設けたことを特徴とし
   たパイプライン演算装置。