JPH1127629A

JPH1127629A - サンプルレート変換装置

Info

Publication number: JPH1127629A
Application number: JP9173425A
Authority: JP
Inventors: Shozo Fujii; 省造藤井; Katsuji Umichi; 勝治卯路
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-29

Abstract

(57)【要約】【課題】後段にＤＣＴ変換を有する装置に用いるサン
プルレート変換装置において、入力映像データの最もエ
ネルギーが集中する直流成分のエリアス成分を低減し、
そのエリアス成分を主原因とするモスキートノイズを低
減することを目的とする。【解決手段】入力映像データの直流成分に関して、そ
れが折り返しによって発生する１３．５ＭＨｚの高域の
エリアス成分を、低次であるがその周波数（１３．５Ｍ
Ｈｚ）での伝達特性を完全にゼロとしたＦＩＲフィルタ
でろ波することにより、エリアス成分がゼロの変換特性
が得られ、モスキートノイズが低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタルビデオテ
ープレコーダーなどに用いられる、サンプルレート変換
装置に関するものである。

【０００２】

【従来の技術】近年、磁気記録再生技術と画像データの
高効率圧縮技術の発達に伴い、ビデオテープレコーダー
のディジタル化が進んできている。民生用途を主目的と
したディジタルビデオテープレコーダーの規格としてＨ
ＤディジタルＶＣＲコンファレンス（HD DIGITAL VCR C
ONFERENCE）によるスペシフィケーション・オブ・コン
スマーユーズ・ディジタル・ＶＣＲｓ・ユージング・
６．３ｍｍ・マグネティック・テープ（Specification
of Consumer-Use Digital VCRs Using 6.3mm Magnetic
Tape）がある（以下、ＤＶフォーマットと略す）。ＤＶ
フォーマットでは従来のＮＴＳＣ映像信号を４：１：１
のディジタル映像データ形式として扱い、またＰＡＬ映
像信号を４：２：０のディジタル映像データ形式として
扱い、それぞれの圧縮記録、再生伸張を行う通常密度モ
ード（以下、ＳＤモードと略す）を規定している。更
に、ＤＶフォーマットではＳＤモード以外にも圧縮密度
を高めた方式として、ＮＴＳＣ映像信号、ＰＡＬ映像信
号共に３：１：０のディジタル映像データ形式として扱
い、高密度圧縮するモード（以下、ＳＤＬモードと略
す）が設けられている。ＳＤモードとＳＤＬモードを共
に実現する機器としては、一般にＳＤモード用映像デー
タ入出力回路とＳＤＬモード用映像データ入出力回路と
を独立に設けるのではなく、単一の回路で兼用化する場
合が多い。その場合それらの機器では、輝度信号の４対
３のサンプルレート変換装置や３対４サンプルレート変
換装置が用いられる。

【０００３】以下、ＤＶフォーマットのＳＤＬモードに
使用されるサンプルレート変換装置の従来例について説
明する。

【０００４】図７は、この従来のサンプルレート変換装
置の構成を示す構成図である。図７において、入力デー
タは１３．５ＭＨｚで動作する１０段の遅延段を備えた
データ遅延回路１０１の入力に接続され、データ遅延回
路１０１の１０タップの出力Ｄ１からＤ１０は加算切り
換え回路１０２を経て４個の加算器１０３〜１０６に接
続される。加算器１０３〜１０６の出力と、データ遅延
回路１０１の前記１０タップの出力Ｄ１〜Ｄ１０は乗算
切り換え回路１０７を経て１５個の乗算器１０８〜１２
２に供給され、その出力は総和加算回路１２３で加算さ
れる。総和加算回路１２３の出力Ｓは出力調整回路１２
４を経て出力データとして外部出力される。また、外部
から与えられるモード信号は出力調整回路１２４と制御
回路１２５に接続され、制御回路１２５は加算切り換え
制御信号と乗算切り換え制御信号とを生成し、それぞれ
加算切り換え回路１０２と乗算切り換え回路１０７に供
給する。また、これらの回路は同期式ディジタル回路で
あり、１３．５ＭＨｚの駆動クロックが供給されるが、
図７ではそのクロック供給配線は省略している。

【０００５】以上のように構成された従来のサンプルレ
ート変換装置の構成例では、その動作はサンプルレート
１３．５ＭＨｚの入力データからサンプルレート１０．
１２５ＭＨｚの出力データに変換する４対３変換動作
と、サンプルレート１０．１２５ＭＨｚの入力データか
らサンプルレート１３．５ＭＨｚの出力データに変換す
る３対４変換動作があるが、以下順に説明する。

【０００６】まず、４対３変換動作についてその動作を
説明する。サンプルレート１３．５ＭＨｚの入力データ
は１３．５ＭＨｚの駆動クロックに同期してデータ遅延
回路１０１に供給され、データ遅延回路１０１は駆動ク
ロックに同期して１０段の遅延データ列をＤ１からＤ１
０に出力する。制御回路１２５はモード信号が４対３変
換動作を指示している場合、サイクル１からサイクル４
の４つの動作サイクルを持ち、前記駆動クロックに同期
して４つの動作サイクルを循環動作する。各サイクルで
制御回路１２５は加算切り換え制御信号と乗算切り換え
制御信号を順次切り換えることにより、加算切り換え回
路１０２と乗算切り換え回路１０７を制御して総和加算
回路１２３の出力Ｓに４種類の演算結果を出力させる。
サイクル１では、（数１）のように、サイクル２では
（数２）のように、サイクル３では（数３）のように演
算させ、サイクル４では（数４）のように出力する。

【０００７】

【数１】

【０００８】

【数２】

【０００９】

【数３】

【００１０】

【数４】

【００１１】図８は前記４つのサイクルでのデータ遅延
回路１０２の遅延段の状態を示す状態図である。図８で
は、ある時刻の入力データをｉ（０）として、それ以降
のサンプルレート１３．５ＭＨｚの入力データ列をｉ
（１）、ｉ（２）とし、それ以前の入力データ列をｉ
（−１），ｉ（−２）と表記している。この表記を用い
て（数１）から（数４）の演算内容を整理すると、サイ
クル１では（数５）、サイクル２では（数６）、サイク
ル３では（数７）、サイクル４では（数８）となってい
る。

【００１２】

【数５】

【００１３】

【数６】

【００１４】

【数７】

【００１５】

【数８】

【００１６】出力調整回路１２４はモード信号が４対３
変換動作を指示している場合、総和加算回路１２３の各
サイクルの出力Ｓを３倍に乗算した後２０４８分の１に
丸ることで直流利得を１とし、４対３変換後データ列Ｏ
を出力する。図９は出力調整回路１２４の出力のタイミ
ングチャートを示すものである。図９で出力系列は前記
１３．５ＭＨｚの駆動クロックに同期して出力される
が、サイクル１からサイクル３の３クロック分の出力が
有効であり、続くサイクル４のゼロ出力は無効データで
ある。サイクル１からサイクル３の出力データＯのみに
着目した出力データ系列Ｏ（０）、Ｏ（１）、Ｏ
（２）、Ｏ（３）、Ｏ（４）・・・は（数５）から（数
７）に基づく演算により４対３変換されたサンプルレー
ト１０．１２５ＭＨｚの出力データ列となっている。

【００１７】次に、この従来例の４対３変換における変
換特性について説明する。入力データのサンプルレート
１３．５ＭＨｚと出力データのサンプルレート１０．１
２５ＭＨｚの最小公倍数である最小公倍サンプルレート
４０．５ＭＨｚを想定し、その単位遅延をｚ^ー1と記すも
のとする。このとき、入力データ列ｉのＺ変換は、

【００１８】

【数９】

【００１９】である。各サイクルの出力は（数５）から
（数７）のＺ変換からＳ１（Ｚ）、ｚ ⁴Ｓ２（Ｚ）、ｚ⁸
Ｓ３（ｚ）が得られるので、整理して、（数１０）〜
（数１２）となる。

【００２０】

【数１０】

【００２１】

【数１１】

【００２２】

【数１２】

【００２３】これは４０．５ＭＨｚに拡張した３つのＦ
ＩＲフィルタの出力を示しているが、上記従来例の出力
はサンプルレート１０．１２５ＭＨｚのデータ列である
から、前記３つのＦＩＲフィルタの出力から該当するデ
ータのみを抜き取って並べてものがそれに相当する。
（数１０）から（数１２）、及び（数９）により、サイ
クル１に該当するサンプルではＳ２とＳ３がゼロとな
り、サイクル２ではＳ１とＳ３がゼロ、サイクル３では
Ｓ１とＳ３がゼロとなる。従って前記従来例の特性はＳ
１からＳ３を加算したＦＩＲフィルタ（数１３）の４
０．５ＭＨｚの出力データ列から間引きにより１０．１
２５ＭＨｚの出力データ列を生成したものと全く等価で
ある。

【００２４】

【数１３】

【００２５】図１０に前記従来例の等価構成図を、図１
１にそのタイムチャートを示す。図１０において、ゼロ
補間回路１２６はサンプルレート１３．５ＭＨｚの入力
データに対して３個のゼロデータを埋め込み図１１に示
す４０．５ＭＨｚのゼロ補間入力データに変換する。入
力データとそのゼロ補間入力データの周波数成分の例を
図１２（ａ），（ｂ）に示す。図１２（ｂ）において、
ゼロ補間入力データの周波数成分は６．７５ＭＨｚ（角
周波数３分のπ）で折り返し１３．５ＭＨｚ（角周波数
３分の２π）にも入力データの直流に相当する成分が現
れる事を示している。ゼロ補間入力データは４０．５Ｍ
Ｈｚで動作する低域通過型ＦＩＲフィルタ１２７により
濾波される。低域通過型ＦＩＲディジタルフィルタ１２
７の伝達関数Ｈは（数１３）から、

【００２６】

【数１４】

【００２７】であり、その周波数特性は図１２（ｃ）に
示すように最も典型的な交番定理による等リプル低域通
過型特性で、阻止域減衰量約４６ｄＢである。前記ゼロ
補間入力データを低域通過型ＦＩＲフィルタ１２７で処
理した出力の周波数成分を図１２（ｄ）に示す。図１２
（ｂ）で１３．５ＭＨｚに出現した低域成分は低域通過
型ＦＩＲフィルタ１２７により図１２（ｄ）に示すよう
に減衰している。出力間引き回路１２８は図１１に示す
ように低域通過型ＦＩＲフィルタ１２７の出力を間引い
て１０．１２５ＭＨｚの出力データ列を生成するが、そ
の周波数成分は図１２（ｄ）の低域通過型ＦＩＲフィル
タ１２７の出力成分を５．０６２５ＭＨｚを軸に折り返
したものとなり、１３．５ＭＨｚにあったエリアス成分
は図１２（ｅ）に示す出力周波数成分の３．３７５ＭＨ
ｚに現れる。図７の従来例の特性は図１１の等価構成の
特性と全く同一であるから、その出力は図１２（ａ）の
入力周波数成分とほぼ同一の周波数成分を持ったままサ
ンプルレート１０．１２４ＭＨｚに変換されることとな
る。

【００２８】次に、３対４変換動作についてその動作を
説明する。図１３は３対４変換の場合の入力データのタ
イミングを示すタイミングチャートである。図１３でサ
ンプルレート１０．１２５ＭＨｚの入力データは３個の
有効なデータｉ（０），ｉ（１），ｉ（２）、に続けて
１個のゼロデータをはさむことで前記１３．５ＭＨｚの
駆動クロックに同期させ、データ遅延回路１０１に供給
される。制御回路１２５はモード信号が３対４変換動作
を指示している場合、サイクル１からサイクル４の４つ
の動作サイクルを持ち、各サイクルで加算切り換え回路
１０２と乗算切り換え回路１０７を制御することで総和
加算回路１２３の出力Ｓに前記４対３変換の場合とは異
なった４種類の演算結果を出力させる。サイクル１から
サイクル４の各演算を（数１５）から（数１８）に示
す。

【００２９】

【数１５】

【００３０】

【数１６】

【００３１】

【数１７】

【００３２】

【数１８】

【００３３】３対４変換の場合の４つのサイクルでのデ
ータ遅延回路１０２の各遅延段の状態を図１４に示す。
一方、出力調整回路１２４はモード信号が３対４変換動
作を指示している場合、総和加算回路１２３の各サイク
ルの出力Ｓを５１２分の１に丸め、３対４変換後のデー
タ列Ｏを出力する。出力系列Ｏは前記１３．５ＭＨｚの
駆動クロックに同期して出力されるサンプルレート１
３．５ＭＨｚのデータ列となる。

【００３４】次にこの３対４変換動作の特性について説
明する。３対４変換動作の特性はやはり図１０の等価構
成の特性と同一である。低域通過型ＦＩＲフィルタ１２
７の伝達関数は（数１５）から（数１８）と図１４に基
づいて算出できるが、その結果は（数１４）と同一とな
る。ゼロ補間入力データの周波数成分は図１５（ｂ）に
示すように５．０６２５ＭＨｚと１５．１８７５ＭＨｚ
に対称軸を持つから、１０．１２５ＭＨｚと２０．２５
ＭＨｚに入力データ列の直流成分のエリアス成分が出現
する。これを図１５（ｃ）の特性を持つ低域通過型ＦＩ
Ｒフィルタ１２７で処理した結果、図１５（ｄ）の周波
数成分を得る。４サンプルに１サンプルの率で出力間引
き回路１２８が抜き取り生成したサンプルレート１３．
５ＭＨｚの出力データ列の周波数成分は、６．７５ＭＨ
ｚに折り返し軸をもつから図１５（ｅ）に示すように
３．３７５ＭＨｚと６．７５ＭＨｚにエリアス成分が出
現する。３対４変換動作においても図７の従来例の特性
は図１１の等価構成の特性と全く同一であるから、その
出力は一部エリアス成分を持つものの、図１５（ａ）の
入力周波数成分とほぼ同一の周波数成分を持ったままサ
ンプルレート１３．５ＭＨｚに変換されることとなる。

【００３５】また、この従来例のエリアス成分は入力デ
ータ列を数値２００の直流成分としたとき４対３変換、
３対４変換ともに振幅数値３程度の雑音に相当するから
Ｓ／Ｎ比３６ｄＢ程度を実現することができる。

【００３６】

【発明が解決しようとする課題】このサンプルレート変
換装置を前記ＤＶフォーマットのＳＤＬモードに使用し
た場合、入力映像データの最もエネルギーが集中する直
流成分のエリアスが３．３７５ＭＨｚに発生するため圧
縮、伸張過程でモスキートノイズの発生量を増大せし
め、画質劣化を招くという問題点を有していた。交番定
理に基づく等リプル低域通過特性のＦＩＲフィルタを有
する従来のサンプルレート変換装置では、この問題を防
止するため阻止域減衰量を大きくしなければならず、よ
り高次であり、回路規模と消費電力の大きなＦＩＲフィ
ルタを含む構成が要求されている。

【００３７】本発明は前記問題点に鑑み、ＤＶフォーマ
ットのＳＤＬモードに適し、より低次で回路規模と消費
電力の小さな構成で実現するサンプルレート変換装置を
供給することを目的とする。

【００３８】

【課題を解決するための手段】この目的を達成するため
に本発明は、入力映像データの最もエネルギーが集中す
る直流成分に関して、それが折り返しによって発生する
高域のエリアス成分を、低次であるがその周波数での伝
達特性を完全にゼロとしたＦＩＲフィルタで原理的に除
去するように構成したものである。

【００３９】

【発明の実施の形態】本発明は、入力ディジタルデータ
のサンプルレートをＮ、出力ディジタルデータのサンプ
ルレートをＭとしたとき、自然数Ｉに対して、角周波数
（２π×Ｉ）／Ｍにゼロ点をもつ低域通過型特性を有す
るフィルタを備えるとしたものであり、４対３変換の場
合は３分の２πすなわち１３．５ＭＨｚに、３対４変換
の場合は２分のπすなわち１０．１２５ＭＨｚとπすな
わち２０．２５ＭＨｚとにゼロ点を持つから、サンプル
レート４０．５ＭＨｚの時点で１３．５ＭＨｚ或いは１
０．１２５ＭＨｚと２０．２５ＭＨｚに出現する入力映
像データの直流成分のエリアスが完全に除去され、変換
後出力に折り返す３．３７５ＭＨｚのエリアス成分がゼ
ロになるという作用を有する。

【００４０】以下、本発明の実施の形態について、図面
を用いて実施例として説明する。

【００４１】

【実施例】図１は本実施例におけるサンプルレート変換
装置の構成を示す構成図である。図１において、入力デ
ータは１３．５ＭＨｚで動作する６段の遅延段を備えた
データ遅延回路１の入力に接続され、データ遅延回路１
の６タップの出力Ｄ１からＤ６のうち、Ｄ４を除く５つ
の出力は加算切り換え回路２を経て２個の加算器３と加
算器４に接続される。加算器３と加算器４の出力と、デ
ータ遅延回路１の前記６タップの出力は乗算切り換え回
路５を経て６個の乗算器６〜１１に供給され、その６本
の出力と乗算切り換え回路５から直接供給される１本の
出力は総和加算回路１２で加算される。総和加算器１２
の出力Ｓは出力調整回路１３を経て出力データとして外
部出力される。また、外部から与えられるモード信号は
出力調整回路１３と制御回路１４に接続され、制御回路
１４は加算切り換え制御信号と乗算切り換え制御信号と
を生成し、それぞれ加算切り換え回路２と乗算切り換え
回路５に供給する。また、前記従来例と同じくこれらの
回路は同期式ディジタル回路であり、１３．５ＭＨｚの
駆動クロックが供給されるが、図１ではそのクロック供
給配線は省略している。

【００４２】以上のように構成された本発明のサンプル
レート変換装置の構成例では、その動作はやはり従来例
と同じくサンプルレート１３．５ＭＨｚの入力データか
らサンプルレート１０．１２５ＭＨｚの出力データに変
換する４対３変換動作と、サンプルレート１０．１２５
ＭＨｚの入力データからサンプルレート１３．５ＭＨｚ
の出力データに変換する３対４変換動作がある。

【００４３】まず、前記４対３変換動作についてその動
作を説明する。サンプルレート１３．５ＭＨｚの入力デ
ータに対して制御回路１４がサイクル１からサイクル４
の４つのサイクルをもち、加算切り換え回路２と乗算切
り換え回路５を制御して、総和加算回路１２の出力Ｓが
等価的に低域通過型ＦＩＲフィルタの出力となるように
動作させることは前記従来例と同じである。本実施例の
場合サイクル１からサイクル４でのデータ遅延回路１の
状態は図２に示すものとなり、各サイクルでの総和加算
回路１２の出力Ｓ１からＳ４は各々（数１９）〜（数２
２）である。

【００４４】

【数１９】

【００４５】

【数２０】

【００４６】

【数２１】

【００４７】

【数２２】

【００４８】変換出力Ｓ４は出力としては無効データで
あるから、本構成では、（数１９）が示す重み付けが−
１、６、１２、６、−１、０である第１の係数の組と、
（数２０）が示す−１、１、９、１１、３、−１である
第２の係数の組と、（数２１）が示す−１、３、１１、
９、１、−１である第３の係数の組からなる３つの係数
の組を持つＦＩＲフィルタを実現している。また、第１
の係数重みの総和は２２、第２の係数重みの総和は２
２、第３の係数重みの総和は２２と、前記３つの係数の
組の重み総和が全て２２で一致するという特徴を持たせ
ている。出力調整回路１３はモード信号が４対３変換動
作を指示している場合、総和加算回路１２の各サイクル
の出力Ｓを３倍に乗算した後３２分の３１倍して微調整
し、６４分の１に丸ることで直流利得を１として、４対
３変換後データ列Ｏを出力する。出力データ列Ｏは図９
に示す前記従来例の場合と同じく１３．５ＭＨｚの駆動
クロックに同期して出力され、サイクル１からサイクル
３の３クロック分の出力が有効であり、続くサイクル４
のゼロ出力は無効データとして扱い、サイクル１からサ
イクル３の出力データＯのみに着目した出力データ系列
Ｏ（０）、Ｏ（１）、Ｏ（２）、Ｏ（３）、Ｏ（４）・
・・が（数１９）から（数２２）に基づく演算により４
対３変換されたサンプルレート１０．１２５ＭＨｚの出
力データ列となっている。

【００４９】次に、この４対３変換動作の特性について
説明する。本実施例の特性と同一の特性を有する等価構
成を図３に示す。図３の等価構成は図１０の従来例の等
価構成と同じ動作をするが低域通過型ＦＩＲフィルタ１
６の伝達関数のみ異なる。低域通過型ＦＩＲフィルタ１
６の伝達関数Ｈは（数１９）から（数２１）に基づいて
算出できるが、その結果は（数２３）である。

【００５０】

【数２３】

【００５１】入力データから変換出力までの周波数成分
を図４に示す。図４（ａ）に示す入力データと図４
（ｂ）に示すゼロ補間入力データの周波数成分は前記従
来例と同じである。図４（ｃ）は低域通過型ＦＩＲフィ
ルタ１６の周波数特性、すなわち（数２３）に示す伝達
関数Ｈの周波数特性である。これは等リプル特性ではな
いが、（数２３）はｚ＝ｅｘｐ（２π／３）でＨ＝０と
なる。すなわち３分の２πにゼロ点を持つため１３．５
ＭＨｚの伝達特性が完全にゼロとなっている。この特殊
なゼロ点配置は、上述した（数１９）から（数２１）の
３つの係数の組の重み総和を一致させたことによって実
現されている。この特殊なゼロ点配置により図４（ｂ）
で１３．５ＭＨｚにあった入力データ直流成分のエリア
ス成分は低域通過型ＦＩＲフィルタ１６によって完全に
除去され図４（ｄ）に示す周波数特性となる。４サンプ
ルに１サンプルの率で出力間引き回路１７が抜き取り生
成したサンプルレート１０．１２５ＭＨｚの出力データ
列の周波数成分は、５．０６２５ＭＨｚに折り返し軸を
もつが、図４（ｄ）で１３．５ＭＨｚのエリアス成分が
ゼロとなっているから、図４（ｅ）のでも３．３７５Ｍ
Ｈｚのエリアス成分は発生していない。図１の実施例の
特性は図３の等価構成の特性と全く同一であるから、そ
の出力は図４（ｅ）に示したように最もエネルギーの集
中する入力データの直流成分のエリアスを全く含まな
ず、理想的な４対３変換が実現されることとなる。

【００５２】次に、３対４変換動作についてその動作を
説明する。３対４変換の場合は、サンプルレート１０．
１２５ＭＨｚの入力データは３個の有効なデータに続け
て１個のゼロデータをはさむことで前記１３．５ＭＨｚ
の駆動クロックに同期してデータ遅延回路１に供給され
ること、制御回路１４は、サイクル１からサイクル４の
４つの動作サイクルを持ち、４種類の演算を実現するこ
とは前記従例と同じであるが、その演算内容が異なる。
各サイクルでのデータ遅延回路の状態を図５に示す。サ
イクル１からサイクル４の各演算を（数２４）から（数
２７）に示す。

【００５３】

【数２４】

【００５４】

【数２５】

【００５５】

【数２６】

【００５６】

【数２７】

【００５７】すなわち、本構成では、（数２４）が示す
重み付けが−１、３、１２、３、−１である第１の係数
の組と、（数２５）が示す０、１１、６、−１、０であ
る第２の係数の組と、（数２６）が示す−１、９、９、
−１、０である第３の係数の組と、（数２７）が示す−
１、６、１１、０、０である第４の係数の組とからなる
４つの係数の組をもつＦＩＲフィルタを実現している。
また、第１の係数重みの総和は１６、第２、第３、第４
の係数重みもそれぞれ総和は１６と、４つの係数重みの
それぞれの総和が一致するという特徴を持たせている。
出力調整回路１３はモード信号が３対４変換動作を指示
している場合、総和加算回路１２の各サイクルの出力Ｓ
を１６分の１に丸ることで直流利得を１とし、３対４変
換後のサンプルレート１３．５ＭＨｚのデータ列Ｏを出
力する。

【００５８】次に、この３対４変換動作の特性について
説明する。本実施例の特性はやはり図３の等価構成によ
る特性と同一のものとなる。３対４変換の場合低域通過
型ＦＩＲフィルタ１６の伝達関数Ｈは（数２４）から
（数２７）に基づいて算出できるが、その結果は（数２
８）であり、４対３変換の場合の伝達関数（数２３）と
比較すればｚ⁵とｚ^-5の係数のみ異なる。

【００５９】

【数２８】

【００６０】入力データから変換出力までの周波数成分
を図６に示す。図６（ａ）に示す入力データと図６
（ｂ）に示すゼロ補間入力データの周波数成分は前記従
来例と同じである。図６（ｃ）は低域通過型ＦＩＲフィ
ルタ１６の周波数特性、すなわち（数２８）に示す伝達
関数Ｈの周波数特性である。これは等リプル特性ではな
く、図４（ｃ）の特性とも異なる。（数２３）は２分の
πとπとにゼロ点を持つため１０．１２５ＭＨｚと２
０．２５ＭＨｚの伝達特性が完全にゼロとなる。この特
徴的なゼロ点配置は（数２４）から（数２７）の４つの
係数重みのそれぞれの総和を一致させたことにより実現
されている。このゼロ点配置により、図６（ｂ）で１
０．１２５ＭＨｚと２０．２５ＭＨｚにあった入力デー
タ直流成分のエリアスは低域通過型ＦＩＲフィルタ１６
によって完全に除去され、その出力は図６（ｄ）に示す
周波数特性となる。３サンプルに１サンプルの率で出力
間引き回路１７が抜き取り、生成したサンプルレート１
３．５ＭＨｚの出力データ列の周波数成分は、６．７５
ＭＨｚに折り返し軸をもつが、図６（ｄ）で１０．１２
５ＭＨｚと２０．２５ＭＨｚのエリアス成分がゼロとな
っているから、図６（ｅ）でも３．３７５ＭＨｚと６．
７５ＭＨｚのエリアス成分は発生しない。図１の実施例
の特性は図３の等価構成の特性と全く同一であるから、
３対４変換にいても、その出力は図６（ｅ）に示したよ
うに最もエネルギーが集中する入力データの直流成分の
エリアスを全く含まなず、理想的な変換が実現されるこ
ととなる。

【００６１】以上のように本実施例によれば、３対４変
換においても、４対３変換においても映像データの最も
エネルギーが集中する直流成分に対して、そのエリアス
成分をゼロとすることができるから、高いＳ／Ｎ比を実
現する事ができる。前記ＤＶフォーマットのＳＤＬモー
ドを実現する機器に応用しては、モスキートノイズを低
減せしめ、画質を改善するものである。更に、ＦＩＲフ
ィルタの遅延段も少なく、伝達関数係数は単純な整数の
みであるから乗算器のビット数も少なく、小さな回路規
模で低消費電力を実現するものである。

【００６２】また、本実施例では前記ＳＤＬモードを想
定して３対４変換と４対３変換を実現するものとした
が、一般に入力ディジタルデータのサンプルレートを
Ｎ、出力ディジタルデータのサンプルレートをＭである
とき、図３の等価構成に於ける低域通過型ＦＩＲフィル
タ１６の特性を、自然数Ｉに対して角周波数（２π×
Ｉ）／Ｍにゼロ点をもつ低域通過型特性とするような構
成としても良い。この場合、低域通過型ＦＩＲフィルタ
１６はＭ×Ｎをクロックとする動作を想定することにな
る。ゼロ補間入力データの周波数成分の折り返し軸はＮ
π／（Ｍ×Ｎ）であるから入力信号の直流成分は角周波
数（２π×Ｉ）／Ｍにそのエリアス成分を持つ。従っ
て、（２π×Ｉ）／Ｍにゼロ点をもつ低域通過型ＦＩＲ
フィルタを持つことにより前記本発明の実施例と同様に
理想的にエリアス成分を除去せしめ、高いＳ／Ｎ比を実
現することができる。特に直流成分にエネルギーが集中
する入力に適応してその効果が大である。

【００６３】

【発明の効果】以上のように本発明によれば、入力映像
データの最もエネルギーが集中する直流成分が折り返し
によって高域に発生させるエリアス成分を、その周波数
での伝達特性を完全にゼロとしたフィルタで原理的に除
去するように構成したことにより、高いＳ／Ｎ比を実現
し、ことにＤＶフォーマットのＳＤＬモードに適用して
はモスキートノイズを低減せしめ、高い画質を得ること
ができるものである。また、等リプル特性のフィルタを
有する従来のサンプルレート変換装置に比して、より少
ない次数のフィルタで実現できるため、回路規模が小さ
く、より安価で、より低消費電力に実現できるという有
利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施例におけるサンプルレート変換装
置の構成を示すブロック図

【図２】同装置の４対３変換に於けるデータ遅延回路の
状態図

【図３】同装置の等価構成の構造を示す構造図

【図４】同装置の４対３変換に於ける周波数特性を説明
する周波数特性図

【図５】同装置の３対４変換に於けるデータ遅延回路の
状態図

【図６】同装置の３対４変換に於ける周波数特性を説明
する周波数特性図

【図７】従来のサンプルレート変換装置の構成を示すブ
ロック図

【図８】同装置の４対３変換に於けるデータ遅延回路の
状態図

【図９】従来と本発明の実施例の４対３変換に於ける出
力データのタイミングチャート

【図１０】従来例の等価構成の構造を示す構造図

【図１１】従来のサンプルレート変換装置の等価構成に
於ける入出力のタイミングチャート

【図１２】従来例の４対３変換に於ける周波数特性を説
明する周波数特性図

【図１３】従来と本発明の実施例の３対４変換に於ける
入力データのタイミングチャート

【図１４】従来例の３対４変換に於けるデータ遅延回路
の状態図

【図１５】従来例の３対４変換に於ける周波数特性を説
明する周波数特性図

【符号の説明】

１データ遅延回路２加算切り換え回路３、４加算器５乗算切り換え回路６〜１１乗算器１２総和加算器１３出力調整回路１４制御回路

Claims

【特許請求の範囲】

【請求項１】入力ディジタルデータのサンプルレート
をＮ、出力ディジタルデータのサンプルレートをＭとし
たとき、自然数Ｉに対して、角周波数（２π×Ｉ）／Ｍ
にゼロ点をもつ低域通過型特性を有するフィルタを備え
たサンプルレート変換装置。
【請求項２】サンプルレート１３．５ＭＨｚのディジ
タル映像データを入力とし、角周波数２π／３にゼロ点
を持ち低域通過型特性を有するフィルタを備え、サンプ
ルレート１０．１２５ＭＨｚのディジタル映像データを
出力するサンプルレート変換装置。
【請求項３】サンプルレート１０．１２５ＭＨｚのデ
ィジタル映像データを入力とし、角周波数π／２とπと
にゼロ点を持ち低域通過型特性を有するフィルタを備
え、サンプルレート１３．５ＭＨｚのディジタル映像デ
ータを出力するサンプルレート変換装置。
【請求項４】サンプルレート１３．５ＭＨｚのディジ
タル映像データを入力とし、係数重みが−１、−１、−
１、１、３、６、９、１１、１２、１１、９、６、３、
１、−１、−１、−１であるＦＩＲ型ディジタルフィル
タを備え、サンプルレート１０．１２５ＭＨｚのディジ
タル映像データを出力するサンプルレート変換装置。
【請求項５】サンプルレート１０．１２５ＭＨｚのデ
ィジタル映像データを入力とし、係数重みが−１、−
１、−１、０、３、６、９、１１、１２、１１、９、
６、３、０、−１、−１、−１であるＦＩＲ型ディジタ
ルフィルタを備え、サンプルレート１３．５ＭＨｚのデ
ィジタル映像データを出力するサンプルレート変換装
置。
【請求項６】サンプルレート１３．５ＭＨｚのディジ
タル映像データを入力とし、係数重みが−１、６、１
２、６、−１、０である第１の係数の組と、係数重みが
−１、１、９、１１、３、−１である第２の係数の組
と、係数重みが−１、３、１１、９、１、−１である第
３の係数の組とを具備したＦＩＲ型ディジタルフィルタ
を備え、サンプルレート１０．１２５ＭＨｚのディジタ
ル映像データを出力するサンプルレート変換装置。
【請求項７】サンプルレート１０．１２５ＭＨｚのデ
ィジタル映像データを入力とし、係数重みが−１、３、
１２、３、−１である第１の係数の組と、係数重みが
０、１１、６、−１、０である第２の係数の組と、係数
重みが−１、９、９、−１、０である第３の係数の組
と、係数重みが−１、６、１１、０、０である第４の係
数の組とを具備したＦＩＲ型ディジタルフィルタを備
え、サンプルレート１３．５ＭＨｚのディジタル映像デ
ータを出力するサンプルレート変換装置。