JPH11317419A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11317419A JPH11317419A JP10124555A JP12455598A JPH11317419A JP H11317419 A JPH11317419 A JP H11317419A JP 10124555 A JP10124555 A JP 10124555A JP 12455598 A JP12455598 A JP 12455598A JP H11317419 A JPH11317419 A JP H11317419A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- pads
- power supply
- pitch
- corner
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
Landscapes
- Wire Bonding (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
のワイヤボンディングを容易に行うことができ、さらに
評価等のために用いるプローブの共用も可能な半導体装
置を提供する。 【解決手段】チップ2のコーナー部以外の周辺部に入出
力信号用パッド4g〜4kが第1のピッチで配置され、
チップ2のコーナー部に入出力信号用パッド4a、4
c、4eと電源専用パッド4b、4d、4fが配置され
る。このとき、前記入出力信号用パッド4a、4c、4
eと電源専用パッド4b、4d、4fとを交互に第1の
ピッチで配置し、電源専用パッド4b、4d、4fの位
置を固定する。これにより、入出力信号用パッド4a、
4c、4eが前記第1のピッチより広いピッチで配置さ
れる。
Description
るものであり、特に半導体装置におけるパッドの配置に
関するものである。
成された半導体装置(チップ)を各チップに切り離す前
に、プローブを立ててダイソートを行っている。このダ
イソートでは、チップサイズが同じチップであればデザ
インの異なるものであっても、パッドの配置を同じに
し、かつ電源用パッドの場所もそろえれば、同じプロー
ブを兼用して使用することができる。例えば、ASIC
のように予め決められたパッド配置のマスタを使う品種
では、異なるデザインであっても、同じチップサイズで
同じパッド配置になる製品が多数存在する。このため、
ASICの多数のチップに同じプローブが共用でき、そ
のメリットは大きい。
をどこに設けるかは製品仕様により異なり、全ての製品
で電源用パッドとなるパッドは存在しない。ある製品で
は、信号用パッドになったり、NC(非接続)パッドに
なったりするのが現状である。
用などの用途が選択できる汎用パッド以外に、電源専用
のパッドを設けている。図4は、従来のチップにおける
パッドの配置構成の一例を示す図である。この図4に示
すように、チップ40のコーナー部近傍には電源専用パ
ッド42が配置され、チップ40の周辺の中央部付近に
は汎用パッド44が配置される。汎用パッド44が入出
力信号用パッドであるとき、これらは入出力用回路46
にそれぞれ接続される。
に電源専用パッドを配置するのは、コーナー部近傍にパ
ッドを配置した場合、これに隣接して入出力用回路のト
ランジスタを形成するための領域が確保できないからで
ある。この場合、全部の電源用パッドは同じ配置にはな
らないが、少なくともコーナー部近傍の電源専用パッド
は同じ配置になる。このため、1つのプローブを複数の
製品に共用することが可能になる。
示すようなパッドの配置構成では、チップ側のパッドと
パッケージ側のピンとの接続を金属ワイヤによるボンデ
ィングにて行う場合、一般にチップの周辺の中央部付近
ではボンディングが比較的容易であるが、チップのコー
ナー部近傍ではボンディングが困難である。これは、チ
ップ側のパッドよりもパッケージ側のピンの方が配列ピ
ッチが広いために起こる問題であり、チップのパッドの
配置ピッチはコーナー部近傍の方が広がっているのが望
ましい。
パッドを、入出力用回路のトランジスタ形成領域からで
きるだけ離れたコーナー部近傍に配置し、電源専用パッ
ドをチップのコーナー部近傍に配置しない手法が取られ
ることがあり、むしろこの配置構成の方が一般的であ
る。図5は、このようなパッドの配置構成を示す図であ
る。この図5に示すように、チップ50のコーナー部近
傍には、入出力用回路52のトランジスタ形成領域から
できるだけ離れた位置に汎用パッド54がピッチを広く
して配置される。チップ50のコーナー部近傍を除いた
周辺の中央部付近には汎用パッド56が配置される。し
かしながら、この場合はプローブを共用することはでき
ない。
たものであり、コーナー部近傍で実際にボンディングが
必要なパッドの配置ピッチを広げると共に、電源専用の
パッドも形成することより、チップのコーナー部近傍に
配置されたパッドへのワイヤボンディングを容易に行う
ことができ、さらに評価用のプローブの共用も可能な半
導体装置を提供することを目的とする。
に、この発明に係る半導体装置は、半導体チップのコー
ナー部以外の周辺部に第1のピッチで配置された第1の
信号用パッドと、前記半導体チップのコーナー部に配置
された電源用パッドと、前記第1のピッチより広い第2
のピッチで前記コーナー部の前記電源用パッドに隣接す
るように配置された第2の信号用パッドとを具備するこ
とを特徴とする。
体チップの周辺部に第1のピッチで配置された信号用回
路と、前記信号用回路に対応するように前記半導体チッ
プのコーナー部以外の周辺部に前記第1のピッチで配置
され、前記信号用回路に接続された第1の信号用パッド
と、前記半導体チップのコーナー部に配置された電源用
パッドと、前記第1のピッチより広い第2のピッチで前
記コーナー部の前記電源用パッドに隣接するように配置
された第2の信号用パッドとを具備することを特徴とす
る。
半導体チップの周辺部に第1のピッチで配置された信号
用回路及び電源用回路と、前記信号用回路及び電源用回
路に対応するように前記半導体チップのコーナー部以外
の周辺部に前記第1のピッチより広い第2のピッチで配
置され、前記信号用回路に接続された第1の信号用パッ
ドと、前記半導体チップのコーナー部に配置され、前記
電源用回路に接続された電源用パッドと、前記第2のピ
ッチより広い第3のピッチで前記コーナー部の前記電源
用パッドに隣接するように配置された第2の信号用パッ
ドとを具備することを特徴とする。
実施の形態について説明する。まず、この発明の第1の
実施の形態の半導体装置について説明する。図1は、こ
の発明に係る第1の実施の形態の半導体装置のコーナー
部におけるパッドの配置構成を示す図である。
された半導体装置(チップ)のコーナー部近傍に、入出
力信号用あるいは電源用のいずれかが選択可能な汎用パ
ッドと電源専用パッドを設け、かつ汎用パッドの配置ピ
ッチを半導体装置周辺の中央部付近よりコーナー部近傍
において広げるものである。コーナー部近傍とは、ワイ
ヤボンディングにてチップのパッドとパッケージのピン
とを接続する場合、チップ側のパッドよりもパッケージ
側のピンの方が配置ピッチが広いために、チップ周辺の
中央部付近よりもボンディングを行うのが困難になるチ
ップのコーナー付近の領域をいう。
半導体装置(以下チップと記す)2のコーナー部近傍の
一辺側には、集積回路の端子であるパッド4a、4b、
4c、…、4j、4k、…が所定のピッチで配置され
る。コーナー側から1番目のパッド4a、3番目のパッ
ド4c、及び5番目のパッド4eは入出力信号用パッド
であり、コーナー側から2番目のパッド4b、4番目の
パッド4d、及び6番目のパッド4fは電源専用パッド
である。さらに、パッド4g〜4kは、入出力信号用あ
るいは電源用のいずれかが選択可能な汎用パッドであ
り、ここでは入出力信号用パッドを示している。
端子であるパッド6a、6b、6c、…、6f、6g、
…が所定のピッチで配置される。コーナー側から1番目
のパッド6a、3番目のパッド6c、及び5番目のパッ
ド6eは入出力信号用パッドであり、コーナー側から2
番目のパッド6b、4番目のパッド6d、及び6番目の
パッド6fは電源専用パッドである。
れるVDDパターン8と基準電圧VSSが供給されるVSSパ
ターン10が形成されている。さらに、チップ2のパッ
ドの内側には、トランジスタ等を有する入出力用回路1
2が形成されている。
ナー部近傍の入出力信号用パッド4a、4c、4e、及
び中央部付近の入出力信号用パッド4g〜4kがそれぞ
れAl等の金属配線にて接続される。同様に、他辺側の
入出力用回路12には、コーナー部近傍の入出力信号用
パッド6a、6c、6e、及び中央部付近の入出力信号
用パッド6gがそれぞれAl等の金属配線にて接続され
る。
源専用パッド4b、4fはVDDパターン8にAl等の金
属配線にて接続され、コーナー部近傍の電源専用パッド
4dはVSSパターン10にAl等の金属配線にて接続さ
れる。同様に、前記他辺側において、コーナー部近傍の
電源専用パッド6b、6fはVDDパターン8にAl等の
金属配線にて接続され、コーナー部近傍の電源専用パッ
ド6dはVSSパターン10にAl等の金属配線にて接続
される。
ップ2のコーナー部近傍において、入出力用として割り
当てられた入出力信号用パッド4a、4c、4eに電源
専用パッド4b、4d、4fを隣接させて配置する。同
様に、入出力信号用パッド6a、6c、6eに電源専用
パッド6b、6d、6fを隣接させて配置する。
グを必要とする入出力信号用パッドと金属ワイヤによる
ボンディングを必ずしも必要としない電源専用パッドを
交互に配置することにより、入出力信号用パッドの間隔
を広げ、金属ワイヤによるボンディングが容易に行える
ようにする。さらに、チップのコーナー部近傍の同じ位
置に電源専用パッドを配置することにより、評価等のた
めに用いるプローブを共用できるようにする。なお、チ
ップのコーナー部近傍に入出力信号用パッドを配置した
分、チップのコーナー部近傍を除いた部分(中央部)の
汎用パッドの一部を電源専用パッドとしている。
によれば、チップのコーナー部近傍において、パッドの
ピッチを広げることなく、実際にボンディングが必要な
入出力信号用パッドのピッチを広げることができるとと
もに、電源専用パッドも形成できるため、コーナー部近
傍に配置されたパッドへのワイヤボンディングが容易に
実行でき、評価用のプローブの共用も可能となる。
ー部近傍のパッドの配置は、同一のピッチで配置しても
よいし、また異なるピッチで配置してもよい。さらに、
コーナー側から奇数番目のパッドを入出力信号用パッド
とし、偶数番目を電源専用パッドとしたが、これに限る
わけではなく、コーナー側から奇数番目のパッドを電源
専用パッドとし、偶数番目を入出力信号用パッドとして
もよい。
体装置について説明する。図2は、この発明に係る第2
の実施の形態の半導体装置のコーナー部におけるパッド
の配置構成を示す図である。
力用回路が同じピッチで配置されている場合を説明した
が、この第2の実施の形態では入出力用回路の配置ピッ
チの2倍のピッチでパッドが配置されている場合を説明
する。
の形態と同様に、集積回路が形成された半導体装置(チ
ップ)のコーナー部近傍に、入出力信号用あるいは電源
用のいずれかが選択可能な汎用パッドと電源専用パッド
を設け、かつ汎用パッドの配置ピッチを半導体装置周辺
の中央部付近よりコーナー部近傍において広げるもので
ある。コーナー部近傍とは、ワイヤボンディングにてチ
ップのパッドとパッケージのピンとを接続する場合、チ
ップ側のパッドよりもパッケージ側のピンの方が配置ピ
ッチが広いために、チップ周辺の中央部付近よりもボン
ディングを行うのが困難になるチップのコーナー付近の
領域をいう。
チップ22のコーナー部近傍の一辺側には、集積回路の
端子であるパッド24a、24b、24c、…、24
j、24k、…が所定のピッチで配置される。コーナー
側から1番目のパッド24a、3番目のパッド24c、
及び5番目のパッド24eは入出力信号用パッドであ
り、コーナー側から2番目のパッド24b、4番目のパ
ッド24d、及び6番目のパッド24fは電源専用パッ
ドである。さらに、パッド24g〜24kは、入出力信
号用あるいは電源用のいずれかが選択可能な汎用パッド
であり、ここでは入出力信号用パッドを示している。
端子であるパッド26a、26b、26c、…、26
f、26g、…が所定のピッチで配置される。コーナー
側から1番目のパッド26a、3番目のパッド26c、
及び5番目のパッド26eは入出力信号用パッドであ
り、コーナー側から2番目のパッド26b、4番目のパ
ッド26d、及び6番目のパッド26fは電源専用パッ
ドである。
されるVDDパターン28と基準電圧VSSが供給されるV
SSパターン30が形成されている。さらに、チップ22
のパッドの内側には、入出力信号用パッドに接続される
トランジスタ等から成る入出力用回路32、電源用パッ
ドに接続される電源用回路34、及び入出力信号用パッ
ドに接続される入出力用回路36が形成されている。入
出力用回路36は、その他の入出力用回路32の2倍の
面積を有しており、入出力用回路32に比べて高機能な
回路や大きな電流駆動能力を持つ回路となっている。
ナー部近傍の入出力信号用パッド24a、24c、24
e、及び中央部付近の入出力信号用パッド24g、24
i、24j、24kがそれぞれAl等の金属配線にて接
続される。さらに、入出力用回路34には、中央部付近
の入出力信号用パッド24hがAl等の金属配線にて接
続される。同様に、他辺側の入出力用回路32には、コ
ーナー部近傍の入出力信号用パッド26a、26c、2
6e、及び中央部付近の入出力信号用パッド26gがそ
れぞれAl等の金属配線にて接続される。
源専用パッド24b、24d、24fはAl等の金属配
線にて電源用回路34にそれぞれ接続される。同様に、
前記他辺側において、コーナー部近傍の電源専用パッド
26b、26d、26fはAl等の金属配線にて電源用
回路34にそれぞれ接続される。さらに、電源用回路3
4は、VDDパターン28またはVSSパターン30に接続
されている。
ップ22のコーナー部近傍において、入出力用として割
り当てられた入出力信号用パッド24a、24c、24
eに電源専用パッド24b、24d、24fを隣接させ
て配置する。同様に、入出力信号用パッド26a、26
c、26eに電源専用パッド26b、26d、26fを
隣接させて配置する。
グを必要とする入出力信号用パッドと金属ワイヤによる
ボンディングを必ずしも必要としない電源専用パッドを
交互に配置することにより、入出力信号用パッドの間隔
を広げ、金属ワイヤによるボンディングが容易に行える
ようにする。さらに、チップのコーナー部近傍の同じ位
置に電源専用パッドを配置することにより、評価等のた
めに用いるプローブを共用できるようにする。なお、チ
ップのコーナー部近傍に入出力信号用パッドを配置した
分、チップのコーナー部近傍を除いた部分(中央部)の
汎用パッドの一部を電源専用パッドとしている。
て、図3に示すような構成としてもよい。図3は、この
発明に係る第2の実施の形態の変形例の半導体装置のコ
ーナー部におけるパッドの配置構成を示す図である。
ド24bを電源用回路34に接続したが、この第2の実
施の形態の変形例では、図3に示すように電源専用パッ
ド24b、及び26bを直接、VDDパターン28に接続
している。これに伴い、電源専用パッド24d、24
f、及び26d、26fが接続される電源用回路34も
1つずつコーナー側の回路となる。その他の構成につい
ては、前記第2の実施の形態と同様である。
及びその変形例によれば、チップのコーナー部近傍にお
いて、パッドのピッチを広げることなく、実際にボンデ
ィングが必要な入出力信号用パッドのピッチを広げるこ
とができると共に、電源専用パッドも形成できるため、
コーナー部近傍に配置されたパッドへのワイヤボンディ
ングが容易に実行でき、評価用のプローブの共用も可能
となる。
例では、コーナー側から奇数番目のパッドを入出力信号
用パッドとし、偶数番目を電源専用パッドとしたが、こ
れに限るわけではなく、コーナー側から奇数番目のパッ
ドを電源専用パッドとし、偶数番目を入出力信号用パッ
ドとしてもよい。さらに、入出力用回路の配置ピッチの
2倍のピッチでパッドが配置されている場合を説明した
が、これに限るわけではなく、2.5倍、3倍のピッチ
でパッドが配置されている場合にも本発明を適用するこ
とができる。
ナー部近傍で実際にボンディングが必要なパッドの配置
ピッチを広げると共に、電源専用のパッドも形成するこ
とより、チップのコーナー部近傍に配置されたパッドへ
のワイヤボンディングを容易に行うことができ、さらに
評価用のプローブの共用も可能な半導体装置を提供する
ことができる。
おけるパッドの配置構成を示す図である。
おけるパッドの配置構成を示す図である。
ナー部におけるパッドの配置構成を示す図である。
一例を示す図である。
別の例を示す図である。
Claims (8)
- 【請求項1】 半導体チップのコーナー部以外の周辺部
に第1のピッチで配置された第1の信号用パッドと、 前記半導体チップのコーナー部に配置された電源用パッ
ドと、 前記第1のピッチより広い第2のピッチで前記コーナー
部の前記電源用パッドに隣接するように配置された第2
の信号用パッドと、 を具備することを特徴とする半導体装置。 - 【請求項2】 半導体チップの周辺部に第1のピッチで
配置された信号用回路と、 前記信号用回路に対応するように前記半導体チップのコ
ーナー部以外の周辺部に前記第1のピッチで配置され、
前記信号用回路に接続された第1の信号用パッドと、 前記半導体チップのコーナー部に配置された電源用パッ
ドと、 前記第1のピッチより広い第2のピッチで前記コーナー
部の前記電源用パッドに隣接するように配置された第2
の信号用パッドと、 を具備することを特徴とする半導体装置。 - 【請求項3】 前記電源用パッドと前記第2の信号用パ
ッドが交互に配置されていることを特徴とする請求項1
又は2記載の半導体装置。 - 【請求項4】 前記電源用パッドと前記第2の信号用パ
ッドが前記第1のピッチで配置されていることを特徴と
する請求項3記載の半導体装置。 - 【請求項5】 前記半導体チップの周辺部に第1のピッ
チで配置された信号用回路及び電源用回路と、 前記信号用回路及び電源用回路に対応するように前記半
導体チップのコーナー部以外の周辺部に前記第1のピッ
チより広い第2のピッチで配置され、前記信号用回路に
接続された第1の信号用パッドと、 前記半導体チップのコーナー部に配置され、前記電源用
回路に接続された電源用パッドと、 前記第2のピッチより広い第3のピッチで前記コーナー
部の前記電源用パッドに隣接するように配置された第2
の信号用パッドと、 を具備することを特徴とする半導体装置。 - 【請求項6】 前記電源用パッドと前記第2の信号用パ
ッドが交互に配置されていることを特徴とする請求項5
記載の半導体装置。 - 【請求項7】 前記電源用パッドと前記第2の信号用パ
ッドが前記第2のピッチで配置されていることを特徴と
する請求項6記載の半導体装置。 - 【請求項8】 前記第1、第2の信号用パッドは金属ワ
イヤがボンディングされるパッドであり、前記電源用パ
ッドは金属ワイヤがボンディングされないパッドである
ことを特徴とする請求項1乃至7のいずれかに記載の半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12455598A JP3679923B2 (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
| US09/305,472 US6093942A (en) | 1998-05-07 | 1999-05-06 | Semiconductor device with improved pad layout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12455598A JP3679923B2 (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317419A true JPH11317419A (ja) | 1999-11-16 |
| JP3679923B2 JP3679923B2 (ja) | 2005-08-03 |
Family
ID=14888389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12455598A Expired - Fee Related JP3679923B2 (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6093942A (ja) |
| JP (1) | JP3679923B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489688B1 (en) * | 2001-05-02 | 2002-12-03 | Zeevo, Inc. | Area efficient bond pad placement |
| US7417328B2 (en) * | 2001-10-23 | 2008-08-26 | Via Technologies, Inc. | External power ring with multiple tapings to reduce IR drop in integrated circuit |
| US7268579B2 (en) * | 2002-08-23 | 2007-09-11 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit having on-chip termination |
| JP4776861B2 (ja) * | 2002-09-26 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE60336993D1 (de) * | 2003-06-10 | 2011-06-16 | St Microelectronics Srl | Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung |
| US20050285281A1 (en) * | 2004-06-29 | 2005-12-29 | Simmons Asher L | Pad-limited integrated circuit |
| US8200879B1 (en) * | 2004-06-29 | 2012-06-12 | National Semiconductor Corporation | Memory interface including an efficient variable-width bus |
| US8093708B2 (en) * | 2009-07-06 | 2012-01-10 | Sony Ericsson Mobile Communications Ab | Semiconductor package having non-uniform contact arrangement |
| CN112785483B (zh) * | 2019-11-07 | 2024-01-05 | 深南电路股份有限公司 | 一种数据处理加速的方法及设备 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB563973A (en) * | 1943-03-19 | 1944-09-07 | Reginald Frederick Knowlson | Optical comparators |
-
1998
- 1998-05-07 JP JP12455598A patent/JP3679923B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-06 US US09/305,472 patent/US6093942A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3679923B2 (ja) | 2005-08-03 |
| US6093942A (en) | 2000-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4942317A (en) | Master slice type semiconductor integrated circuit having 2 or more I/O cells per connection pad | |
| US6602735B2 (en) | Method of fabricating a semiconductor chip package with a lead frame and multiple integrated circuit chips | |
| JP3679923B2 (ja) | 半導体装置 | |
| US6720636B2 (en) | Semiconductor device with a staggered pad arrangement | |
| JPH08222602A (ja) | 半導体装置 | |
| US5334866A (en) | Integrated circuit device with functions selectable by changing interconnection pattern | |
| JPH02267947A (ja) | 半導体装置 | |
| JPH0542823B2 (ja) | ||
| JPH08306734A (ja) | ボンディングパッドオプションを備えた集積回路装置とボンディングパッドオプションの実行方法 | |
| JPH11307684A (ja) | 半導体パッケージ | |
| JPH01293647A (ja) | 半導体装置 | |
| JPS63260048A (ja) | マスタ−スライス型半導体装置 | |
| JP2007096216A (ja) | 半導体集積回路装置 | |
| JPH10284611A (ja) | 入出力バッファ | |
| KR20020045641A (ko) | 반도체 디바이스 | |
| JPH023259A (ja) | マスタスライス型半導体装置の製造方法 | |
| JP2004265940A (ja) | 半導体装置 | |
| JPH0417355A (ja) | 半導体集積回路 | |
| JPH065782A (ja) | 半導体チップコーナー部のレイアウト方法、及び半導体集積回路装置 | |
| JPH04199740A (ja) | 半導体集積回路のリードフレーム | |
| JPH05121479A (ja) | 半導体装置 | |
| JPH0536948A (ja) | 半導体装置 | |
| JPH03228351A (ja) | 半導体装置 | |
| JPH02170461A (ja) | 半導体集積回路装置 | |
| JPH0855957A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050411 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050510 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050516 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090520 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090520 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100520 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |