JPH1131945A - 非対称周波数応答特性を有する有限インパルス応答フィルタ - Google Patents
非対称周波数応答特性を有する有限インパルス応答フィルタInfo
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- JPH1131945A JPH1131945A JP10019363A JP1936398A JPH1131945A JP H1131945 A JPH1131945 A JP H1131945A JP 10019363 A JP10019363 A JP 10019363A JP 1936398 A JP1936398 A JP 1936398A JP H1131945 A JPH1131945 A JP H1131945A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 3
- 238000013500 data storage Methods 0.000 claims description 59
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- 238000003860 storage Methods 0.000 claims 1
- 230000007704 transition Effects 0.000 abstract 1
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 21
- 230000000630 rising effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
- H03H9/46—Filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Acoustics & Sound (AREA)
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Abstract
(57)【要約】
【課題】 回路構成を簡単にする同時にチップの大きさ
を減らし、生産原価を節減する非対称周波数応答特性を
有する有限インパルス応答フィルタを提供する。 【解決手段】 基準クロックと第２クロックの入力を受
け、互いに１／４周期遅延される多数の制御信号と、ク
ロックと位相が反対の選択信号を発生させる制御信号発
生部、シフトレジスタ部、第１マルチプレクサ部、フィ
ルタのタップ係数を発生させるタップ係数発生部、マル
チプレクサ部で選択されたデータをタップ係数と乗算す
る乗算部、その乗算結果を各々貯蔵する第１データ貯蔵
部、第１データ貯蔵部のデータ貯蔵器中から一つを選択
してそのデータを出力する第２マルチプレクサ部、第２
マルチプレクサ部から出力されるデータを加算する第１
加算部、第１加算部から出力されるデータを貯蔵する第
２データ貯蔵部、第２データ貯蔵部から出力されるデー
タを加算する第２加算部で構成される。
を減らし、生産原価を節減する非対称周波数応答特性を
有する有限インパルス応答フィルタを提供する。 【解決手段】 基準クロックと第２クロックの入力を受
け、互いに１／４周期遅延される多数の制御信号と、ク
ロックと位相が反対の選択信号を発生させる制御信号発
生部、シフトレジスタ部、第１マルチプレクサ部、フィ
ルタのタップ係数を発生させるタップ係数発生部、マル
チプレクサ部で選択されたデータをタップ係数と乗算す
る乗算部、その乗算結果を各々貯蔵する第１データ貯蔵
部、第１データ貯蔵部のデータ貯蔵器中から一つを選択
してそのデータを出力する第２マルチプレクサ部、第２
マルチプレクサ部から出力されるデータを加算する第１
加算部、第１加算部から出力されるデータを貯蔵する第
２データ貯蔵部、第２データ貯蔵部から出力されるデー
タを加算する第２加算部で構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、非対称周波数応答
特性を有する有限インパルス応答（ＦＩＲ）フィルタに
係わるもので、特に、フィルタタップ（ＴＡＰ）数の１
／４個に該当する乗算器（MULTIPLIER）のみを使用して
フィルタを構成することにより、回路を簡単に成すと同
時にチップの大きさを減らす非対称周波数応答特性を有
する有限インパルス応答フィルタに関するものである。
特性を有する有限インパルス応答（ＦＩＲ）フィルタに
係わるもので、特に、フィルタタップ（ＴＡＰ）数の１
／４個に該当する乗算器（MULTIPLIER）のみを使用して
フィルタを構成することにより、回路を簡単に成すと同
時にチップの大きさを減らす非対称周波数応答特性を有
する有限インパルス応答フィルタに関するものである。
【０００２】
【従来の技術】全てのフィルタの基本構造は、各アルゴ
リズムにて抽出したタップの係数値及び該タップの数に
よって決定される。従って、前記タップの係数値及びタ
ップの数が決定されれば、非対称構造を有する有限イン
パルス応答（ＦＩＲ：Finite Impulse Rresponse）フィ
ルタを具現することがてきる。下記の式はフィルタのタ
ップ数とタップ係数間の関係を示したものである。 Ｋ＝（Ｍ＋１）／２ Ｍの奇数である時 Ｋ＝Ｍ／２ ＭＴが偶数である時。 ・・・（１） ここで、Ｍはタップの数を示したものであり、Ｋはタッ
プ係数の数を示したものである。例えば、タップ数が３
１個である非対称周波数応答を有するＦＩＲフィルタの
場合、タップ係数の数は（３１＋１）／２＝１６個にな
り、これをフィルタに入力すれば望む値を得ることがで
きる。
リズムにて抽出したタップの係数値及び該タップの数に
よって決定される。従って、前記タップの係数値及びタ
ップの数が決定されれば、非対称構造を有する有限イン
パルス応答（ＦＩＲ：Finite Impulse Rresponse）フィ
ルタを具現することがてきる。下記の式はフィルタのタ
ップ数とタップ係数間の関係を示したものである。 Ｋ＝（Ｍ＋１）／２ Ｍの奇数である時 Ｋ＝Ｍ／２ ＭＴが偶数である時。 ・・・（１） ここで、Ｍはタップの数を示したものであり、Ｋはタッ
プ係数の数を示したものである。例えば、タップ数が３
１個である非対称周波数応答を有するＦＩＲフィルタの
場合、タップ係数の数は（３１＋１）／２＝１６個にな
り、これをフィルタに入力すれば望む値を得ることがで
きる。
【０００３】
【発明が解決しようとする課題】しかし、前記のような
従来のＦＩＲフィルタは、タップ数に該当するだけの演
算を遂行するので、タップの個数と同一な個数の乗算器
が必要となり、フィルタの大きさが前記タップ数に比例
して大きくなければならないとの問題点があった。言い
換えれば、集積回路を成すチップの大きさを最も大きく
左右する要素は乗算器であるが、該乗算器の数字がタッ
プの数に比例して増加するので、チップの大きさを容易
に減らすことができないとの問題点があった。
従来のＦＩＲフィルタは、タップ数に該当するだけの演
算を遂行するので、タップの個数と同一な個数の乗算器
が必要となり、フィルタの大きさが前記タップ数に比例
して大きくなければならないとの問題点があった。言い
換えれば、集積回路を成すチップの大きさを最も大きく
左右する要素は乗算器であるが、該乗算器の数字がタッ
プの数に比例して増加するので、チップの大きさを容易
に減らすことができないとの問題点があった。
【０００４】本発明は前記の問題点を解決するために提
案されたものであり、本発明の目的はフィルタの回路を
簡単に成すと同時にチップの大きさを減らし、生産原価
を節減し、製造工程を減らすことができる非対称周波数
応答特性を有する有限インパルス応答フィルタを提供す
るものである。本発明の他の目的は、乗算器に印加され
るデータを時分割に選択して乗算動作を遂行することに
よって乗算器の数を減少させた非対称周波数応答特性を
有する有限インパルス応答フィルタを提供するものであ
る。
案されたものであり、本発明の目的はフィルタの回路を
簡単に成すと同時にチップの大きさを減らし、生産原価
を節減し、製造工程を減らすことができる非対称周波数
応答特性を有する有限インパルス応答フィルタを提供す
るものである。本発明の他の目的は、乗算器に印加され
るデータを時分割に選択して乗算動作を遂行することに
よって乗算器の数を減少させた非対称周波数応答特性を
有する有限インパルス応答フィルタを提供するものであ
る。
【０００５】
【課題を解決するための手段】本発明に係る非対称周波
数応答特性を有する有限インパルス応答フィルタは、入
力信号を９０°遷移させて出力する有限インパルス応答
フィルタにおいて、基準クロックと前記基準クロックの
２倍周波数を有する第２クロックの入力を受け、互いに
１／４周期遅延される多数の制御信号と、前記クロック
と位相が反対となる選択信号を発生させる制御信号発生
部と、データの入力を受けシフトする多数のシフトレジ
スタにて構成されたシフトレジスタ部と、前記シフトレ
ジスタ部において各々データを選択する多数のマルチプ
レクサにて構成された第１マルチプレクサ部と、前記フ
ィルタのタップ係数を発生させるタップ係数発生部と、
前記マルチプレクサ部において選択されたデータを前記
タップ係数発生部のタップ係数と乗算する多数の乗算器
にて構成された乗算部と、前記乗算部において出力され
る乗算結果を各々貯蔵する多数のデータ貯蔵器にて構成
される第１データ貯蔵部と、前記第１データ貯蔵部のデ
ータ貯蔵器中から一つを選択してそのデータを出力する
第２マルチプレクサ部と、前記第２マルチプレクサ部か
ら出力されるデータを加算する第１加算部と、前記第１
加算部から出力されるデータを貯蔵する多数のデータ貯
蔵器にて構成される第２データ貯蔵部と、前記第２デー
タ貯蔵部から出力されるデータを加算する第２加算部と
で構成されることを特徴とするものである。
数応答特性を有する有限インパルス応答フィルタは、入
力信号を９０°遷移させて出力する有限インパルス応答
フィルタにおいて、基準クロックと前記基準クロックの
２倍周波数を有する第２クロックの入力を受け、互いに
１／４周期遅延される多数の制御信号と、前記クロック
と位相が反対となる選択信号を発生させる制御信号発生
部と、データの入力を受けシフトする多数のシフトレジ
スタにて構成されたシフトレジスタ部と、前記シフトレ
ジスタ部において各々データを選択する多数のマルチプ
レクサにて構成された第１マルチプレクサ部と、前記フ
ィルタのタップ係数を発生させるタップ係数発生部と、
前記マルチプレクサ部において選択されたデータを前記
タップ係数発生部のタップ係数と乗算する多数の乗算器
にて構成された乗算部と、前記乗算部において出力され
る乗算結果を各々貯蔵する多数のデータ貯蔵器にて構成
される第１データ貯蔵部と、前記第１データ貯蔵部のデ
ータ貯蔵器中から一つを選択してそのデータを出力する
第２マルチプレクサ部と、前記第２マルチプレクサ部か
ら出力されるデータを加算する第１加算部と、前記第１
加算部から出力されるデータを貯蔵する多数のデータ貯
蔵器にて構成される第２データ貯蔵部と、前記第２デー
タ貯蔵部から出力されるデータを加算する第２加算部と
で構成されることを特徴とするものである。
【０００６】また、前記シフトレジスタ部は、４個のＮ
ービット８タップシフトレジスタにて構成されることを
特徴とするものである。
ービット８タップシフトレジスタにて構成されることを
特徴とするものである。
【０００７】また、前記第１マルチプレクサ部は、前記
制御信号発生部の選択信号によって前記シフトレジスタ
部において各々データを選択する多数のマルチプレクサ
にて構成されることを特徴とするものである。
制御信号発生部の選択信号によって前記シフトレジスタ
部において各々データを選択する多数のマルチプレクサ
にて構成されることを特徴とするものである。
【０００８】また、前記タップ係数発生部は、前記制御
信号発生部の選択信号によって、前記第１マルチプレク
サ部の各マルチプレクサが選択した各データに対応され
るタップ係数を選択する４個のマルチプレクサにて構成
されることを特徴とするものである。
信号発生部の選択信号によって、前記第１マルチプレク
サ部の各マルチプレクサが選択した各データに対応され
るタップ係数を選択する４個のマルチプレクサにて構成
されることを特徴とするものである。
【０００９】また、前記乗算部は、４個の乗算器にて構
成されることを特徴とするものである。
成されることを特徴とするものである。
【００１０】また、前記乗算部の乗算器は、前記第１マ
ルチプレクサ部の各マルチプレクサが選択するデータに
対応するタップ係数を、前記タップ係数発生器において
入力を受け乗算することを特徴とするものである。
ルチプレクサ部の各マルチプレクサが選択するデータに
対応するタップ係数を、前記タップ係数発生器において
入力を受け乗算することを特徴とするものである。
【００１１】また、前記第１データ貯蔵部は、前記乗算
部の乗算器の数に２倍数のデータ貯蔵器にて構成される
ことを特徴とするものである。
部の乗算器の数に２倍数のデータ貯蔵器にて構成される
ことを特徴とするものである。
【００１２】また、前記第１データ貯蔵部は、前記乗算
部の各乗算器から出力される乗算結果を貯蔵する第１デ
ータ貯蔵器等と、次の乗算結果を貯蔵する第２データ貯
蔵器等にて構成されることを特徴とするものである。
部の各乗算器から出力される乗算結果を貯蔵する第１デ
ータ貯蔵器等と、次の乗算結果を貯蔵する第２データ貯
蔵器等にて構成されることを特徴とするものである。
【００１３】また、前記第１加算部は、前記第２マルチ
プレクサ部から出力されるデータを全て加算することを
特徴とするものである。
プレクサ部から出力されるデータを全て加算することを
特徴とするものである。
【００１４】また、前記第２データ貯蔵部は、前記第１
加算部から出力されるデータを前記制御信号発生部から
出力される互いに１／４周期遅延される制御信号に従っ
て貯蔵する４個のデータ貯蔵器にて構成されることを特
徴とするものである。
加算部から出力されるデータを前記制御信号発生部から
出力される互いに１／４周期遅延される制御信号に従っ
て貯蔵する４個のデータ貯蔵器にて構成されることを特
徴とするものである。
【００１５】また、前記第２加算部は、前記第２データ
貯蔵部のデータ貯蔵器等のデータを全て加算して出力す
ることを特徴とするものである。
貯蔵部のデータ貯蔵器等のデータを全て加算して出力す
ることを特徴とするものである。
【００１６】また、前記第１マルチプレクサ部は、４個
のマルチプレクサにて構成され、前記マルチプレクサ
は、前記Ｎービット８タップシフトレジスタにおいて奇
数タップに該当するデータを選択することを特徴とする
ものである。
のマルチプレクサにて構成され、前記マルチプレクサ
は、前記Ｎービット８タップシフトレジスタにおいて奇
数タップに該当するデータを選択することを特徴とする
ものである。
【００１７】また、前記タップ係数発生部のマルチプレ
クサは、“０”でないタップ係数のみを選択することを
特徴とするものである。
クサは、“０”でないタップ係数のみを選択することを
特徴とするものである。
【００１８】また、前記第１データ貯蔵部は、前記乗算
部の各乗算器から出力される乗算結果を貯蔵する第１デ
ータ貯蔵器等と、次の乗算結果を貯蔵する第２データ貯
蔵器等にて構成されることを特徴とするものである。
部の各乗算器から出力される乗算結果を貯蔵する第１デ
ータ貯蔵器等と、次の乗算結果を貯蔵する第２データ貯
蔵器等にて構成されることを特徴とするものである。
【００１９】また、前記第２マルチプレクサ部は、前記
基準クロックを反転させた選択信号の値に従って前記第
１データ貯蔵部の第１データ貯蔵器等に貯蔵されたデー
タを選択するか、または、第２データ貯蔵器等に貯蔵さ
れたデータを選択する多数の２×１マルチプレクサにて
構成されることを特徴とするものである。
基準クロックを反転させた選択信号の値に従って前記第
１データ貯蔵部の第１データ貯蔵器等に貯蔵されたデー
タを選択するか、または、第２データ貯蔵器等に貯蔵さ
れたデータを選択する多数の２×１マルチプレクサにて
構成されることを特徴とするものである。
【００２０】また、他の発明に係る非対称周波数応答特
性を有する有限インパルス応答フィルタは、入力信号を
９０°遷移させて出力する有限インパルス応答フィルタ
において、基準クロックと前記基準クロックの２倍周波
数を有する第２クロックの入力を受けて互いに１／４周
期遅延される多数の制御信号と、前記クロック等と位相
が反対になる選択信号等を発生させる制御信号発生部
と、前記選択信号等によって前記入力信号等を４分割し
て選択し、各々の選択において前記フィルタのタップ係
数と前記入力信号等を乗算して各々貯蔵し、前記貯蔵さ
れたデータ等を加算するフィルタ演算部とで構成される
ことを特徴とするものである。
性を有する有限インパルス応答フィルタは、入力信号を
９０°遷移させて出力する有限インパルス応答フィルタ
において、基準クロックと前記基準クロックの２倍周波
数を有する第２クロックの入力を受けて互いに１／４周
期遅延される多数の制御信号と、前記クロック等と位相
が反対になる選択信号等を発生させる制御信号発生部
と、前記選択信号等によって前記入力信号等を４分割し
て選択し、各々の選択において前記フィルタのタップ係
数と前記入力信号等を乗算して各々貯蔵し、前記貯蔵さ
れたデータ等を加算するフィルタ演算部とで構成される
ことを特徴とするものである。
【００２１】さらに、前記フィルタ演算部は、前記１／
４周期遅延される制御信号が入力される毎に、前記フィ
ルタのタップ係数と前記入力信号等を乗算した結果を各
々異なるデータ貯蔵器に貯蔵することを特徴とする請求
項１６記載の非対称周波数応答特性を有する有限インパ
ルス応答フィルタ。
４周期遅延される制御信号が入力される毎に、前記フィ
ルタのタップ係数と前記入力信号等を乗算した結果を各
々異なるデータ貯蔵器に貯蔵することを特徴とする請求
項１６記載の非対称周波数応答特性を有する有限インパ
ルス応答フィルタ。
【００２２】
【発明の実施の形態】本発明による有限インパルス応答
フィルタは、乗算器の数を減少させて上述した目的を次
のように達成する。シフトレジスタに貯蔵されるデータ
は選択信号の値に従ってマルチプレクサによって選択さ
れ乗算器に出力される。この時、タップ係数発生部に貯
蔵されたタップ係数も２ビット選択信号の値に従って乗
算器に出力され乗算される。乗算されて出力される信号
は、第２クロック（ｃｌｋ２）の上昇エッジからＤフリ
ップフロップに貯蔵され、第２クロック（ｃｌｋ２）の
下降エッジから他のＤフリップフロップに貯蔵される。
Ｄフリップフロップに貯蔵されたデータは選択信号によ
って選択され加算器において加算される。該加算の結果
は１／４タップ数のみが加算されたものである。従っ
て、残りの３／４タップ数を同一な過程を経て加算する
ためには、一応１／４加算した結果をＤフリップフロッ
プに貯蔵する。このような方法にて４回にわたって全て
のタップに対する加算が終り各々のＤフリップフロップ
に貯蔵させ、最後に全てのタップに対し加算器において
加算して９０°遷移された値Ｑoutを得ることができ
る。
フィルタは、乗算器の数を減少させて上述した目的を次
のように達成する。シフトレジスタに貯蔵されるデータ
は選択信号の値に従ってマルチプレクサによって選択さ
れ乗算器に出力される。この時、タップ係数発生部に貯
蔵されたタップ係数も２ビット選択信号の値に従って乗
算器に出力され乗算される。乗算されて出力される信号
は、第２クロック（ｃｌｋ２）の上昇エッジからＤフリ
ップフロップに貯蔵され、第２クロック（ｃｌｋ２）の
下降エッジから他のＤフリップフロップに貯蔵される。
Ｄフリップフロップに貯蔵されたデータは選択信号によ
って選択され加算器において加算される。該加算の結果
は１／４タップ数のみが加算されたものである。従っ
て、残りの３／４タップ数を同一な過程を経て加算する
ためには、一応１／４加算した結果をＤフリップフロッ
プに貯蔵する。このような方法にて４回にわたって全て
のタップに対する加算が終り各々のＤフリップフロップ
に貯蔵させ、最後に全てのタップに対し加算器において
加算して９０°遷移された値Ｑoutを得ることができ
る。
【００２３】以下、本発明の好ましい実施の形態を添付
した図面に基づいて詳細に説明する。図１に本発明によ
る有限インパルス応答フィルタの構成を示すブロック図
が図示される。制御信号発生部１００は制御信号を生成
し、フィルタ演算部２００は前記制御信号発生部１００
の制御に従って１．５データクロックの間乗算器を使用
してフィルタ機能を実行する。
した図面に基づいて詳細に説明する。図１に本発明によ
る有限インパルス応答フィルタの構成を示すブロック図
が図示される。制御信号発生部１００は制御信号を生成
し、フィルタ演算部２００は前記制御信号発生部１００
の制御に従って１．５データクロックの間乗算器を使用
してフィルタ機能を実行する。
【００２４】図２に本発明による制御信号変換部の構成
を示すブロック図が図示される。図示されるように、４
個のＤフリップフロップ１０１−１０４が直列に連結さ
れ、第１クロックｃｌｋが４個のＤフリップフロップ１
０１−１０４の入力端子Ｄ１−Ｄ４に入力される。第１
Ｄフリップフロップ１０１と第３Ｄフリップフロップ１
０３のクロック端子ｃｋ１，ｃｋ３に第１クロックｃｌ
ｋの２倍速度を有する第２クロックｃｌｋ２が第２イン
バータ１０６によって１８０°反転され入力される。第
２Ｄフリップフロップ１０２のクロック端子ｃｋ２には
第２クロックｃｌｋ２が入力される。第１クロックｃｌ
ｋが第１インバータ１０５によって反転され、第１入力
制御信号ｍｕｘ−ｓｅ１０にて使用され、第２クロック
ｃｌｋ２が第３インバータ１０７を通じて第２入力制御
信号ｍｕｘ−ｓｅ１１にて使用される。
を示すブロック図が図示される。図示されるように、４
個のＤフリップフロップ１０１−１０４が直列に連結さ
れ、第１クロックｃｌｋが４個のＤフリップフロップ１
０１−１０４の入力端子Ｄ１−Ｄ４に入力される。第１
Ｄフリップフロップ１０１と第３Ｄフリップフロップ１
０３のクロック端子ｃｋ１，ｃｋ３に第１クロックｃｌ
ｋの２倍速度を有する第２クロックｃｌｋ２が第２イン
バータ１０６によって１８０°反転され入力される。第
２Ｄフリップフロップ１０２のクロック端子ｃｋ２には
第２クロックｃｌｋ２が入力される。第１クロックｃｌ
ｋが第１インバータ１０５によって反転され、第１入力
制御信号ｍｕｘ−ｓｅ１０にて使用され、第２クロック
ｃｌｋ２が第３インバータ１０７を通じて第２入力制御
信号ｍｕｘ−ｓｅ１１にて使用される。
【００２５】前記第１Ｄフリップフロップ１０１の出力
は第１時分割制御信号ｄｆｆ−ｅｎ１として使用され、
前記第２Ｄフリップフロップ１０２の出力は第２時分割
制御信号ｄｆｆ−ｅｎ２として、前記第３Ｄフリップフ
ロップ１０３の出力は第３時分割制御信号ｄｆｆ−ｅｎ
３として、前記第４Ｄフリップフロップ１０１の出力は
第４時分割制御信号ｄｆｆ−ｅｎ４として使用される。
は第１時分割制御信号ｄｆｆ−ｅｎ１として使用され、
前記第２Ｄフリップフロップ１０２の出力は第２時分割
制御信号ｄｆｆ−ｅｎ２として、前記第３Ｄフリップフ
ロップ１０３の出力は第３時分割制御信号ｄｆｆ−ｅｎ
３として、前記第４Ｄフリップフロップ１０１の出力は
第４時分割制御信号ｄｆｆ−ｅｎ４として使用される。
【００２６】図３に本発明による有限インパルス応答フ
ィルタのフィルタ演算部の構成を示すブロック図が図示
される。本発明による有限インパルス応答フィルタのフ
ィルタ演算部は、データの入力を受けシフトする第１乃
至第４シフトレジスタ２０１Ａ−２０１Ｄと、前記第１
乃至第４シフトレジスタ２０１Ａ−２０１Ｄにおいて各
々一つのデータを選択する第１乃至第４のマルチプレク
サ２０２Ａ−２０２Ｄと、前記フィルタのタップ係数を
貯蔵するタップ係数発生部２０３と、前記第１乃至第４
のマルチプレクサ２０２Ａ−２０２Ｄにおいて選択され
たデータを前記タップ係数発生部２０３のタップ係数と
乗算する第１乗算器乃至第４乗算器２０４Ａ−２０４Ｄ
と、前記第１乗算器乃至第４乗算器２０４Ａ−２０４Ｄ
から出力される乗算結果をを各々貯蔵する第１乃至第８
データ貯蔵器２０５Ａ１−２０５Ａ４，２０５Ａ１−２
０５Ｂ４と、前記第１乃至第８データ貯蔵器２０５Ａ１
−２０５Ａ４，２０５Ｂ１−２０５Ｂ４中において一つ
を選択してそのデータを出力する第５乃至第８マルチプ
レクサ２０６Ａ−２０６Ｂと、前記第５乃至第８マルチ
プレクサ２０６Ａ−２０６Ｂから出力されるデータを加
算する第１及び第２加算器２０７Ａ，２０７Ｂと 前記
第１及び第２加算器２０７Ａ，２０７Ｂから出力される
加算結果データを更に加算する第３加算器２０７Ｃと、
前記第３加算器２０７Ｃから出力されるデータを各々貯
蔵する第９乃至第１２データ貯蔵器２０８Ａ−２０８Ｄ
と、前記第９乃至第１２データ貯蔵器２０８Ａ−２０８
Ｄから出力されるデータを加算する第４及び第５加算器
２０９Ａ，２０９Ｂと、前記第４及び第５加算器２０９
Ａ，２０９Ｂから出力される加算結果データを更に加算
する第６加算器２０９Ｃと、前記第６加算器２０９Ｃか
ら出力されるデータを望むビット数以下のビット値が１
であれば四捨五入（roundーoff）するラウンドオフ器２
１０にて構成される。
ィルタのフィルタ演算部の構成を示すブロック図が図示
される。本発明による有限インパルス応答フィルタのフ
ィルタ演算部は、データの入力を受けシフトする第１乃
至第４シフトレジスタ２０１Ａ−２０１Ｄと、前記第１
乃至第４シフトレジスタ２０１Ａ−２０１Ｄにおいて各
々一つのデータを選択する第１乃至第４のマルチプレク
サ２０２Ａ−２０２Ｄと、前記フィルタのタップ係数を
貯蔵するタップ係数発生部２０３と、前記第１乃至第４
のマルチプレクサ２０２Ａ−２０２Ｄにおいて選択され
たデータを前記タップ係数発生部２０３のタップ係数と
乗算する第１乗算器乃至第４乗算器２０４Ａ−２０４Ｄ
と、前記第１乗算器乃至第４乗算器２０４Ａ−２０４Ｄ
から出力される乗算結果をを各々貯蔵する第１乃至第８
データ貯蔵器２０５Ａ１−２０５Ａ４，２０５Ａ１−２
０５Ｂ４と、前記第１乃至第８データ貯蔵器２０５Ａ１
−２０５Ａ４，２０５Ｂ１−２０５Ｂ４中において一つ
を選択してそのデータを出力する第５乃至第８マルチプ
レクサ２０６Ａ−２０６Ｂと、前記第５乃至第８マルチ
プレクサ２０６Ａ−２０６Ｂから出力されるデータを加
算する第１及び第２加算器２０７Ａ，２０７Ｂと 前記
第１及び第２加算器２０７Ａ，２０７Ｂから出力される
加算結果データを更に加算する第３加算器２０７Ｃと、
前記第３加算器２０７Ｃから出力されるデータを各々貯
蔵する第９乃至第１２データ貯蔵器２０８Ａ−２０８Ｄ
と、前記第９乃至第１２データ貯蔵器２０８Ａ−２０８
Ｄから出力されるデータを加算する第４及び第５加算器
２０９Ａ，２０９Ｂと、前記第４及び第５加算器２０９
Ａ，２０９Ｂから出力される加算結果データを更に加算
する第６加算器２０９Ｃと、前記第６加算器２０９Ｃか
ら出力されるデータを望むビット数以下のビット値が１
であれば四捨五入（roundーoff）するラウンドオフ器２
１０にて構成される。
【００２７】図４に本発明に適用されるシフトレジスタ
に貯蔵されたデータの状態が図示され、図５は本発明に
適用されるタップ係数の１実施の形態である。図５から
判るように、３１個のタップ中において中央タップをは
じめとした１５個のタップ係数は０である。従って、こ
れら１５個のタップは時間遅延の役割だけを遂行するの
みであり、出力値の計算には使用されない。すなわち、
フィルタの現在の出力値は残り１６個のタップに入って
いる値等によって決定される。中央タップを基準として
左右のタップ等は相互反対の符号であり、その絶対値は
同一であり、下側と上側フィルタ係数は相互反対符号を
有する。
に貯蔵されたデータの状態が図示され、図５は本発明に
適用されるタップ係数の１実施の形態である。図５から
判るように、３１個のタップ中において中央タップをは
じめとした１５個のタップ係数は０である。従って、こ
れら１５個のタップは時間遅延の役割だけを遂行するの
みであり、出力値の計算には使用されない。すなわち、
フィルタの現在の出力値は残り１６個のタップに入って
いる値等によって決定される。中央タップを基準として
左右のタップ等は相互反対の符号であり、その絶対値は
同一であり、下側と上側フィルタ係数は相互反対符号を
有する。
【００２８】図６に本発明によるフィルタ演算部のタイ
ミング図が図示される。図３に示すシフトレジスタ２０
１Ａ−２０１Ｄに貯蔵されるデータは、選択信号として
使用される入力制御信号ｍｕｘ−ｓｅ１０，ｍｕｘ−ｓ
ｅ１１の値に従ってマルチプレクサ２０２Ａ−２０２Ｄ
によって選択され乗算器２０４Ａ−２０４Ｄに印加され
る。すなわち、第１シフトレジスタ２０１ＡにおいてＤ
25，Ｄ27，Ｄ29，Ｄ31が順次選択され、第２シフトレジ
スタ２０１ＢにおいてＤ17，Ｄ219，Ｄ21，Ｄ23が順次
選択され、第３シフトレジスタ２０１ＣにおいてＤ9，
Ｄ11，Ｄ13，Ｄ15が順次選択され、第４シフトレジスタ
２０１ＤにおいてＤ1，Ｄ3，Ｄ5，Ｄ7が順次選択され
る。
ミング図が図示される。図３に示すシフトレジスタ２０
１Ａ−２０１Ｄに貯蔵されるデータは、選択信号として
使用される入力制御信号ｍｕｘ−ｓｅ１０，ｍｕｘ−ｓ
ｅ１１の値に従ってマルチプレクサ２０２Ａ−２０２Ｄ
によって選択され乗算器２０４Ａ−２０４Ｄに印加され
る。すなわち、第１シフトレジスタ２０１ＡにおいてＤ
25，Ｄ27，Ｄ29，Ｄ31が順次選択され、第２シフトレジ
スタ２０１ＢにおいてＤ17，Ｄ219，Ｄ21，Ｄ23が順次
選択され、第３シフトレジスタ２０１ＣにおいてＤ9，
Ｄ11，Ｄ13，Ｄ15が順次選択され、第４シフトレジスタ
２０１ＤにおいてＤ1，Ｄ3，Ｄ5，Ｄ7が順次選択され
る。
【００２９】ｍｕｘ−ｓｅ１０＝０，ｍｕｘ−ｓｅ１１
＝０（図６のｍ１期間）である時、マルチプレクサ２０
２Ａ−２０２ＤによってＤ1，Ｄ9，Ｄ17，Ｄ25が選択さ
れる。同時にタップ係数発生部２０３も入力制御信号ｍ
ｕｘ−ｓｅ１０，ｍｕｘ−ｓｅ１１によって各マルチプ
レクサ７１−７４においてタップ係数Ｈ1，Ｈ9，Ｈ17，
Ｈ25が選択され乗算器２０４Ａ−２０４Ｄに印加され
る。
＝０（図６のｍ１期間）である時、マルチプレクサ２０
２Ａ−２０２ＤによってＤ1，Ｄ9，Ｄ17，Ｄ25が選択さ
れる。同時にタップ係数発生部２０３も入力制御信号ｍ
ｕｘ−ｓｅ１０，ｍｕｘ−ｓｅ１１によって各マルチプ
レクサ７１−７４においてタップ係数Ｈ1，Ｈ9，Ｈ17，
Ｈ25が選択され乗算器２０４Ａ−２０４Ｄに印加され
る。
【００３０】図７に本発明によるタップ係数発生部の構
成を示すブロック図が図示される。４個のマルチプレク
サ７１−７４の入力端子に４個のタップ係数が印加され
る。図５から判るように、偶数タップ係数は“０”であ
り、時間遅延の役割だけを成す。従って、図７において
各マルチプレクサ７１−７４の入力端子に印加されるタ
ップ係数はその値が“０”である偶数タップ係数を除外
し、奇数タップ係数を順序よくインデックスを付けたも
のである。入力制御信号ｍｕｘ−ｓｅ１０，ｍｕｘ−ｓ
ｅ１１が各マルチプレクサ７１−７４に印加され、その
値に従って４個のタップ係数中において一つのタップ係
数が選択され出力される。選択されたデータＤ1，Ｄ9，
Ｄ17，Ｄ25とタップ係数Ｈ1，Ｈ9，Ｈ17，Ｈ25が乗算器
２０４Ａ−２０４Ｄにおいて乗算される。乗算結果Ｈ1
Ｄ1，Ｈ9Ｄ9，Ｈ17Ｄ17，Ｈ25Ｄ25は第２クロックｃｌ
ｋ２の第１パルスＰ１の下降エッジにおいて第１，３，
５，７データ貯蔵器２０５Ａ１，２０５Ｂ１，２０５Ｃ
１，２０５Ｄ１に貯蔵される。
成を示すブロック図が図示される。４個のマルチプレク
サ７１−７４の入力端子に４個のタップ係数が印加され
る。図５から判るように、偶数タップ係数は“０”であ
り、時間遅延の役割だけを成す。従って、図７において
各マルチプレクサ７１−７４の入力端子に印加されるタ
ップ係数はその値が“０”である偶数タップ係数を除外
し、奇数タップ係数を順序よくインデックスを付けたも
のである。入力制御信号ｍｕｘ−ｓｅ１０，ｍｕｘ−ｓ
ｅ１１が各マルチプレクサ７１−７４に印加され、その
値に従って４個のタップ係数中において一つのタップ係
数が選択され出力される。選択されたデータＤ1，Ｄ9，
Ｄ17，Ｄ25とタップ係数Ｈ1，Ｈ9，Ｈ17，Ｈ25が乗算器
２０４Ａ−２０４Ｄにおいて乗算される。乗算結果Ｈ1
Ｄ1，Ｈ9Ｄ9，Ｈ17Ｄ17，Ｈ25Ｄ25は第２クロックｃｌ
ｋ２の第１パルスＰ１の下降エッジにおいて第１，３，
５，７データ貯蔵器２０５Ａ１，２０５Ｂ１，２０５Ｃ
１，２０５Ｄ１に貯蔵される。
【００３１】引き続いて、ｍｕｘ−ｓｅ１０＝０，ｍｕ
ｘ−ｓｅ１１＝１（図６のｍ２期間）である時、マルチ
プレクサ２０２Ａ−２０２ＤによってＤ3，Ｄ11，
Ｄ19，Ｄ2 7が選択される。同時にタップ係数発生部２０
３も入力制御信号ｍｕｘ−ｓｅ１０，ｍｕｘ−ｓｅ１１
によって各マルチプレクサ７１−７４においてタップ係
数Ｈ3，Ｈ11，Ｈ19，Ｈ27が選択され、乗算器２０４Ａ
−２０４Ｄに印加される。選択されたデータＤ3，
Ｄ11，Ｄ19，Ｄ27とタップ係数Ｈ3，Ｈ11，Ｈ19，Ｈ27
が乗算器２０４Ａ−２０４Ｄにおいて乗算される。乗算
結果Ｈ3Ｄ3，Ｈ11Ｄ11，Ｈ19Ｄ19，Ｈ27Ｄ27は第２クロ
ックｃｌｋ２の第２パルスＰ２の上昇エッジにおいて第
２，４，６，８データ貯蔵器２０５Ａ２，２０５Ｂ２，
２０５Ｃ２，２０５Ｄ２に貯蔵される。
ｘ−ｓｅ１１＝１（図６のｍ２期間）である時、マルチ
プレクサ２０２Ａ−２０２ＤによってＤ3，Ｄ11，
Ｄ19，Ｄ2 7が選択される。同時にタップ係数発生部２０
３も入力制御信号ｍｕｘ−ｓｅ１０，ｍｕｘ−ｓｅ１１
によって各マルチプレクサ７１−７４においてタップ係
数Ｈ3，Ｈ11，Ｈ19，Ｈ27が選択され、乗算器２０４Ａ
−２０４Ｄに印加される。選択されたデータＤ3，
Ｄ11，Ｄ19，Ｄ27とタップ係数Ｈ3，Ｈ11，Ｈ19，Ｈ27
が乗算器２０４Ａ−２０４Ｄにおいて乗算される。乗算
結果Ｈ3Ｄ3，Ｈ11Ｄ11，Ｈ19Ｄ19，Ｈ27Ｄ27は第２クロ
ックｃｌｋ２の第２パルスＰ２の上昇エッジにおいて第
２，４，６，８データ貯蔵器２０５Ａ２，２０５Ｂ２，
２０５Ｃ２，２０５Ｄ２に貯蔵される。
【００３２】ｍｕｘ−ｓｅ１０＝１，ｍｕｘ−ｓｅ１１
＝０（図６のｍ３期間）である時、マルチプレクサ２０
２Ａ−２０２ＤによってＤ5，Ｄ13，Ｄ21，Ｄ29が選択
される。同時にタップ係数発生部２０３も入力制御信号
ｍｕｘ−ｓｅ１０，ｍｕｘ−ｓｅ１１によって各マルチ
プレクサ７１−７４においてタップ係数Ｈ5，Ｈ13，Ｈ
21，Ｈ29が選択され、乗算器２０４Ａ−２０４Ｄに印加
される。選択されたデータＤ5，Ｄ13，Ｄ21，Ｄ29とタ
ップ係数Ｈ5，Ｈ13，Ｈ21，Ｈ29が乗算器２０４Ａ−２
０４Ｄにおいて乗算される。乗算結果Ｈ5Ｄ5，Ｈ
13Ｄ13，Ｈ21Ｄ21，Ｈ29Ｄ29は第２クロックｃｌｋ２の
第２パルスＰ２の下降エッジにおいて第１，３，５，７
データ貯蔵器２０５Ａ１，２０５Ｂ１．２０５Ｃ１，２
０５Ｄ１に貯蔵される。
＝０（図６のｍ３期間）である時、マルチプレクサ２０
２Ａ−２０２ＤによってＤ5，Ｄ13，Ｄ21，Ｄ29が選択
される。同時にタップ係数発生部２０３も入力制御信号
ｍｕｘ−ｓｅ１０，ｍｕｘ−ｓｅ１１によって各マルチ
プレクサ７１−７４においてタップ係数Ｈ5，Ｈ13，Ｈ
21，Ｈ29が選択され、乗算器２０４Ａ−２０４Ｄに印加
される。選択されたデータＤ5，Ｄ13，Ｄ21，Ｄ29とタ
ップ係数Ｈ5，Ｈ13，Ｈ21，Ｈ29が乗算器２０４Ａ−２
０４Ｄにおいて乗算される。乗算結果Ｈ5Ｄ5，Ｈ
13Ｄ13，Ｈ21Ｄ21，Ｈ29Ｄ29は第２クロックｃｌｋ２の
第２パルスＰ２の下降エッジにおいて第１，３，５，７
データ貯蔵器２０５Ａ１，２０５Ｂ１．２０５Ｃ１，２
０５Ｄ１に貯蔵される。
【００３３】一方、第２クロックｃｌｋ２の第１パルス
Ｐ１の下降エッジにおいて第１，３，５，７データ貯蔵
器２０５Ａ１，２０５Ｂ１，２０５Ｃ１，２０５Ｄ１に
貯蔵された乗算結果Ｈ1Ｄ1，Ｈ9Ｄ9，Ｈ17Ｄ17，Ｈ25Ｄ
25は第２クロックｃｌｋ２の第２パルスＰ２の下降エッ
ジにおいて出力される。出力された乗算結果Ｈ1Ｄ1，Ｈ
9Ｄ9，Ｈ17Ｄ17，Ｈ25Ｄ25は第５乃至第８マルチプレク
サ２０６Ａ−２０６Ｂによって選択され第１加算器２０
７Ａと第２加算器２０７Ｂにおいて加算され、第３加算
器２０７Ｃにおいて第１加算器２０７Ａの加算結果Ｈ1
Ｄ1＋Ｈ9Ｄ9と第２加算器２０７Ｂの加算結果Ｈ17Ｄ17
＋Ｈ25Ｄ25が更に加算され、Ｈ1Ｄ1＋Ｈ9Ｄ9＋Ｈ17Ｄ17
＋Ｈ25Ｄ25が出力される。該加算結果Ｈ1Ｄ1＋Ｈ9Ｄ9＋
Ｈ17Ｄ17＋Ｈ25Ｄ25が時分割制御信号ＤＦＦ−ｅｎ２の
パルスＰ１の上昇エッジにおいて第９データ貯蔵器２０
８Ａに貯蔵される。
Ｐ１の下降エッジにおいて第１，３，５，７データ貯蔵
器２０５Ａ１，２０５Ｂ１，２０５Ｃ１，２０５Ｄ１に
貯蔵された乗算結果Ｈ1Ｄ1，Ｈ9Ｄ9，Ｈ17Ｄ17，Ｈ25Ｄ
25は第２クロックｃｌｋ２の第２パルスＰ２の下降エッ
ジにおいて出力される。出力された乗算結果Ｈ1Ｄ1，Ｈ
9Ｄ9，Ｈ17Ｄ17，Ｈ25Ｄ25は第５乃至第８マルチプレク
サ２０６Ａ−２０６Ｂによって選択され第１加算器２０
７Ａと第２加算器２０７Ｂにおいて加算され、第３加算
器２０７Ｃにおいて第１加算器２０７Ａの加算結果Ｈ1
Ｄ1＋Ｈ9Ｄ9と第２加算器２０７Ｂの加算結果Ｈ17Ｄ17
＋Ｈ25Ｄ25が更に加算され、Ｈ1Ｄ1＋Ｈ9Ｄ9＋Ｈ17Ｄ17
＋Ｈ25Ｄ25が出力される。該加算結果Ｈ1Ｄ1＋Ｈ9Ｄ9＋
Ｈ17Ｄ17＋Ｈ25Ｄ25が時分割制御信号ＤＦＦ−ｅｎ２の
パルスＰ１の上昇エッジにおいて第９データ貯蔵器２０
８Ａに貯蔵される。
【００３４】ｍｕｘ−ｓｅ１０＝１，ｍｕｘ−ｓｅ１１
＝１（図６のｍ４期間）である時、マルチプレクサ２０
２Ａ−２０２ＤによってＤ7，Ｄ15，Ｄ23，Ｄ31が選択
される。同時にタップ係数発生部２０３も入力制御信号
ｍｕｘ−ｓｅ１０，ｍｕｘ−ｓｅ１１によって各マルチ
プレクサ７１−７４においてタップ係数Ｈ7，Ｈ15，Ｈ
23，Ｈ31が選択され、乗算器２０４Ａ−２０４Ｄに印加
される。選択されたデータＤ7，Ｄ15，Ｄ23，Ｄ31とタ
ップ係数Ｈ7，Ｈ15,Ｈ23，Ｈ31が乗算器２０４Ａ−２０
４Ｄにおいて乗算される。乗算結果Ｈ7Ｄ7，Ｈ15Ｄ15，
Ｈ23Ｄ23，Ｈ31Ｄ31は第２クロックｃｌｋ２の第３パル
スＰ３の上昇エッジにおいて第２，４，６，８データ貯
蔵器２０５Ａ２，２０５Ｂ２，２０５Ｃ２，２０５Ｄ２
に貯蔵される。
＝１（図６のｍ４期間）である時、マルチプレクサ２０
２Ａ−２０２ＤによってＤ7，Ｄ15，Ｄ23，Ｄ31が選択
される。同時にタップ係数発生部２０３も入力制御信号
ｍｕｘ−ｓｅ１０，ｍｕｘ−ｓｅ１１によって各マルチ
プレクサ７１−７４においてタップ係数Ｈ7，Ｈ15，Ｈ
23，Ｈ31が選択され、乗算器２０４Ａ−２０４Ｄに印加
される。選択されたデータＤ7，Ｄ15，Ｄ23，Ｄ31とタ
ップ係数Ｈ7，Ｈ15,Ｈ23，Ｈ31が乗算器２０４Ａ−２０
４Ｄにおいて乗算される。乗算結果Ｈ7Ｄ7，Ｈ15Ｄ15，
Ｈ23Ｄ23，Ｈ31Ｄ31は第２クロックｃｌｋ２の第３パル
スＰ３の上昇エッジにおいて第２，４，６，８データ貯
蔵器２０５Ａ２，２０５Ｂ２，２０５Ｃ２，２０５Ｄ２
に貯蔵される。
【００３５】一方、第２クロックｃｌｋ２の第２パルス
Ｐ２の上昇エッジにおいて第２，４，６，８データ貯蔵
器２０５Ａ２，２０５Ｂ２，２０５Ｃ２，２０５Ｄ２に
貯蔵された乗算結果Ｈ3Ｄ3，Ｈ11Ｄ11，Ｈ19Ｄ19，Ｈ27
Ｄ27は第２クロックｃｌｋ２の第３パルスＰ３の上昇エ
ッジにおいて出力される。出力された乗算結果Ｈ3Ｄ3，
Ｈ11Ｄ11，Ｈ19Ｄ19，Ｈ27Ｄ27は第５乃至第８マルチプ
レクサ２０６Ａ−２０６Ｂによって選択されて第１加算
器２０７Ａと第２加算器２０７Ｂにおいて加算され、第
３加算器２０７Ｃにおいて第１加算器２０７Ａの加算結
果Ｈ3Ｄ3＋Ｈ11Ｄ11と第２加算器２０７Ｂの加算結果Ｈ
19Ｄ19＋Ｈ27Ｄ27が更に加算され、Ｈ3Ｄ3，Ｈ11Ｄ11，
Ｈ17Ｄ17，Ｈ25Ｄ25が出力される。該加算結果Ｈ3Ｄ3＋
Ｈ11Ｄ1 1＋Ｈ17Ｄ17＋Ｈ25Ｄ25が時分割制御信号ＤＦＦ
−ｅｎ３のパルスＰ１の上昇エッジにおいて第１０デー
タ貯蔵器２０８Ｂに貯蔵される。
Ｐ２の上昇エッジにおいて第２，４，６，８データ貯蔵
器２０５Ａ２，２０５Ｂ２，２０５Ｃ２，２０５Ｄ２に
貯蔵された乗算結果Ｈ3Ｄ3，Ｈ11Ｄ11，Ｈ19Ｄ19，Ｈ27
Ｄ27は第２クロックｃｌｋ２の第３パルスＰ３の上昇エ
ッジにおいて出力される。出力された乗算結果Ｈ3Ｄ3，
Ｈ11Ｄ11，Ｈ19Ｄ19，Ｈ27Ｄ27は第５乃至第８マルチプ
レクサ２０６Ａ−２０６Ｂによって選択されて第１加算
器２０７Ａと第２加算器２０７Ｂにおいて加算され、第
３加算器２０７Ｃにおいて第１加算器２０７Ａの加算結
果Ｈ3Ｄ3＋Ｈ11Ｄ11と第２加算器２０７Ｂの加算結果Ｈ
19Ｄ19＋Ｈ27Ｄ27が更に加算され、Ｈ3Ｄ3，Ｈ11Ｄ11，
Ｈ17Ｄ17，Ｈ25Ｄ25が出力される。該加算結果Ｈ3Ｄ3＋
Ｈ11Ｄ1 1＋Ｈ17Ｄ17＋Ｈ25Ｄ25が時分割制御信号ＤＦＦ
−ｅｎ３のパルスＰ１の上昇エッジにおいて第１０デー
タ貯蔵器２０８Ｂに貯蔵される。
【００３６】ｍｕｘ−ｓｅ１０＝１，ｍｕｘ−ｓｅ１１
＝０（図６のｃｌｋ２＝ｐ３，ｍ１期間）である時、次
のデータに対して前記過程（図６のｃｌｋ２＝Ｐ１，ｍ
１期間）が反復され乗算結果Ｈ1Ｄ1，Ｈ9Ｄ9，Ｈ
17Ｄ17，Ｈ25Ｄ25は第２クロックｃｌｋ２の第３パルス
Ｐ３の下降エッジにおいて第１，３，５，７データ貯蔵
器２０５Ａ１，２０５Ｂ１，２０５Ｃ１，２０５Ｄ１に
貯蔵される。第２クロックｃｌｋ２の第２パルスＰ２の
下降エッジにおいて第１，３，５，７データ貯蔵器２０
５Ａ１，２０５Ｂ１，２０５Ｃ１，２０５Ｄ１に貯蔵さ
れた乗算結果Ｈ5Ｄ5，Ｈ13Ｄ13，Ｈ21Ｄ21，Ｈ29Ｄ29は
第２クロックｃｌｋ２の第３パルスＰ３の下降エッジに
おいて第１，３，５，７データ貯蔵器２０５Ａ１，２０
５Ｂ１，２０５Ｃ１，２０５Ｄ１から出力される。出力
された乗算結果Ｈ5Ｄ5，Ｈ13Ｄ13，Ｈ21Ｄ21，Ｈ29Ｄ29
は第５乃至第８マルチプレクサ２０６Ａ−２０６Ｄによ
って選択され、第１加算器２０７Ａと第２加算器２０７
Ｂにおいて加算され、第３加算器２０７Ｃにおいて第１
加算器２０７Ａの加算結果Ｈ5Ｄ5＋Ｈ13Ｄ13と第２加算
器２０７Ｂの加算結果Ｈ21Ｄ21＋Ｈ29Ｄ29が更に加算さ
れ、Ｈ5Ｄ5，Ｈ13Ｄ13，Ｈ21Ｄ21，Ｈ29Ｄ29が出力され
る。該加算結果Ｈ5Ｄ5，Ｈ13Ｄ1 3，Ｈ21Ｄ21，Ｈ29Ｄ29
が時分割制御信号ＤＦＦ−ｅｎ４のパルスＰ１の上昇エ
ッジにおいて第１１データ貯蔵器２０８Ｃに貯蔵され
る。
＝０（図６のｃｌｋ２＝ｐ３，ｍ１期間）である時、次
のデータに対して前記過程（図６のｃｌｋ２＝Ｐ１，ｍ
１期間）が反復され乗算結果Ｈ1Ｄ1，Ｈ9Ｄ9，Ｈ
17Ｄ17，Ｈ25Ｄ25は第２クロックｃｌｋ２の第３パルス
Ｐ３の下降エッジにおいて第１，３，５，７データ貯蔵
器２０５Ａ１，２０５Ｂ１，２０５Ｃ１，２０５Ｄ１に
貯蔵される。第２クロックｃｌｋ２の第２パルスＰ２の
下降エッジにおいて第１，３，５，７データ貯蔵器２０
５Ａ１，２０５Ｂ１，２０５Ｃ１，２０５Ｄ１に貯蔵さ
れた乗算結果Ｈ5Ｄ5，Ｈ13Ｄ13，Ｈ21Ｄ21，Ｈ29Ｄ29は
第２クロックｃｌｋ２の第３パルスＰ３の下降エッジに
おいて第１，３，５，７データ貯蔵器２０５Ａ１，２０
５Ｂ１，２０５Ｃ１，２０５Ｄ１から出力される。出力
された乗算結果Ｈ5Ｄ5，Ｈ13Ｄ13，Ｈ21Ｄ21，Ｈ29Ｄ29
は第５乃至第８マルチプレクサ２０６Ａ−２０６Ｄによ
って選択され、第１加算器２０７Ａと第２加算器２０７
Ｂにおいて加算され、第３加算器２０７Ｃにおいて第１
加算器２０７Ａの加算結果Ｈ5Ｄ5＋Ｈ13Ｄ13と第２加算
器２０７Ｂの加算結果Ｈ21Ｄ21＋Ｈ29Ｄ29が更に加算さ
れ、Ｈ5Ｄ5，Ｈ13Ｄ13，Ｈ21Ｄ21，Ｈ29Ｄ29が出力され
る。該加算結果Ｈ5Ｄ5，Ｈ13Ｄ1 3，Ｈ21Ｄ21，Ｈ29Ｄ29
が時分割制御信号ＤＦＦ−ｅｎ４のパルスＰ１の上昇エ
ッジにおいて第１１データ貯蔵器２０８Ｃに貯蔵され
る。
【００３７】ｍｕｘ−ｓｅ１０＝０，ｍｕｘ−ｓｅ１１
＝１（図６のｃｌｋ２＝Ｐ３とＰ４間、ｍ２期間）であ
る時、次のデータに対して前記過程（図６のｃｌｋ２＝
Ｐ１とＰ２間、ｍ２期間）が反復され、乗算結果Ｈ
3Ｄ3，Ｈ11Ｄ11，Ｈ19Ｄ19，Ｈ27Ｄ27は第２クロックｃ
ｌｋ２の第４パルスＰ４の上昇エッジにおいて第２，
４，６，８データ貯蔵器２０５Ａ２，２０５Ｂ２，２０
５Ｃ２，２０５Ｄ２に貯蔵される。第２クロックｃｌｋ
２の第３パルスＰ３の上昇エッジにおいて第２，４，
６，８データ貯蔵器２０６５Ａ２，２０５Ｂ２，２０５
Ｃ２，２０５Ｄ２に貯蔵された乗算結果Ｈ7Ｄ7，Ｈ15Ｄ
15，Ｈ23Ｄ23，Ｈ31Ｄ31は第２クロックｃｌｋ２の第４
パルスＰ４の上昇エッジにおいて第２，４，６，８デー
タ貯蔵器２０５Ａ２，２０５Ｂ２，２０５Ｃ２，２０５
Ｄ２から出力される。出力された乗算結果Ｈ7Ｄ7，Ｈ15
Ｄ15，Ｈ23Ｄ23，Ｈ31Ｄ31は第５乃至第８マルチプレク
サ２０６Ａ−２０６Ｄによって選択され、第１加算器と
第２加算器２０７Ｂにおいて加算され、第３加算器２０
７Ｃにおいて第１加算器２０７Ａの加算結果Ｈ7Ｄ7＋Ｈ
15Ｄ15と第２加算器２０７Ｂの加算結果Ｈ23Ｄ23＋Ｈ31
Ｄ31が更に加算されＨ7Ｄ7＋Ｈ15Ｄ15＋Ｈ23Ｄ23＋Ｈ31
Ｄ31が出力される。該加算結果Ｈ7Ｄ7＋Ｈ15Ｄ15＋Ｈ23
Ｄ23＋Ｈ31Ｄ31が時分割制御信号ＤＦＦ−ｅｎ１のパル
スＰ２の上昇エッジにおいて第１２データ貯蔵器２０８
Ｄに貯蔵される。
＝１（図６のｃｌｋ２＝Ｐ３とＰ４間、ｍ２期間）であ
る時、次のデータに対して前記過程（図６のｃｌｋ２＝
Ｐ１とＰ２間、ｍ２期間）が反復され、乗算結果Ｈ
3Ｄ3，Ｈ11Ｄ11，Ｈ19Ｄ19，Ｈ27Ｄ27は第２クロックｃ
ｌｋ２の第４パルスＰ４の上昇エッジにおいて第２，
４，６，８データ貯蔵器２０５Ａ２，２０５Ｂ２，２０
５Ｃ２，２０５Ｄ２に貯蔵される。第２クロックｃｌｋ
２の第３パルスＰ３の上昇エッジにおいて第２，４，
６，８データ貯蔵器２０６５Ａ２，２０５Ｂ２，２０５
Ｃ２，２０５Ｄ２に貯蔵された乗算結果Ｈ7Ｄ7，Ｈ15Ｄ
15，Ｈ23Ｄ23，Ｈ31Ｄ31は第２クロックｃｌｋ２の第４
パルスＰ４の上昇エッジにおいて第２，４，６，８デー
タ貯蔵器２０５Ａ２，２０５Ｂ２，２０５Ｃ２，２０５
Ｄ２から出力される。出力された乗算結果Ｈ7Ｄ7，Ｈ15
Ｄ15，Ｈ23Ｄ23，Ｈ31Ｄ31は第５乃至第８マルチプレク
サ２０６Ａ−２０６Ｄによって選択され、第１加算器と
第２加算器２０７Ｂにおいて加算され、第３加算器２０
７Ｃにおいて第１加算器２０７Ａの加算結果Ｈ7Ｄ7＋Ｈ
15Ｄ15と第２加算器２０７Ｂの加算結果Ｈ23Ｄ23＋Ｈ31
Ｄ31が更に加算されＨ7Ｄ7＋Ｈ15Ｄ15＋Ｈ23Ｄ23＋Ｈ31
Ｄ31が出力される。該加算結果Ｈ7Ｄ7＋Ｈ15Ｄ15＋Ｈ23
Ｄ23＋Ｈ31Ｄ31が時分割制御信号ＤＦＦ−ｅｎ１のパル
スＰ２の上昇エッジにおいて第１２データ貯蔵器２０８
Ｄに貯蔵される。
【００３８】このような方法にて４回にわたって全ての
タップに対する加算が終り、各々のＤフリップフロップ
２０８Ａ−２０８Ｄに貯蔵させれば、最後に全てのタッ
プに対して加算部２０９において加算して９０°遷移さ
れた値Ｑoutを得ることができる。すなわち、このよう
に第９乃至第１２データ貯蔵器２０８Ａ−２０８Ｄに貯
蔵されたデータは第２クロックｃｌｋ２の第４パルスＰ
４の上昇エッジにおいて第４加算器２０９Ａと第５加算
器２０９Ｂにおいて加算され、第６加算器２０９Ｃにお
いて第４加算器２０９Ａの加算結果Ｈ1Ｄ1＋Ｈ9Ｄ9＋Ｈ
17Ｄ17＋Ｈ25Ｄ25＋Ｈ3Ｄ3＋Ｈ11Ｄ11＋Ｈ17Ｄ17＋Ｈ25
Ｄ25と第５加算器２０９Ｂの加算結果Ｈ5Ｄ5＋Ｈ13Ｄ13
＋Ｈ21Ｄ21＋Ｈ29Ｄ29＋Ｈ7Ｄ7＋Ｈ15Ｄ15＋Ｈ23Ｄ23＋
Ｈ31Ｄ31が更に加算され、Ｈ1Ｄ1＋Ｈ3Ｄ3＋Ｈ5Ｄ5＋Ｈ
7Ｄ7＋Ｈ9Ｄ9＋Ｈ11Ｄ11＋Ｈ13Ｄ13＋Ｈ15Ｄ15＋Ｈ17Ｄ
17＋Ｈ19Ｄ19Ｈ21Ｄ21＋Ｈ23Ｄ23＋Ｈ25Ｄ25＋Ｈ27Ｄ27
＋Ｈ29Ｄ29＋Ｈ31Ｄ31がラウンドオフ器２１０に出力さ
れる。
タップに対する加算が終り、各々のＤフリップフロップ
２０８Ａ−２０８Ｄに貯蔵させれば、最後に全てのタッ
プに対して加算部２０９において加算して９０°遷移さ
れた値Ｑoutを得ることができる。すなわち、このよう
に第９乃至第１２データ貯蔵器２０８Ａ−２０８Ｄに貯
蔵されたデータは第２クロックｃｌｋ２の第４パルスＰ
４の上昇エッジにおいて第４加算器２０９Ａと第５加算
器２０９Ｂにおいて加算され、第６加算器２０９Ｃにお
いて第４加算器２０９Ａの加算結果Ｈ1Ｄ1＋Ｈ9Ｄ9＋Ｈ
17Ｄ17＋Ｈ25Ｄ25＋Ｈ3Ｄ3＋Ｈ11Ｄ11＋Ｈ17Ｄ17＋Ｈ25
Ｄ25と第５加算器２０９Ｂの加算結果Ｈ5Ｄ5＋Ｈ13Ｄ13
＋Ｈ21Ｄ21＋Ｈ29Ｄ29＋Ｈ7Ｄ7＋Ｈ15Ｄ15＋Ｈ23Ｄ23＋
Ｈ31Ｄ31が更に加算され、Ｈ1Ｄ1＋Ｈ3Ｄ3＋Ｈ5Ｄ5＋Ｈ
7Ｄ7＋Ｈ9Ｄ9＋Ｈ11Ｄ11＋Ｈ13Ｄ13＋Ｈ15Ｄ15＋Ｈ17Ｄ
17＋Ｈ19Ｄ19Ｈ21Ｄ21＋Ｈ23Ｄ23＋Ｈ25Ｄ25＋Ｈ27Ｄ27
＋Ｈ29Ｄ29＋Ｈ31Ｄ31がラウンドオフ器２１０に出力さ
れる。
【００３９】
【発明の効果】以上において説明ように、本発明によれ
ば、従来の有限インパルス応答フィルタを成す乗算器数
字の１／４に該当する乗算器を使用して有限インパルス
応答フィルタを構成することにより、回路素子及びそれ
らを集積化したチップの大きさを減少させることができ
る。
ば、従来の有限インパルス応答フィルタを成す乗算器数
字の１／４に該当する乗算器を使用して有限インパルス
応答フィルタを構成することにより、回路素子及びそれ
らを集積化したチップの大きさを減少させることができ
る。
【図１】 本発明による非対称周波数応答特性を有する
有限インパルス応答フィルタの構成を示すブロック図で
ある。
有限インパルス応答フィルタの構成を示すブロック図で
ある。
【図２】 本発明による非対称周波数応答特性を有する
有限インパルス応答フィルタの制御信号変換部の構成を
示すブロック図である。
有限インパルス応答フィルタの制御信号変換部の構成を
示すブロック図である。
【図３】 本発明による非対称周波数応答特性を有する
有限インパルス応答フィルタのフィルタ演算部の構成を
示すブロック図である。
有限インパルス応答フィルタのフィルタ演算部の構成を
示すブロック図である。
【図４】 本発明に適用されるシフトレジスタに貯蔵さ
れたデータ状態の説明図である。
れたデータ状態の説明図である。
【図５】 本発明に適用されるタップ係数の１実施の形
態を示す説明図である。
態を示す説明図である。
【図６】 本発明による非対称周波数応答特性を有する
有限インパルス応答フィルタのタイミング図である。
有限インパルス応答フィルタのタイミング図である。
【図７】 本発明による非対称周波数応答特性を有する
有限インパルス応答フィルタのタップ係数発生部の構成
を示すブロック図である。
有限インパルス応答フィルタのタップ係数発生部の構成
を示すブロック図である。
２０１Ａ−２０１Ｄ 第１乃至第４シフトレジスタ ２０２Ａ−２０２Ｄ 第１乃至第４マルチプレクサ ２０３ タップ係数発生部 ２０４Ａ−２０４Ｄ 第１乃至第４乗算器 ２０５Ａ１−２０５Ｄ１，２０５Ａ２−２０５Ｄ２ デ
ータ貯蔵器 ２０６Ａ−２０６Ｄ 第５乃至第８マルチプレクサ ２０７Ａ−２０７Ｃ 第１乃至第３加算器 ２０８Ａ−２０８Ｄ データ貯蔵器 ２０９Ａ−２０９Ｃ 第４乃至第６加算器。
ータ貯蔵器 ２０６Ａ−２０６Ｄ 第５乃至第８マルチプレクサ ２０７Ａ−２０７Ｃ 第１乃至第３加算器 ２０８Ａ−２０８Ｄ データ貯蔵器 ２０９Ａ−２０９Ｃ 第４乃至第６加算器。
Claims (17)
- 【請求項１】 入力信号を９０°遷移させて出力する有
限インパルス応答フィルタにおいて、 基準クロックと前記基準クロックの２倍周波数を有する
第２クロックの入力を受け、互いに１／４周期遅延され
る多数の制御信号と、前記クロックと位相が反対となる
選択信号を発生させる制御信号発生部と、 データの入力を受けシフトする多数のシフトレジスタに
て構成されたシフトレジスタ部と、 前記シフトレジスタ部において各々データを選択する多
数のマルチプレクサにて構成された第１マルチプレクサ
部と、 前記フィルタのタップ係数を発生させるタップ係数発生
部と、 前記マルチプレクサ部において選択されたデータを前記
タップ係数発生部のタップ係数と乗算する多数の乗算器
にて構成された乗算部と、 前記乗算部において出力される乗算結果を各々貯蔵する
多数のデータ貯蔵器にて構成される第１データ貯蔵部
と、 前記第１データ貯蔵部のデータ貯蔵器中から一つを選択
してそのデータを出力する第２マルチプレクサ部と、 前記第２マルチプレクサ部から出力されるデータを加算
する第１加算部と、 前記第１加算部から出力されるデータを貯蔵する多数の
データ貯蔵器にて構成される第２データ貯蔵部と、 前記第２データ貯蔵部から出力されるデータを加算する
第２加算部とで構成されることを特徴とする非対称周波
数応答特性を有する有限インパルス応答フィルタ。 - 【請求項２】 前記シフトレジスタ部は、４個のＮービ
ット８タップシフトレジスタにて構成されることを特徴
とする請求項１記載の非対称周波数応答特性を有する有
限インパルス応答フィルタ。 - 【請求項３】 前記第１マルチプレクサ部は、前記制御
信号発生部の選択信号によって前記シフトレジスタ部に
おいて各々データを選択する多数のマルチプレクサにて
構成されることを特徴とする請求項１記載の非対称周波
数応答特性を有する有限インパルス応答フィルタ。 - 【請求項４】 前記タップ係数発生部は、前記制御信号
発生部の選択信号によって、前記第１マルチプレクサ部
の各マルチプレクサが選択した各データに対応されるタ
ップ係数を選択する４個のマルチプレクサにて構成され
ることを特徴とする請求項１記載の非対称周波数応答特
性を有する有限インパルス応答フィルタ。 - 【請求項５】 前記乗算部は、４個の乗算器にて構成さ
れることを特徴とする請求項１記載の非対称周波数応答
特性を有する有限インパルス応答フィルタ。 - 【請求項６】 前記乗算部の乗算器は、前記第１マルチ
プレクサ部の各マルチプレクサが選択するデータに対応
するタップ係数を、前記タップ係数発生器において入力
を受け乗算することを特徴とする請求項１記載の非対称
周波数応答特性を有する有限インパルス応答フィルタ。 - 【請求項７】 前記第１データ貯蔵部は、前記乗算部の
乗算器の数に２倍数のデータ貯蔵器にて構成されること
を特徴とする請求項１記載の非対称周波数応答特性を有
する有限インパルス応答フィルタ。 - 【請求項８】 前記第１データ貯蔵部は、前記乗算部の
各乗算器から出力される乗算結果を貯蔵する第１データ
貯蔵器等と、次の乗算結果を貯蔵する第２データ貯蔵器
等にて構成されることを特徴とする請求項１または７記
載の非対称周波数応答特性を有する有限インパルス応答
フィルタ。 - 【請求項９】 前記第１加算部は、前記第２マルチプレ
クサ部から出力されるデータを全て加算することを特徴
とする請求項１記載の非対称周波数応答特性を有する有
限インパルス応答フィルタ。 - 【請求項１０】 前記第２データ貯蔵部は、前記第１加
算部から出力されるデータを前記制御信号発生部から出
力される互いに１／４周期遅延される制御信号に従って
貯蔵する４個のデータ貯蔵器にて構成されることを特徴
とする請求項１記載の非対称周波数応答特性を有する有
限インパルス応答フィルタ。 - 【請求項１１】 前記第２加算部は、前記第２データ貯
蔵部のデータ貯蔵器等のデータを全て加算して出力する
ことを特徴とする請求項１記載の非対称周波数応答特性
を有する有限インパルス応答フィルタ。 - 【請求項１２】 前記第１マルチプレクサ部は、４個の
マルチプレクサにて構成され、前記マルチプレクサは、
前記Ｎービット８タップシフトレジスタにおいて奇数タ
ップに該当するデータを選択することを特徴とする請求
項１または２記載の非対称周波数応答特性を有する有限
インパルス応答フィルタ。 - 【請求項１３】 前記タップ係数発生部のマルチプレク
サは、“０”でないタップ係数のみを選択することを特
徴とする請求項４記載の非対称周波数応答特性を有する
有限インパルス応答フィルタ。 - 【請求項１４】 前記第１データ貯蔵部は、前記乗算部
の各乗算器から出力される乗算結果を貯蔵する第１デー
タ貯蔵器等と、次の乗算結果を貯蔵する第２データ貯蔵
器等にて構成されることを特徴とする請求項１または７
記載の非対称周波数応答特性を有する有限インパルス応
答フィルタ。 - 【請求項１５】 前記第２マルチプレクサ部は、前記基
準クロックを反転させた選択信号の値に従って前記第１
データ貯蔵部の第１データ貯蔵器等に貯蔵されたデータ
を選択するか、または、第２データ貯蔵器等に貯蔵され
たデータを選択する多数の２×１マルチプレクサにて構
成されることを特徴とする請求項８記載の非対称周波数
応答特性を有する有限インパルス応答フィルタ。 - 【請求項１６】 入力信号を９０°遷移させて出力する
有限インパルス応答フィルタにおいて、 基準クロックと前記基準クロックの２倍周波数を有する
第２クロックの入力を受けて互いに１／４周期遅延され
る多数の制御信号と、前記クロック等と位相が反対にな
る選択信号等を発生させる制御信号発生部と、 前記選択信号等によって前記入力信号等を４分割して選
択し、各々の選択において前記フィルタのタップ係数と
前記入力信号等を乗算して各々貯蔵し、前記貯蔵された
データ等を加算するフィルタ演算部とで構成されること
を特徴とする非対称周波数応答特性を有する有限インパ
ルス応答フィルタ。 - 【請求項１７】 前記フィルタ演算部は、前記１／４周
期遅延される制御信号が入力される毎に、前記フィルタ
のタップ係数と前記入力信号等を乗算した結果を各々異
なるデータ貯蔵器に貯蔵することを特徴とする請求項１
６記載の非対称周波数応答特性を有する有限インパルス
応答フィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028625A KR100249040B1 (ko) | 1997-06-28 | 1997-06-28 | 비대칭 주파수 응답 특성을 갖는 fir 필터 |
| KR1997-28625 | 1997-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131945A true JPH1131945A (ja) | 1999-02-02 |
Family
ID=19512004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10019363A Pending JPH1131945A (ja) | 1997-06-28 | 1998-01-30 | 非対称周波数応答特性を有する有限インパルス応答フィルタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6058407A (ja) |
| JP (1) | JPH1131945A (ja) |
| KR (1) | KR100249040B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4629508A3 (en) * | 2024-04-02 | 2026-02-18 | The Boeing Company | Horner form arbitrary coefficient multiplierless fir filter |
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| KR100362396B1 (ko) * | 2000-06-30 | 2002-11-23 | 삼성전자 주식회사 | 시분할 다중 방식을 이용한 판단 반송 등화기용 필터 |
| US6553398B2 (en) | 2000-09-20 | 2003-04-22 | Santel Networks, Inc. | Analog fir filter with parallel interleaved architecture |
| US6529926B1 (en) * | 2000-09-20 | 2003-03-04 | Santel Networks, Inc. | Analog discrete-time FIR filter |
| JP2002158561A (ja) * | 2000-11-20 | 2002-05-31 | Ando Electric Co Ltd | Ｆｉｒフィルタ及びそのデータ処理方法 |
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-
1997
- 1997-06-28 KR KR1019970028625A patent/KR100249040B1/ko not_active Expired - Fee Related
-
1998
- 1998-01-30 JP JP10019363A patent/JPH1131945A/ja active Pending
- 1998-02-26 US US09/031,453 patent/US6058407A/en not_active Expired - Fee Related
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| EP4629508A3 (en) * | 2024-04-02 | 2026-02-18 | The Boeing Company | Horner form arbitrary coefficient multiplierless fir filter |
Also Published As
| Publication number | Publication date |
|---|---|
| US6058407A (en) | 2000-05-02 |
| KR19990004501A (ko) | 1999-01-15 |
| KR100249040B1 (ko) | 2000-03-15 |
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