JPH113208A - エラスティック・ストア・メモリの障害検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を縮小可能なエラスティック・スト
ア・メモリの障害検出装置を提供することを目的とす
る。 【解決手段】 第１の２ポートＲＡＭ２及び第２の２ポ
ートＲＡＭ３へデータを書き込む際に、そのデータを第
１データレジスタ５及び第２データレジスタ６に保持す
るとともに、その書き込みアドレスもアドレスレジスタ
７に保持する。アドレスレジスタ７に保持されたアドレ
スに基づいて、第１データレジスタ５及び第２データレ
ジスタ６に保持したデータに対応するデータを第１の２
ポートＲＡＭ２及び第２の２ポートＲＡＭ３から読み出
す。そして、第１データレジスタ５に保持されているデ
ータと第１の２ポートＲＡＭ２から読み出したデータが
不一致の場合、あるいは、第２データレジスタ６に保持
されているデータと第２の２ポートＲＡＭ３から読み出
したデータが不一致の場合に、障害信号ＥＲＲを出力す
るよう構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エラスティック・
ストア・メモリの障害検出装置に関し、特に、データを
メモリに書き込む際にレジスタに保持した情報に基づい
てメモリの障害を検出するエラスティック・ストア・メ
モリの障害検出装置に関する。

【０００２】

【従来の技術】従来技術として、特開平６−２７４３１
３号公報には、以下に述べるエラスティック・ストア・
メモリの障害検出回路が開示されている。

【０００３】受信したシリアルデータをメモリに書き込
む際に、そのシリアルデータを８ビット単位あるいは２
のｎ乗ビット単位（ｎは自然数）でパラレルデータに変
換し、変換したパラレルデータ単位毎にパリティを生成
して、このパリティビットをレジスタに保持する。ま
た、メモリから読み出したシリアルデータを、書き込み
時と同様に、８ビット単位あるいは２のｎ乗ビット単位
にパラレルデータに変換し、このパラレルデータ単位毎
にパリティを生成する。そして、読み出し時に生成した
パリティとレジスタに保持された対応するパリティ情報
とを比較することにより、エラスティック・ストア・メ
モリの障害を検出している。

【０００４】

【発明が解決しようとする課題】上述の従来のエラステ
ィック・ストア・メモリの障害検出回路では、８ビット
単位あるいは２のｎ乗ビット単位にパラレル変換された
パラレルデータ単位毎に、パリティビットを保持するレ
ジスタが必要となる。このため、入力データを記憶する
メモリの容量が大きくなると、それに伴いパリティビッ
ト数も増大するので、パリティビットを保持するための
レジスタの容量を増大しなければならず、必要とされる
回路の規模が大きくなるという問題がある。なお、必要
なレジスタの容量を削減するためにパラレル変換された
パラレルデータのビット数を増やすことが考えられる
が、この場合には、シリアル／パラレル変換部及びパラ
レル／シリアル変換部の回路規模を大きくする必要があ
るという問題がある。

【０００５】本発明は、データをメモリに書き込む際に
そのデータをレジスタにも一時保持し、レジスタに保持
したデータに対応するデータをメモリから逐次読み出し
てレジスタに保持したデータと比較することによりメモ
リの障害を検知することによって、回路規模を縮小可能
なエラスティック・ストア・メモリの障害検出装置を提
供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、シリアルなデータを所定
周期でメモリに書き込むとともに該メモリから所要の位
相をもって読み出すエラスティック・ストア・メモリの
障害検出装置において、データを前記メモリへ書き込む
際に、前記メモリへの書き込みデータをレジスタに一時
保持する保持手段と、所要の周期毎に前記メモリに書き
込まれたデータを読み出して出力する読み出しサイクル
の間に、前記メモリから前記レジスタに保持されたデー
タに対応するデータを読み出して前記レジスタに保持さ
れたデータと比較する比較手段とを備え、該比較手段の
比較結果に基づき前記メモリの障害を検知する構成とし
てある。

【０００７】エラスティック・ストア・メモリは、シリ
アルなデータを所定周期でメモリに書き込むとともにメ
モリから所要の位相をもって読み出して、シリアルな出
力データを生成する。保持手段は、データをメモリへ書
き込む際に、メモリへの書き込みデータをレジスタに一
時保持する。比較手段は、所要の周期毎にメモリに書き
込まれたデータを読み出して出力する読み出しサイクル
の間に、レジスタに保持されたデータに対応するデータ
をメモリから読み出して前記レジスタに保持されたデー
タと比較を行う。メモリに障害が発生したときには、比
較手段において、レジスタに保持されていたデータとメ
モリから読み出したデータの不一致が発生する。

【０００８】この構成によれば、メモリへの書き込みデ
ータをレジスタに一時保持し、これを逐次読み出して比
較するので、シリアルなデータに対してレジスタを共用
することが可能になる。したがって、メモリの容量にか
かわらず、小容量のレジスタでメモリの障害検出がで
き、回路規模を縮小することが可能になる。

【０００９】請求項２にかかる発明では、シリアルなデ
ータを所定周期でメモリに書き込むとともに該メモリか
ら所要の位相をもって読み出すエラスティック・ストア
・メモリの障害検出装置において、データを前記メモリ
へ書き込む際に、前記メモリへの書き込みデータ及び書
き込みアドレスをレジスタに一時保持する保持手段と、
所要の周期毎に前記メモリに書き込まれたデータを読み
出して出力する読み出しサイクルの間に、前記メモリか
ら前記レジスタに保持されている書き込みアドレスに対
応するアドレスに書き込まれたデータを読み出す読出し
手段と、該読出し手段によって読み出したデータと前記
レジスタに保持されているデータを比較する比較手段と
を備え、該比較手段の比較結果に基づき前記メモリの障
害を検知する構成としてある。

【００１０】エラスティック・ストア・メモリは、シリ
アルなデータを所定周期でメモリに書き込むとともにメ
モリから所要の位相をもって読み出して、シリアルな出
力データを生成する。データをメモリへ書き込む際に、
保持手段は、メモリへの書き込みデータ及び書き込みア
ドレスをレジスタに一時保持する。読出し手段は、所要
の周期毎にメモリに書き込まれたデータを読み出して出
力する読み出しサイクルの間に、レジスタに保持されて
いる書き込みアドレスに対応するアドレスに書き込まれ
たデータをメモリから読み出す。比較手段は、読出し手
段によって読み出されたデータとレジスタに保持されて
いるデータを比較する。メモリに障害が発生したときに
は、比較手段において、レジスタに保持されていたデー
タとメモリから読み出したデータの不一致が発生する。

【００１１】この構成によっても、メモリへの書き込み
データをレジスタに一時保持し、これを逐次読み出して
比較しているので、シリアルなデータに対してレジスタ
を共用することが可能になる。したがって、メモリの容
量にかかわらず、小容量のレジスタでメモリの障害検出
ができ、回路規模を縮小することが可能になる。

【００１２】請求項３にかかる発明では、シリアルなデ
ータを書き込みクロックに同期してメモリに書き込むと
ともに該メモリから所要の位相でクロックに同期して読
み出すエラスティック・ストア・メモリの障害検出装置
において、シリアルなデータをシリアル／パラレル変換
して前記メモリへ書き込む際に、前記メモリへの書き込
みデータと書き込みアドレスをレジスタに一時保持する
保持手段と、所定周期毎に前記メモリに書き込まれたデ
ータを読み出しパラレル／シリアル変換して出力する読
み出しサイクルの間に、前記メモリから前記レジスタに
保持された書き込みアドレスに対応したデータを読み出
して前記レジスタに保持されたデータと比較する比較手
段とを備え、該比較手段の比較結果に基づき前記メモリ
の障害を検知する構成としてある。

【００１３】エラスティック・ストア・メモリは、シリ
アルなデータを書き込みクロックに同期してメモリに書
き込むとともにメモリから所要の位相でクロックに同期
して読み出して、シリアルな出力データを生成する。保
持手段は、シリアルなデータをシリアル／パラレル変換
してメモリへ書き込む際に、メモリへの書き込みデータ
と書き込みアドレスをレジスタに一時保持する。比較手
段は、所定周期毎にメモリに書き込まれたデータを読み
出しパラレル／シリアル変換して出力する読み出しサイ
クルの間に、レジスタに保持された書き込みアドレスに
対応したデータをメモリから読み出してレジスタに保持
されたデータと比較を行う。メモリに障害が発生したと
きには、比較手段において、レジスタに保持されていた
データとメモリから読み出したデータの不一致が発生す
る。

【００１４】この構成によれば、メモリへの書き込みデ
ータをレジスタに一時保持し、これを逐次読み出して比
較するので、シリアルなデータに対してレジスタを共用
することが可能になる。したがって、メモリの容量にか
かわらず、小容量のレジスタでメモリの障害検出がで
き、回路規模を縮小することが可能になる。

【００１５】請求項４の発明では、シリアルなデータを
パラレルなデータに変換するシリアル／パラレル変換回
路と、シリアル／パラレル変換回路の出力をメモリに書
き込む際のアドレスを指定するライト制御回路と、前記
シリアル／パラレル変換回路の一段目出力ポートから出
力されたデータを前記ライト制御回路で指定されたアド
レスに記憶する第１メモリと、第１メモリに記憶される
データを一時保持する第１データレジスタと、前記シリ
アル／パラレル変換回路の二段目出力ポートから出力さ
れたデータを前記ライト制御回路で指定されたアドレス
に記憶する第２メモリと、第２メモリに記憶されるデー
タを一時保持する第２データレジスタと、前記ライト制
御回路で指示されたアドレスを一時保持するアドレスレ
ジスタと、出力データを生成するために、前記第１メモ
リ及び前記第２メモリに記憶されたデータを読み出す際
のアドレスを指定するリード制御回路と、前記アドレス
レジスタに保持されたアドレスと、前記リード制御回路
で指定されたアドレスの何れか一方を選択するリードア
ドレス選択回路と、リードアドレス選択回路において前
記リード制御回路で指定されたアドレスが選択されたと
きに前記第１メモリ及び前記第２メモリから読み出した
データをシリアルなデータに変換して出力データとする
パラレル／シリアル変換回路と、前記リードアドレス選
択回路において前記アドレスレジスタに保持されたアド
レスが選択されたときに前記第１メモリから読み出した
データを前記第１データレジスタに保持されているデー
タと比較する第１比較回路と、前記リードアドレス選択
回路において前記アドレスレジスタに保持されたアドレ
スが選択されたときに前記第２メモリから読み出したデ
ータを前記第２データレジスタに保持されているデータ
と比較する第２比較回路とを備え、前記第１比較回路あ
るいは前記第２比較回路の少なくとも一方でデータの不
一致が発生したときにメモリの障害の発生を検知する構
成としてある。

【００１６】シリアルなデータはシリアル／パラレル変
換回路によってパラレルなデータに変換され、シリアル
／パラレル変換回路の一段目出力ポートから出力された
データが第１メモリに記憶されるとともに、シリアル／
パラレル変換回路の二段目出力ポートから出力されたデ
ータが第２メモリに記憶される。この際、データが書き
込まれる第１メモリ及び第２メモリのアドレスは、ライ
ト制御回路によって指定される。

【００１７】第１データレジスタは第１メモリに記憶さ
れるデータを一時保持し、第２データレジスタは第２メ
モリに記憶されるデータを一時保持するとともに、アド
レスレジスタはライト制御回路で指示されたアドレスを
一時保持する。リードアドレス選択回路は、アドレスレ
ジスタに保持されたアドレスとリード制御回路で指定さ
れたアドレスの何れか一方を選択し、リードアドレス選
択回路においてリード制御回路で指定されたアドレスが
選択されたときには、パラレル／シリアル変換回路によ
って、第１メモリ及び第２メモリから読み出したデータ
をシリアルなデータに変換して出力データとされる。

【００１８】リードアドレス選択回路においてアドレス
レジスタに保持されたアドレスが選択されたときには、
第１比較回路で第１メモリから読み出したデータと第１
データレジスタに保持されているデータとを比較すると
ともに、第２比較回路で第２メモリから読み出したデー
タと第２データレジスタに保持されているデータとを比
較する。第１比較回路あるいは第２比較回路の少なくと
も一方でデータの不一致が発生したときには、メモリの
障害が発生したことを検知することができる。

【００１９】この構成によれば、第１メモリへの書き込
みデータを第１レジスタに一時保持し、第２メモリへの
書き込みデータを第２レジスタに一時保持して、これら
を逐次読み出して比較しているので、シリアルなデータ
に対してレジスタを共用することが可能になる。したが
って、メモリの容量にかかわらず、小容量のレジスタで
メモリの障害検出ができ、回路規模を縮小することが可
能になる。

【００２０】

【発明の実施の形態】以下、図面にもとづいて本発明の
実施の形態を説明する。図１は本発明の実施の形態を表
わすブロック図であり、符号１はシリアルな情報データ
ＤＩＮをパラレルデータに変換するシリアル／パラレル
変換回路である。シリアル／パラレル変換回路１の一段
目の出力ポート（Ｑ０）から出力される信号（書き込み
データ）は、第１メモリとしての第１の２ポートＲＡＭ
（ランダムアクセスメモリ）２に入力され、シリアル／
パラレル変換回路１の二段目の出力ポート（Ｑ１）から
出力される信号（書き込みデータ）は、第２メモリとし
ての第２の２ポートＲＡＭ３に入力される。

【００２１】ライト制御回路４は、第１の２ポートＲＡ
Ｍ２及び第２の２ポートＲＡＭ３に対して、書き込みデ
ータ（シリアル／パラレル変換回路１の出力信号）の書
き込みアドレスを指定するものであり、その出力信号
（書き込みアドレス）は第１の２ポートＲＡＭ２、第２
の２ポートＲＡＭ３及びアドレスレジスタ７に入力され
る。

【００２２】第１データレジスタ５には、シリアル／パ
ラレル変換回路１の一段目の出力ポート（Ｑ０）から出
力される信号（書き込みデータ）が入力され、第１デー
タレジスタ５は第１の２ポートＲＡＭ２に記憶される書
き込みデータを一時保持する。また、第２データレジス
タ６には、シリアル／パラレル変換回路１の二段目の出
力ポート（Ｑ１）から出力される信号（書き込みデー
タ）が入力され、第２データレジスタ６は第２の２ポー
トＲＡＭ３に記憶される書き込みデータを一時保持す
る。アドレスレジスタ７はライト制御回路４から出力さ
れた書き込みアドレスを一時保持する。

【００２３】読み出しアドレスを生成して読み出しを制
御するリード制御回路８の出力信号は、リードアドレス
選択回路９の入力ポートａに入力される。また、アドレ
スレジスタ７の出力信号は、リードアドレス選択回路９
の入力ポートｂに入力される。リードアドレス選択回路
９は、リード制御回路８及びアドレスレジスタ７から出
力されたアドレスのうち何れか一方のアドレスを選択
し、選択したアドレスに書き込まれたデータを第１の２
ポートＲＡＭ２及び第２の２ポートＲＡＭ３から読み出
す。

【００２４】この際、リード制御回路８から出力した読
み出しアドレスによって第１の２ポートＲＡＭ２及び第
２の２ポートＲＡＭからデータを読み出した場合には、
読み出したデータはパラレル／シリアル変換回路１０で
シリアルデータに変換される。すなわち、第１の２ポー
トＲＡＭ２と第２の２ポートＲＡＭ３から読み出したパ
ラレルデータをパラレル／シリアル変換回路１０でシリ
アルデータに変換して、出力データＤＯＵＴを生成す
る。

【００２５】また、データレジスタ７で保持しているア
ドレスによって第１の２ポートＲＡＭ２及び第２の２ポ
ートＲＡＭ３からデータを読み出した場合には、第１の
２ポートＲＡＭ２から読み出したデータは第１比較回路
１１に入力され、第２の２ポートＲＡＭ３から読み出し
たデータは第２比較回路１２に入力される。

【００２６】第１比較回路１１は、第１の２ポートＲＡ
Ｍ２から読み出したデータに加えて第１データレジスタ
５の出力が入力され、第１の２ポートＲＡＭ２から読み
出したデータと第１データレジスタ５に保持しているデ
ータが一致するか否かを比較する。第２比較回路１２
は、第２の２ポートＲＡＭ３から読み出したデータに加
えて第２データレジスタ６の出力が入力され、第２の２
ポートＲＡＭ３から読み出したデータと第２データレジ
スタ６に保持しているデータが一致するか否を比較す
る。第１比較回路１１あるいは第２比較回路１２の少な
くとも一方においてデータの不一致が発生した場合に
は、障害信号ＥＲＲが出力される。

【００２７】リードデータチェック制御回路１３は、第
１の２ポートＲＡＭ２及び第２の２ポートＲＡＭ３から
読み出したデータの障害を検出するため、リードアドレ
ス選択回路９、第１比較回路１１及び第２比較回路１２
の作動を制御する。次に、図２及び図３を用いて本実施
の形態の動作を説明する。図２は図１に示した本実施の
形態の書き込み側の動作タイミングを表わすタイムチャ
ートであり、図３は本実施の形態の読み出し側の動作タ
イミングを表わすタイムチャートである。

【００２８】図２（ａ）に示すシリアルな情報データＤ
ＩＮが入力側クロックに同期してシリアル／パラレル変
換回路１に入力されると、図２（ｂ）及び（ｃ）に示す
ように、シリアル／パラレル変換回路１の一段目出力
（Ｑ０）及び二段目出力（Ｑ１）から、シリアルな情報
データが情報データＤＩＮに対して所定の位相差をもっ
て出力される。また、ライト制御回路４からは、図２
（ｄ）に示すように入力側クロックに同期して、書き込
みアドレスが出力される。

【００２９】図２（ｅ）に示すように、シリアル／パラ
レル変換回路１の一段目出力（Ｑ０）から出力されたデ
ータチャネル（データチャネルの番号を図２（ａ）、
（ｂ）、（ｃ）、（ｅ）及び（ｆ）において数字で示
す）が偶数チャネルになるタイミングで、シリアル／パ
ラレル変換回路１の一段目出力（Ｑ０）のデータを第１
の２ポートＲＡＭ２及び第１データレジスタ５へ書き込
み、同時に、図２（ｆ）に示すように、シリアル／パラ
レル変換回路１の二段目出力（Ｑ１）のデータを第２の
２ポートＲＡＭ３及び第２データレジスタ６へ書き込
む。すなわち、第２の２ポートＲＡＭ３及び第２データ
レジスタ６へは、シリアル／パラレル変換回路１の二段
目出力（Ｑ１）から出力されたデータチャネルが奇数チ
ャネルになるタイミングで、データの書き込みが実行さ
れる。

【００３０】この際、データは、ライト制御回路４から
出力される書き込みアドレス（図２（ｄ）参照）にした
がって第１の２ポートＲＡＭ２及び第２の２ポートＲＡ
Ｍ３へ書き込まれる。また、同時に、この書き込みアド
レスは、図２（ｇ）に示すように、アドレスレジスタ７
へ順次書き込まれる。なお、ここで、第１の２ポートＲ
ＡＭ２及び第２の２ポートＲＡＭ３に書き込まれるデー
タは、図２（ｅ）及び（ｆ）に示すように、情報データ
ＤＩＮに対して１／２に低速化されている。

【００３１】リード制御回路８は、図３（ａ）に示すよ
うに、出力側クロックに同期して読み出しアドレスＡＤ
Ｒを生成する。また、アドレスレジスタ７に保持してい
る書き込みアドレスは、図３（ｂ）に示すように、前述
したアドレスレジスタ７への書き込み動作に応じて順次
更新される。リードアドレス選択回路９は、図３（ｅ）
に示すように出力側クロックに同期して、交互に入力ポ
ートａ及び入力ポートｂを選択する。

【００３２】これにより、図３（ｆ）に示すように、第
１の２ポートＲＡＭ２及び第２の２ポートＲＡＭ３へ入
力されるアドレスが、リード制御回路８で生成された読
み出しアドレスＡＤＲとアドレスレジスタ７に保持され
ているアドレスとが交互になるよう選択される。

【００３３】したがって、図３（ｇ）に示すように、第
１の２ポートＲＡＭ２からは、リード制御回路８で生成
した読み出しアドレスＡＤＲに対応するデータとアドレ
スレジスタ７に保持されているアドレスに対応するデー
タが交互に読み出される。また、図３（ｈ）に示すよう
に、第２の２ポートＲＡＭ３からは、リード制御回路８
で生成した読み出しアドレスＡＤＲに対応するデータと
アドレスレジスタ７に保持されているアドレスに対応す
るデータが交互に読み出される。

【００３４】リードデータチェック制御回路１３は、第
１の２ポートＲＡＭ２及び第２の２ポートＲＡＭ３から
読み出したデータのうちリード制御回路８で生成した読
み出しアドレスＡＤＲに対応するデータ（アドレスＡＤ
Ｒによって読み出したデータ）を、パラレル／シリアル
変換回路１０でシリアルデータに変換し、出力データＤ
ＯＵＴとする（図３（ｊ）参照）。また、リードデータ
チェック制御回路１３は、第１の２ポートＲＡＭ２から
読み出したデータのうちアドレスレジスタ７に保持され
ているアドレスに対応するデータ（アドレスレジスタ７
に保持しているアドレスによって読み出したデータ）を
第１比較回路１１に入力するとともに、第２の２ポート
ＲＡＭ３から読み出したデータのうちアドレスレジスタ
７に保持されているアドレスに対応したデータ（アドレ
スレジスタ７に保持しているアドレスによって読み出し
たデータ）を第２比較回路１２に入力する。

【００３５】第１比較回路１１では、第１の２ポートＲ
ＡＭ２から読み出したデータと第１データレジスタ５に
保持されているデータとの比較を行う。ここで、第１デ
ータレジスタ５に保持されているデータは、図３（ｃ）
に示すように、上述した第１データレジスタ５への書き
込み動作に応じて順次更新されており、アドレスレジス
タ７に保持されているアドレスに対応したデータであ
る。したがって、第１の２ポートＲＡＭ２に障害が発生
していなければ、第１の２ポートＲＡＭ２から読み出し
たデータと第１データレジスタ５に保持されているデー
タは一致することになる。

【００３６】第２比較回路１２では、第２の２ポートＲ
ＡＭ３から読み出したデータと第２データレジスタ６に
保持されているデータとの比較を行う。ここで、第２デ
ータレジスタ６に保持されているデータは、図３（ｄ）
に示すように、上述した第２データレジスタ６への書き
込み動作に応じて順次更新されており、アドレスレジス
タ７に保持されているアドレスに対応したデータであ
る。したがって、第２の２ポートＲＡＭ３に障害が発生
していなければ、第２の２ポートＲＡＭ３から読み出し
たデータと第２データレジスタ６に保持されているデー
タは一致することになる。

【００３７】第１比較回路１１または第２比較回路１２
でデータの不一致が発生した場合には、第１の２ポート
ＲＡＭ２あるいは第２の２ポートＲＡＭ３の何れかに障
害が発生しているので、障害信号ＥＲＲを出力する。例
えば、第２データレジスタ６に保持されていたデータチ
ャネル番号ｎ＋６のデータと第２の２ポートＲＡＭ３に
記憶されていたデータチャネル番号ｎ＋６のデータが不
一致であった場合には、図３（ｉ）に示すように障害信
号ＥＲＲが出力される。

【００３８】以上説明したように、本実施の形態によれ
ば、第１の２ポートＲＡＭ２及び第２の２ポートＲＡＭ
３へデータを書き込む際に、そのデータを第１データレ
ジスタ５及び第２データレジスタ６に保持するととも
に、その書き込みアドレスもアドレスレジスタ７に保持
する。また、第１の２ポートＲＡＭ２及び第２の２ポー
トＲＡＭ３からデータを読み出し出力データを生成する
読み出しサイクルの間に、アドレスレジスタ７に保持さ
れたアドレスに基づいて、第１データレジスタ５及び第
２データレジスタ６に保持したデータに対応するデータ
を第１の２ポートＲＡＭ２及び第２の２ポートＲＡＭ３
から読み出す。そして、第１データレジスタ５に保持さ
れているデータと第１の２ポートＲＡＭ２から読み出し
たデータが不一致の場合、あるいは、第２データレジス
タ６に保持されているデータと第２の２ポートＲＡＭ３
から読み出したデータが不一致の場合に、障害信号ＥＲ
Ｒを出力するよう構成されている。

【００３９】したがって、第１の２ポートＲＡＭ２及び
第２の２ポートＲＡＭ３へのデータ書き込み動作に応じ
て、第１データレジスタ５、第２データレジスタ６及び
データレジスタ７に保持するデータを順次更新でき、メ
モリ（第１の２ポートＲＡＭ２及び第２の２ポートＲＡ
Ｍ３）の障害検出に必要なレジスタがシリアルな入力デ
ータに対して共有可能になる。これにより、入力データ
を記憶するメモリ（第１の２ポートＲＡＭ２及び第２の
２ポートＲＡＭ３）の容量が大きい場合であっても、レ
ジスタの容量を小さくでき、メモリの障害検出に必要と
される回路規模を縮小することができる。

【００４０】

【発明の効果】以上説明したように、請求項１乃至３の
発明では、メモリへの書き込みデータをレジスタに一時
保持し、これを逐次読み出して比較しているので、シリ
アルなデータに対してレジスタを共用することが可能に
なる。したがって、メモリの容量にかかわらず、小容量
のレジスタでメモリの障害検出ができ、回路規模を縮小
することが可能になる。

【００４１】また、請求項４の発明では、第１メモリへ
の書き込みデータを第１レジスタに一時保持し、第２メ
モリへの書き込みデータを第２レジスタに一時保持し
て、これらを逐次読み出して比較しているので、シリア
ルなデータに対してレジスタを共用することが可能にな
る。したがって、メモリの容量にかかわらず、小容量の
レジスタでメモリの障害検出ができ、回路規模を縮小す
ることが可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態を表わすブロック図であ
る。

【図２】本発明の実施の形態の書き込み側の動作タイミ
ングを表わすタイムチャートである。

【図３】本発明の実施の形態の読み出し側の動作タイミ
ングを表わすタイムチャートである。

【符号の説明】

１ シリアル／パラレル変換回路 ２ 第１の２ポートＲＡＭ（第１メモリ） ３ 第２の２ポートＲＡＭ（第２メモリ） ４ ライト制御回路 ５ 第１データレジスタ ６ 第２データレジスタ ７ アドレスレジスタ ８ リード制御回路 ９ リードアドレス選択回路 １０ パラレル／シリアル変換回路 １１ 第１比較回路 １２ 第２比較回路 １３ リードデータチェック制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリアルなデータを所定周期でメモリに
   書き込むとともに該メモリから所要の位相をもって読み
   出すエラスティック・ストア・メモリの障害検出装置に
   おいて、 データを前記メモリへ書き込む際に、前記メモリへの書
   き込みデータをレジスタに一時保持する保持手段と、 所要の周期毎に前記メモリに書き込まれたデータを読み
   出して出力する読み出しサイクルの間に、前記メモリか
   ら前記レジスタに保持されたデータに対応するデータを
   読み出して前記レジスタに保持されたデータと比較する
   比較手段とを備え、 該比較手段の比較結果に基づき前記メモリの障害を検知
   することを特徴とするエラスティック・ストア・メモリ
   の障害検出装置。
2. 【請求項２】 シリアルなデータを所定周期でメモリに
   書き込むとともに該メモリから所要の位相をもって読み
   出すエラスティック・ストア・メモリの障害検出装置に
   おいて、 データを前記メモリへ書き込む際に、前記メモリへの書
   き込みデータ及び書き込みアドレスをレジスタに一時保
   持する保持手段と、 所要の周期毎に前記メモリに書き込まれたデータを読み
   出して出力する読み出しサイクルの間に、前記メモリか
   ら前記レジスタに保持されている書き込みアドレスに対
   応するアドレスに書き込まれたデータを読み出す読出し
   手段と、 該読出し手段によって読み出したデータと前記レジスタ
   に保持されているデータを比較する比較手段とを備え、 該比較手段の比較結果に基づき前記メモリの障害を検知
   することを特徴とするエラスティック・ストア・メモリ
   の障害検出装置。
3. 【請求項３】 シリアルなデータを書き込みクロックに
   同期してメモリに書き込むとともに該メモリから所要の
   位相でクロックに同期して読み出すエラスティック・ス
   トア・メモリの障害検出装置において、 シリアルなデータをシリアル／パラレル変換して前記メ
   モリへ書き込む際に、前記メモリへの書き込みデータと
   書き込みアドレスをレジスタに一時保持する保持手段
   と、 所定周期毎に前記メモリに書き込まれたデータを読み出
   しパラレル／シリアル変換して出力する読み出しサイク
   ルの間に、前記メモリから前記レジスタに保持された書
   き込みアドレスに対応したデータを読み出して前記レジ
   スタに保持されたデータと比較する比較手段とを備え、 該比較手段の比較結果に基づき前記メモリの障害を検知
   することを特徴とするエラスティック・ストア・メモリ
   の障害検出装置。
4. 【請求項４】 シリアルなデータをパラレルなデータに
   変換するシリアル／パラレル変換回路と、 シリアル／パラレル変換回路の出力をメモリに書き込む
   際のアドレスを指定するライト制御回路と、 シリアル／パラレル変換回路の一段目出力ポートから出
   力されたデータを前記ライト制御回路で指定されたアド
   レスに記憶する第１メモリと、 第１メモリに記憶されるデータを一時保持する第１デー
   タレジスタと、 シリアル／パラレル変換回路の二段目出力ポートから出
   力されたデータを前記ライト制御回路で指定されたアド
   レスに記憶する第２メモリと、 第２メモリに記憶されるデータを一時保持する第２デー
   タレジスタと、 前記ライト制御回路で指示されたアドレスを一時保持す
   るアドレスレジスタと、 出力データを生成するために、前記第１メモリ及び前記
   第２メモリに記憶されたデータを読み出す際のアドレス
   を指定するリード制御回路と、 前記アドレスレジスタに保持されたアドレスと前記リー
   ド制御回路で指定されたアドレスの何れか一方を選択す
   るリードアドレス選択回路と、 前記リードアドレス選択回路において前記リード制御回
   路で指定されたアドレスが選択されたときに前記第１メ
   モリ及び前記第２メモリから読み出したデータをシリア
   ルなデータに変換して出力データとするパラレル／シリ
   アル変換回路と、 前記リードアドレス選択回路において前記アドレスレジ
   スタに保持されたアドレスが選択されたときに前記第１
   メモリから読み出したデータを前記第１データレジスタ
   に保持されているデータと比較する第１比較回路と、 前記リードアドレス選択回路において前記アドレスレジ
   スタに保持されたアドレスが選択されたときに前記第２
   メモリから読み出したデータを前記第２データレジスタ
   に保持されているデータと比較する第２比較回路とを備
   え、 前記第１比較回路あるいは前記第２比較回路の少なくと
   も一方でデータの不一致が発生したときにメモリの障害
   の発生を検知することを特徴とするエラスティック・ス
   トア・メモリの障害検出装置。