JPH11330468A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法および半導体集積回路装置

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JPH11330468A
JPH11330468A JP10138939A JP13893998A JPH11330468A JP H11330468 A JPH11330468 A JP H11330468A JP 10138939 A JP10138939 A JP 10138939A JP 13893998 A JP13893998 A JP 13893998A JP H11330468 A JPH11330468 A JP H11330468A
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semiconductor integrated
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義和 田辺
Naoki Yamamoto
直樹 山本
Shinichiro Mitani
真一郎 三谷
Hiroko Hanaoka
裕子 花岡
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Abstract

(57)【要約】 【課題】 ポリメタルゲート構造とデュアルゲート構造
とを採用するＣＭＯＳＬＳＩにおいて、ゲート電極の一
部を構成する高融点金属膜の酸化と、ゲート電極の他の
一部を構成するｐ型多結晶シリコン膜中のホウ素の拡散
とを共に抑制することのできるライト酸化処理技術を提
供する。 【解決手段】 水素ガスおよび酸素ガスと水素ガスとか
ら触媒により合成された水蒸気を含む混合ガスを半導体
ウエハ１Ａの主面に供給し、エッチングによって削られ
たゲート電極の端部下のゲート絶縁膜のプロファイルを
改善する熱処理を、ゲート電極の一部を構成する高融点
金属膜が実質的に酸化されず、かつゲート電極の他の一
部を構成するｐ型多結晶シリコン膜中のホウ素がゲート
酸化膜を通って基板に拡散しない低熱負荷条件下で行
う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ホウ素（Ｂ）を含んだ多結
晶シリコンと高融点金属との積層膜でゲート電極を構成
したポリメタル構造のＭＯＳＦＥＴ(Metal Oxide Semic
onductor Field Effect Transistor) を有する半導体集
積回路装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】特開昭５９−１３２１３６号公報は、Ｓ
ｉ（シリコン）基板上にＷ膜またはＭｏ膜を含むポリメ
タル構造のゲート電極を形成した後、水蒸気と水素の混
合雰囲気中でライト酸化を行うことによって、Ｗ（Ｍ
ｏ）膜を酸化することなしにＳｉのみを選択的に酸化す
る技術を開示している。これは、酸化還元反応が平衡と
なる水蒸気／水素分圧比がＷ（Ｍｏ）とＳｉとで異なる
性質を利用したもので、この分圧比を、Ｗ（Ｍｏ）は水
蒸気によって酸化されても共存する水素によって速やか
に還元されるが、Ｓｉは酸化されたままで残るような範
囲内に設定することでＳｉの選択的酸化を実現してい
る。また、水蒸気と水素の混合雰囲気は、容器に入れた
純水中に水素ガスを供給するバブリング方式によって生
成し、水蒸気／水素分圧比は、純水の温度を変えること
によって制御している。
【０００３】特開平７−９４７１６号公報は、Ｓｉ基板
上にゲート酸化膜を介してＴｉＮなどの窒化金属層とＷ
などの金属層とを含むポリメタル構造のゲート電極を形
成した後、還元性気体（水素）と酸化性気体（水蒸気）
とを窒素で希釈した雰囲気中でライト酸化を行う技術を
開示している。これらの公報によれば、金属層を酸化す
ることなしにＳｉのみを選択的に酸化できると共に、水
蒸気／水素混合ガスを窒素で希釈することによって、窒
化金属層からの脱窒素反応が阻止されるので、窒化金属
層の酸化も同時に防止できるとされている。
【０００４】１９９２年１２月１日および２日に行われ
た半導体集積回路技術第４５回シンポジウム公演論文集
ｐ１２８〜ｐ１３３には、ステンレス触媒により合成
された水蒸気を含む強還元性雰囲気下における酸化膜形
成技術が開示されている。
【０００５】
【発明が解決しようとする課題】ゲート長が０．１８μ
ｍ以下の微細なＭＯＳＦＥＴで回路を構成するＣＭＯＳ
ＬＳＩは、低電圧動作時においてもゲート遅延を低減し
て高速動作を確保するために、金属層を含む低抵抗導電
材料を使ったゲート加工プロセスが採用されるものと考
えられる。
【０００６】この種の低抵抗ゲート電極材料として有力
視されているのは、多結晶シリコン膜の上に高融点金属
膜を積層した、いわゆるポリメタルである。ポリメタル
は、そのシート抵抗が２Ω／□程度と低いことから、ゲ
ート電極材料としてのみならず配線材料として利用する
こともできる。高融点金属としては、８００℃以下の低
温プロセスでも良好な低抵抗性を示し、かつエレクトロ
マイグレーション耐性の高いＷ（タングステン）、Ｍｏ
（モリブデン）、Ｔｉ（チタン）などが使用される。な
お、多結晶シリコン膜の上に直接これらの高融点金属膜
を積層すると両者の接着力が低下したり、高温熱処理プ
ロセスで両者の界面に高抵抗のシリサイド層が形成され
たりするため、実際のポリメタルゲートは、多結晶シリ
コン膜と高融点金属膜との間にＴｉＮ（チタンナイトラ
イド）やＷＮ（タングステンナイトライド）などの金属
窒化膜からなるバリア層を介在させた３層構造で構成さ
れる。
【０００７】従来のゲート加工プロセスの概略は、次の
通りである。まず、半導体基板を熱酸化してその表面に
ゲート酸化膜を形成する。一般に、熱酸化膜の形成は乾
燥酸素雰囲気中で行われるが、ゲート酸化膜を形成する
場合には膜中の欠陥密度が低減できるという理由から、
ウェット酸化法が用いられる。ウェット酸化法では、酸
素雰囲気中で水素を燃焼させて水を生成し、この水を酸
素と共に半導体ウエハの表面に供給するパイロジェニッ
ク方式が利用されている。
【０００８】しかし、パイロジェニック方式は、石英製
の水素ガス導入管の先端に取り付けたノズルから噴出す
る水素に点火して燃焼を行うことから、その熱でノズル
が溶けてパーティクルが発生し、これが半導体ウエハの
汚染源となる虞れがあるために、燃焼を伴わない触媒方
式によって水を生成する方法も提案されている（例えば
特開平５−１５２２８２号公報など）。
【０００９】次に、上記のようなウェット酸化法で形成
したゲート酸化膜上にゲート電極材料を堆積した後、フ
ォトレジストをマスクにしたドライエッチングでこのゲ
ート電極材料をパターニングする。その後、フォトレジ
ストをアッシング（灰化）処理で除去し、さらにフッ酸
などのエッチング液を使って、基板表面に残ったドライ
エッチング残渣やアッシング残渣を除去する。
【００１０】上記のウェットエッチングを行うと、ゲー
ト電極の下部以外の領域のゲート酸化膜が削られると同
時に、ゲート電極の側壁端部のゲート酸化膜も等方的に
エッチングされてアンダーカットが生じる。そのため、
そのままではゲート電極の耐圧が低下するなどの不具合
が生じることから、アンダーカットされたゲート電極側
壁端部のプロファイルを改善するために、基板をもう一
度熱酸化してその表面に酸化膜を形成する処理（以下、
ライト酸化処理という）が行なわれる。
【００１１】ところが、前述したＷやＭｏなどの高融点
金属は、高温酸素雰囲気中では非常に酸化され易い材料
であるために、ポリメタル構造のゲート電極に上記のラ
イト酸化処理を適用すると、高融点金属膜が酸化されて
その抵抗値が増加したり、その一部が基板から剥離した
りする。そのため、ポリメタルを使用するゲート加工プ
ロセスでは、ライト酸化処理時に高融点金属膜が酸化さ
れるのを防止する対策が必要となる。
【００１２】上記のように、ポリメタル構造のゲート電
極を形成するプロセスでは、所定の分圧比を有する水蒸
気／水素混合ガス中でライト酸化を行うことが、ゲート
酸化膜の耐圧改善と金属膜の酸化防止を図る有効な手段
となる。
【００１３】しかし、水蒸気／水素混合ガスを生成する
方法として提案されている従来のバブリング方式は、容
器内に汲み置いた純水中に水素ガスを供給して水蒸気／
水素混合ガスを生成するため、この純水中に混入した異
物が水蒸気／水素混合ガスと共に酸化炉に送られて半導
体ウエハを汚染する虞れがある。
【００１４】また、バブリング方式では、純水の温度を
変えることによって水蒸気／水素分圧比を制御するの
で、（１）分圧比が変動し易く、最適の分圧比を精度良
く実現することが困難である。（２）水蒸気濃度の制御
範囲が数％〜十数％程度と狭く、ppm オーダの水蒸気濃
度を実現することが困難である、といった問題がある。
【００１５】後述するように、水蒸気／水素混合ガスを
使ったＳｉや金属の酸化還元反応は、水蒸気濃度が高い
ほど酸化反応が進み易い。そのため、バブリング方式で
生成した水蒸気／水素混合ガスのように、比較的高い水
蒸気濃度下でＳｉを酸化すると、酸化速度が大きいため
に極めて短時間で酸化膜が成長してしまう。しかし、ゲ
ート長が０．１８μｍ以下の微細なＭＯＳＦＥＴは、素
子の電気特性を維持するためにゲート酸化膜を３．５nm
以下の極めて薄い膜厚で形成することが要求される。従
って、バブリング方式で生成した蒸気／水素混合気体を
使用したのでは、このような極薄のゲート酸化膜を均一
に制御性良く形成することは困難である。また、酸化膜
の成長速度を下げるために低温で酸化を行うと、品質の
良いゲート酸化膜が得られない。
【００１６】さらに、ゲート長が０．１８μｍ以下の微
細なＭＯＳＦＥＴで回路を構成するＣＭＯＳ ＬＳＩ
は、低電圧動作化によるしきい値電圧（Ｖth）の変動を
極力抑えるために、ｎチャネル型ＭＩＳＦＥＴのゲート
電極を構成する多結晶シリコン膜の導電型をｎ型とし、
ｐチャネル型ＭＩＳＦＥＴのゲート電極を構成する多結
晶シリコン膜の導電型をｐ型とする、いわゆるデュアル
ゲート(Dual Gate) 構造の採用が有利になると考えられ
る。そのため、ゲート電極を前述したポリメタルで構成
する場合、ｎチャネル型ＭＩＳＦＥＴのゲート電極は、
Ｐ（リン）などのｎ型不純物をドープしたｎ型多結晶シ
リコン膜の上に高融点金属膜が積層された構造となり、
ｐチャネル型ＭＩＳＦＥＴのゲート電極は、ｐ型不純物
であるＢ（ホウ素）をドープしたｐ型多結晶シリコン膜
の上に高融点金属膜が積層された構造となる。
【００１７】ところが、ｐ型不純物であるＢ（ホウ素）
は拡散係数が大きいことから、デュアルゲート構造を採
用したＣＭＯＳに上記のライト酸化処理を適用した場合
には、ｐチャネル型ＭＩＳＦＥＴのゲート電極の一部を
構成するｐ型多結晶シリコン膜中のＢ（ホウ素）が膜厚
３．５nm以下の極めて薄いゲート酸化膜を通って基板側
に拡散し、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧
（Ｖth) を変動させてしまうという問題が生じる。
【００１８】そのため、ポリメタルゲート構造とデュア
ルゲート構造とを採用するＣＭＯＳＬＳＩにおいては、
ゲート加工後のライト酸化処理時に高融点金属の酸化と
Ｂ（ホウ素）の基板への拡散とを共に抑制することので
きる技術を確立することが重要な課題となる。
【００１９】本発明の目的は、ポリメタルゲート構造と
デュアルゲート構造とを採用するＣＭＯＳ ＬＳＩにお
いて、ゲート電極の一部を構成する高融点金属膜の酸化
と、ゲート電極の他の一部を構成するｐ型多結晶シリコ
ン膜中のホウ素の拡散とを共に抑制することのできるラ
イト酸化処理技術を提供することにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２２】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面に形成したゲート酸化膜上にホウ
素を含んだ多結晶シリコン膜と高融点金属膜とが直接ま
たはバリア層を介して積層されてなる導電膜を形成した
後、前記導電膜をパターニングしてＭＯＳＦＥＴのゲー
ト電極を形成する工程と、水素ガスおよび酸素ガスと水
素ガスとから触媒により合成された水蒸気を含む混合ガ
スを所定の温度に加熱された前記半導体基板の主面また
はその近傍に供給し、前記半導体基板の主面を選択的に
酸化することによって、前記パターニングの際にエッチ
ングされた前記ゲート電極の端部下の前記ゲート絶縁膜
のプロファイルを改善する熱処理工程とを含み、前記熱
処理は、前記高融点金属膜が実質的に酸化されず、かつ
前記ゲート電極の一部を構成する前記多結晶シリコン膜
中のホウ素が前記ゲート酸化膜を通って前記半導体基板
に拡散しない低熱負荷条件下で行うものである。
【００２３】上記した発明以外の本願発明の概要を簡単
に項分けして記載すれば、以下の通りである。すなわ
ち、 １．以下の工程を含む半導体集積回路装置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
プされた多結晶シリコン膜を形成する工程（本願におい
ては、後述するようにノンドープ多結晶シリコン膜を被
着した後、イオン打ち込みなどでホウ素をドープするこ
とを含むものとする。すなわち、ホウ素のドープの前後
は問わない。また、多結晶シリコン膜の被着とホウ素の
ドープとを同時に行う場合も含まれる。以下同じ）、
（ｂ）前記多結晶シリコン膜上に、直接またはバリア層
を介してタングステンを主成分とする高融点金属膜を形
成する工程、（ｃ）前記多結晶シリコン膜および前記高
融点金属膜をパターニングすることによって、ゲート電
極を形成する工程、（ｄ）前記工程（ｃ）の後、水素ガ
スおよび水蒸気を含む混合ガス雰囲気下で前記ゲート電
極の端部に対応する部分の前記シリコン表面および前記
多結晶シリコン膜を熱酸化処理する工程。
【００２４】２．前記１において、前記バリア層は、窒
化タングステン膜を含む半導体集積回路装置の製造方
法。
【００２５】３．前記２において、前記工程（ｄ）の熱
酸化処理は、前記高融点金属膜および前記バリア層を実
質的に酸化しない条件下で行う半導体集積回路装置の製
造方法。
【００２６】４．前記１において、前記ゲート絶縁膜
は、酸窒化シリコン膜を含む半導体集積回路装置の製造
方法。
【００２７】５．以下の工程を含む半導体集積回路装置
の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
プされた多結晶シリコン膜を形成する工程、（ｂ）前記
多結晶シリコン膜上に、直接またはバリア層を介して高
融点金属膜を形成する工程、（ｃ）前記多結晶シリコン
膜および前記高融点金属膜をパターニングすることによ
って、ゲート電極を形成する工程、（ｄ）前記工程
（ｃ）の後、水素ガスおよび水蒸気を含む混合ガス雰囲
気下で前記ゲート電極の端部に対応する部分の前記シリ
コン表面および前記多結晶シリコン膜を熱酸化処理する
工程。
【００２８】６．前記５において、前記多結晶シリコン
膜と前記高融点金属膜との間に前記バリア層を介在させ
る半導体集積回路装置の製造方法。
【００２９】７．前記６において、前記工程（ｄ）の熱
酸化処理は、前記高融点金属膜および前記バリア層を実
質的に酸化しない条件下で行う半導体集積回路装置の製
造方法。
【００３０】８．以下の工程を含む半導体集積回路装置
の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
プされた多結晶シリコン膜を主成分とする第１導電膜を
形成する工程、（ｂ）前記第１導電膜上に、直接または
バリア層を介して高融点金属膜を形成する工程、（ｃ）
前記第１導電膜および前記高融点金属膜をパターニング
することによって、ゲート電極を形成する工程、（ｄ）
前記工程（ｃ）の後、水素ガスおよび酸素ガスと水素ガ
スとから触媒により合成された水蒸気を含む混合ガス雰
囲気下で前記ゲート電極の端部に対応する部分の前記シ
リコン表面および前記多結晶シリコン膜を熱酸化処理す
る工程。
【００３１】９．前記８において、前記工程（ｄ）の熱
酸化処理は、前記高融点金属膜を実質的に酸化しない条
件下で行う半導体集積回路装置の製造方法。
【００３２】１０．以下の工程を含むデュアルゲートＣ
ＭＯＳを有する半導体集積回路装置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
プされた多結晶シリコン膜を形成する工程、（ｂ）前記
多結晶シリコン膜上に、窒化タングステン膜を含むバリ
ア層を介してタングステンを主成分とする高融点金属膜
を形成する工程、（ｃ）前記多結晶シリコン膜、前記バ
リア層および前記高融点金属膜をパターニングすること
によって、ゲート電極を形成する工程、（ｄ）前記工程
（ｃ）の後、水素ガスおよび水蒸気を含む混合ガス雰囲
気下で、前記ゲート電極の端部に対応する部分の前記シ
リコン表面および前記多結晶シリコン膜を、前記高融点
金属膜を実質的に酸化しないように熱酸化処理する工
程。
【００３３】１１．以下の工程を含むデュアルゲートＣ
ＭＯＳを有する半導体集積回路装置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
プされた多結晶シリコン膜を形成する工程、（ｂ）前記
多結晶シリコン膜上に、窒化タングステン膜を含むバリ
ア層を介してタングステンを主成分とする高融点金属膜
を形成する工程、（ｃ）前記多結晶シリコン膜、前記バ
リア層および前記高融点金属膜をパターニングすること
によって、ゲート電極を形成する工程、（ｄ）前記工程
（ｃ）の後、シリコンおよび多結晶シリコンに対して酸
化性および還元性を有する混合ガス雰囲気下で、前記高
融点金属膜を実質的に酸化しないように、前記シリコン
表面および前記多結晶シリコン膜を熱酸化処理する工
程。
【００３４】１２．以下の工程を含むデュアルゲートＣ
ＭＯＳを有する半導体集積回路装置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
プされた多結晶シリコン膜を形成する工程、（ｂ）前記
多結晶シリコン膜上に、直接またはバリア層を介してタ
ングステンを主成分とする高融点金属膜を形成する工
程、（ｃ）前記多結晶シリコン膜および前記高融点金属
膜をパターニングすることによって、ゲート電極を形成
する工程、（ｄ）前記工程（ｃ）の後、シリコンおよび
多結晶シリコンに対して酸化性および還元性を有する混
合ガス雰囲気下で、前記高融点金属膜を実質的に酸化し
ないように、前記シリコン表面および前記多結晶シリコ
ン膜を熱酸化処理する工程。
【００３５】１３．以下の工程を含むデュアルゲートＣ
ＭＯＳを有する半導体集積回路装置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
プされた多結晶シリコン膜を形成する工程、（ｂ）前記
多結晶シリコン膜上に、窒化タングステン膜を含むバリ
ア層を介してタングステンを主成分とする高融点金属膜
を形成する工程、（ｃ）前記多結晶シリコン膜、前記バ
リア層および前記高融点金属膜をパターニングすること
によって、ゲート電極を形成する工程、（ｄ）前記工程
（ｃ）の後、水素ガスおよび水蒸気を含む混合ガス雰囲
気下で、前記高融点金属膜を実質的に酸化しないよう
に、前記ゲート電極の端部に対応する部分の前記シリコ
ン表面および前記多結晶シリコン膜を熱酸化処理するこ
とによって、前記工程（ｃ）のパターニングの際にエッ
チングされた前記ゲート電極の端部下の前記酸化シリコ
ン膜を補填する工程。
【００３６】１４．以下の工程を含むデュアルゲートＣ
ＭＯＳを有する半導体集積回路装置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
プされた多結晶シリコン膜を形成する工程、（ｂ）前記
多結晶シリコン膜上に、窒化タングステン膜を含むバリ
ア層を介してタングステンを主成分とする高融点金属膜
を形成する工程、（ｃ）前記多結晶シリコン膜、前記バ
リア層および前記高融点金属膜をパターニングすること
によって、ゲート電極を形成する工程、（ｄ）前記工程
（ｃ）の後、水素ガスおよび酸素ガスと水素ガスとから
触媒により合成された水蒸気を含む混合ガス雰囲気下
で、前記高融点金属膜を実質的に酸化しないように、前
記ゲート電極の端部に対応する部分の前記シリコン表面
および前記多結晶シリコン膜を熱酸化処理することによ
って、前記工程（ｃ）のパターニングの際にエッチング
された前記ゲート電極の端部下の前記酸化シリコン膜を
補填する工程。
【００３７】１５．以下の工程を含む半導体集積回路装
置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
プされた多結晶シリコン膜を形成する工程、（ｂ）前記
多結晶シリコン膜上に、直接またはバリア層を介してタ
ングステンを主成分とする高融点金属膜を形成する工
程、（ｃ）前記多結晶シリコン膜および前記高融点金属
膜をパターニングすることによって、ゲート電極を形成
する工程、（ｄ）前記工程（ｃ）の後、水素ガスおよび
酸素ガスと水素ガスとから触媒により合成された水蒸気
を含む混合ガス雰囲気下で、前記ゲート電極の端部に対
応する部分の前記シリコン表面および前記多結晶シリコ
ン膜を熱酸化処理する工程。
【００３８】１６．半導体集積回路ウエハの第１の主面
のシリコン表面に形成された酸化シリコン膜を含むゲー
ト絶縁膜上に、ホウ素がドープされた多結晶シリコン膜
と、前記多結晶シリコン膜上に直接またはバリア層を介
して積層された高融点金属膜とで構成されるゲート電極
が形成されたデュアルゲートＣＭＯＳを有する半導体集
積回路装置であって、前記ゲート絶縁膜は、前記ゲート
電極の一部を構成する前記多結晶シリコン膜の端部を越
えて形成された熱酸化膜を含む半導体集積回路装置。
【００３９】１７．半導体集積回路ウエハの第１の主面
のシリコン表面に形成された熱酸化膜を含むゲート絶縁
膜上に、ホウ素がドープされた多結晶シリコン膜と、前
記多結晶シリコン膜上に直接またはバリア層を介して積
層された高融点金属膜とで構成されるゲート電極が形成
されたデュアルゲートＣＭＯＳを有する半導体集積回路
装置であって、前記ゲート絶縁膜のうち、前記ゲート電
極の端部下に形成された前記熱酸化膜の膜厚は、前記ゲ
ート電極の中央部下に形成された前記熱酸化膜の膜厚よ
りも大きい半導体集積回路装置。
【００４０】１８．半導体集積回路ウエハの第１の主面
のシリコン表面に形成された酸化シリコン膜を含むゲー
ト絶縁膜上に、ホウ素がドープされた多結晶シリコン膜
と、前記多結晶シリコン膜上に直接またはバリア層を介
して積層された高融点金属膜とで構成されるゲート電極
が形成されたデュアルゲートＣＭＯＳを有する半導体集
積回路装置であって、前記ゲート電極の端部下に形成さ
れた前記酸化シリコン膜は、電界集中を防止する程度に
丸みを帯びた形状を有している半導体集積回路装置。
【００４１】１９．半導体集積回路ウエハの第１の主面
のシリコン表面に形成された酸化シリコン膜を含むゲー
ト絶縁膜上に、ホウ素がドープされた多結晶シリコン膜
と、前記多結晶シリコン膜上に直接またはバリア層を介
して積層された高融点金属膜とで構成されるゲート電極
が形成されたデュアルゲートＣＭＯＳを有する半導体集
積回路装置であって、前記ゲート電極の一部を構成する
前記多結晶シリコン膜の端部および下面は、熱酸化膜で
覆われている半導体集積回路装置。
【００４２】２０．前記１９において、前記ゲート絶縁
膜は、酸窒化シリコン膜を含む半導体集積回路装置。
【００４３】２１．半導体基板の主面に形成したゲート
酸化膜上にホウ素を含んだ多結晶シリコン膜と高融点金
属膜とを直接またはバリア層を介して積層してなる導電
膜を形成した後、前記導電膜をパターニングしてＭＯＳ
ＦＥＴのゲート電極を形成する工程と、水素ガスおよび
酸素ガスと水素ガスとから触媒により合成された水蒸気
を含む混合ガスを所定の温度に加熱された前記半導体基
板の主面またはその近傍に供給し、前記半導体基板の主
面を選択的に酸化することによって、前記パターニング
の際にエッチングされた前記ゲート電極の端部下の前記
ゲート酸化膜のプロファイルを改善する熱処理工程とを
含み、前記熱処理は、前記高融点金属膜が実質的に酸化
されず、かつ前記ゲート電極の一部を構成する前記多結
晶シリコン膜中のホウ素が前記ゲート酸化膜を通って前
記半導体基板に拡散しない条件下で行う半導体集積回路
装置の製造方法。
【００４４】２２．前記２１において、前記高融点金属
膜はタングステンからなり、前記バリア層は窒化タング
ステンからなる半導体集積回路装置の製造方法。
【００４５】２３．前記２１において、前記ゲート電極
の中央部下の前記ゲート酸化膜の膜厚は、３．５nm以下
である半導体集積回路装置の製造方法。
【００４６】２４．前記２１において、前記ゲート電極
のゲート長は、０．１８μｍ以下である半導体集積回路
装置の製造方法。
【００４７】２５．前記２２において、前記熱処理の温
度は、６５０〜９００℃である半導体集積回路装置の製
造方法。
【００４８】２６．前記２２において、前記熱処理の温
度は、７５０〜９００℃である半導体集積回路装置の製
造方法。
【００４９】２７．前記２２において、前記熱処理の温
度は、８５０℃程度である半導体集積回路装置の製造方
法。
【００５０】２８．前記２６において、前記混合ガス中
の水分濃度は、１〜５０％である半導体集積回路装置の
製造方法。
【００５１】２９．前記２７において、前記混合ガス中
の水分濃度は、５０％程度である半導体集積回路装置の
製造方法。
【００５２】３０．前記２２において、前記混合ガスの
圧力は、７００Torr以下の減圧である半導体集積回路装
置の製造方法。
【００５３】３１．前記２２において、前記混合ガスの
圧力は、７００〜８００Torrの常圧である半導体集積回
路装置の製造方法。
【００５４】３２．前記２２において、前記混合ガスの
圧力は、８００Torr以上の陽圧である半導体集積回路装
置の製造方法。
【００５５】３３．以下の工程を含む半導体集積回路装
置の製造方法； （ａ）半導体基板の主面にゲート酸化膜を形成した後、
前記ゲート酸化膜上に多結晶シリコン膜を形成する工
程、（ｂ）前記半導体基板の第１領域の前記多結晶シリ
コン膜にホウ素を含むｐ型不純物をドープしてｐ型多結
晶シリコン膜を形成し、前記半導体基板の第２領域の前
記多結晶シリコン膜にｎ型不純物をドープしてｎ型多結
晶シリコン膜を形成する工程、（ｃ）前記ｐ型多結晶シ
リコン膜および前記ｎ型多結晶シリコン膜のそれぞれの
上部を含む前記半導体基板上に直接またはバリア層を介
して高融点金属膜を形成する工程、（ｄ）前記ｐ型多結
晶シリコン膜および前記ｎ型多結晶シリコン膜とそれら
の上部に形成した前記高融点金属膜とをパターニングす
ることによって、前記半導体基板の前記第１領域に前記
ｐ型多結晶シリコン膜と前記高融点金属膜とで構成され
るｐチャネル型ＭＯＳＦＥＴの第１ゲート電極を形成
し、前記半導体基板の前記第２領域に前記ｎ型多結晶シ
リコン膜と前記高融点金属膜とで構成されるｎチャネル
型ＭＯＳＦＥＴの第２ゲート電極を形成する工程、
（ｅ）水素ガスおよび酸素ガスと水素ガスとから触媒に
より合成された水蒸気を含む混合ガスを所定の温度に加
熱された前記半導体基板の主面またはその近傍に供給
し、前記第１ゲート電極および前記第２ゲート電極のそ
れぞれの一部を構成する前記高融点金属膜が実質的に酸
化されず、かつ前記第１ゲート電極の他の一部を構成す
る前記ｐ型多結晶シリコン膜中のホウ素が前記ゲート酸
化膜を通って前記半導体基板に拡散しない条件下で前記
半導体基板の主面を選択的に酸化することによって、前
記パターニングの際にエッチングされた前記第１ゲート
電極および前記第２ゲート電極のそれぞれの端部下の前
記ゲート酸化膜のプロファイルを改善する熱処理を行う
工程。
【００５６】３４．前記３３において、前記高融点金属
膜はタングステンからなり、前記バリア層は窒化タング
ステンからなる半導体集積回路装置の製造方法。
【００５７】３５．前記３３において、前記第１ゲート
電極および前記第２ゲート電極のそれぞれの中央部下の
前記ゲート酸化膜の膜厚は、３．５nm以下である半導体
集積回路装置の製造方法。
【００５８】３６．前記３３において、前記第１ゲート
電極および前記第２ゲート電極のそれぞれのゲート長
は、０．１８μｍ以下である半導体集積回路装置の製造
方法。
【００５９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、以下の実施の形態では、特に必要なとき以外は同一
または同様な部分の説明を原則として繰り返さない。
【００６０】さらに、以下の実施の形態では、便宜上そ
の必要があるときは、複数のセクションまたは実施の形
態に分割して説明するが、特に明示した場合を除き、そ
れらは互いに無関係なものではなく、一方は他方の一部
または全部の変形例、詳細、補足説明などの関係にあ
る。また、以下の実施の形態において、要素の数等（個
数、数値、量、範囲などを含む）に言及する場合、特に
明示したときおよび原理的に明らかに特定の数に限定さ
れるときを除き、その特定の数に限定されるものではな
く、特定の数以上でも以下でもよい。さらに、以下の実
施の形態において、その構成要素（要素ステップ等を含
む）は、特に明示した場合および原理的に明らかに必須
であると考えられる場合を除き、必ずしも必須のもので
はないことは言うまでもない。
【００６１】同様に、以下の実施の形態において、構成
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合を除き、実質的にその形状などに近似または
類似するものなどを含むものとする。このことは、上記
数値および範囲についても同様である。
【００６２】また、本願で半導体集積回路装置というと
きは、シリコンウエハ上に作られるものだけでなく、特
にそうでない旨明示された場合を除き、ＴＦＴ液晶など
の他の基板上に作られるものも含むものとする。
【００６３】本実施の形態は、ｎチャネル型ＭＩＳＦＥ
Ｔとｐチャネル型ＭＩＳＦＥＴとで集積回路を構成した
ＣＭＯＳ ＬＳＩの製造方法に適用したものである。こ
のＣＭＯＳ ＬＳＩを製造するには、まず、図１に示す
ように、比抵抗が１０Ωcm程度の単結晶シリコンからな
る半導体基板１を８５０℃程度で熱処理してその主面に
膜厚１０nm程度の薄い酸化シリコン膜２（パッド酸化
膜）を形成し、次いでこの酸化シリコン膜２の上に膜厚
１２０nm程度の窒化シリコン膜３をＣＶＤ(Chemical Va
por Deposition) 法で堆積した後、フォトレジスト膜を
マスクにしたドライエッチングで素子分離領域の窒化シ
リコン膜３と酸化シリコン膜２とを除去する。上記酸化
シリコン膜２は、後の工程で素子分離溝の内部に埋め込
まれる酸化シリコン膜をデンシファイ（焼き締め）する
ときなどに基板に加わるストレスを緩和する目的で形成
される。また、窒化シリコン膜３は酸化されにくい性質
を持つので、その下部（活性領域）の基板表面の酸化を
防止するマスクとして利用される。
【００６４】次に、図２に示すように、窒化シリコン膜
３をマスクにしたドライエッチングで素子分離領域の半
導体基板１に深さ３５０nm程度の溝４ａを形成した後、
上記エッチングで溝４ａの内壁に生じたダメージ層を除
去するために、半導体基板１を１０００℃程度で熱処理
して溝４ａの内壁に膜厚１０nm程度の薄い酸化シリコン
膜５を形成する。
【００６５】次に、図３に示すように、半導体基板１上
に膜厚３８０nm程度の酸化シリコン膜６をＣＶＤ法で堆
積し、次いで酸化シリコン膜６の膜質を改善するため
に、半導体基板１を熱処理して酸化シリコン膜６をデン
シファイ（焼締め）する。その後、窒化シリコン膜３を
ストッパに用いた化学的機械研磨(Chemical Mechanical
Polishing; ＣＭＰ) 法で酸化シリコン膜６を研磨して
溝４ａの内部に残すことにより、表面が平坦化された素
子分離溝４を形成する。なお、本願においてウエハ（基
板）の主面（素子形成面）の機械的平坦化というときに
は、浮遊砥粒によるＣＭＰに限らず、固定砥粒を用いた
同様の平坦化およびそれらの中間的形態を含むものとす
る。
【００６６】次に、熱リン酸を用いたウェットエッチン
グで半導体基板１の活性領域上に残った窒化シリコン膜
３を除去した後、図４に示すように、半導体基板１のｎ
チャネル型ＭＩＳＦＥＴを形成する領域にＢ（ホウ素）
をイオン打ち込みしてｐ型ウエル７を形成し、ｐチャネ
ル型ＭＩＳＦＥＴを形成する領域にＰ（リン）をイオン
打ち込みしてｎ型ウエル８を形成する。
【００６７】その後、上記ｐ型ウエル７にｎチャネル型
ＭＩＳＦＥＴのしきい値電圧（Ｖth）を調整するための
Ｂ（ホウ素）をイオン打ち込みし、ｎ型ウエル８にｐチ
ャネル型ＭＩＳＦＥＴのしきい値電圧（Ｖth）を調整す
るためのＰ（リン) をイオン打ち込みする。
【００６８】次に、図５に示すように、ｐ型ウエル７お
よびｎ型ウエル８のそれぞれの表面の酸化シリコン膜２
をＨＦ（フッ酸）系の洗浄液を使って除去した後、半導
体基板１をウェット酸化してｐ型ウエル７およびｎ型ウ
エル８のそれぞれの表面に膜厚３．５nm程度の清浄なゲ
ート酸化膜９を形成する。
【００６９】特に限定はされないが、上記ゲート酸化膜
９を形成した後、半導体基板１をＮＯ（酸化窒素）ある
いはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理することに
よって、ゲート酸化膜９と半導体基板１との界面に窒素
を偏析させる酸窒化処理を行ってもよい。ゲート酸化膜
９が３．５nm程度まで薄くなると、半導体基板１との熱
膨張係数差に起因して両者の界面に生じる歪みが顕在化
し、ホットキャリアの発生を誘発する。半導体基板１と
の界面に偏析した窒素はこの歪みを緩和するので、上記
の酸窒化処理は、極めて薄いゲート酸化膜９の信頼性を
向上できる。
【００７０】次に、図６に示すように、半導体基板１上
に膜厚９０〜１００nm程度のノンドープ多結晶シリコン
膜をＣＶＤ法で堆積した後、ｎチャネル型ＭＩＳＦＥＴ
を形成する領域（ｐ型ウエル７）のノンドープ多結晶シ
リコン膜にＰ（リン）をイオン打ち込みしてｎ型多結晶
シリコン膜１０ｎを形成し、ｐチャネル型ＭＩＳＦＥＴ
を形成する領域（ｎ型ウエル８）のノンドープ多結晶シ
リコン膜にＢ（ホウ素) をイオン打ち込みしてｐ型多結
晶シリコン膜１０ｐを形成する。
【００７１】次に、図７に示すように、ｎ型多結晶シリ
コン膜１０ｎおよびｐ型多結晶シリコン膜１０ｐのそれ
ぞれの上部に膜厚５nm程度のＷＮ膜１１と膜厚５０nm程
度のＷ膜１２とをスパッタリング法で堆積し、さらにＷ
膜１２の上部に膜厚２００nm程度の窒化シリコン膜１３
をＣＶＤ法で堆積した後、窒化シリコン膜１３の上部に
形成したフォトレジスト膜１４をマスクにしてこれらの
膜をドライエッチングする。これにより、ｐ型ウエル７
のゲート酸化膜９の上部にｎ型多結晶シリコン膜１０
ｎ、ＷＮ膜１１およびＷ膜１２からなるｎチャネル型Ｍ
ＩＳＦＥＴのゲート電極１５ｎが形成され、ｎ型ウエル
８のゲート酸化膜９の上部にｐ型多結晶シリコン膜１０
ｐ、ＷＮ膜１１およびＷ膜１２からなるｐチャネル型Ｍ
ＩＳＦＥＴのゲート電極１５ｐが形成される。ゲート電
極１５ｎおよびゲート電極１５ｐのそれぞれのゲート長
は、例えば０．１８μｍである。
【００７２】上記のように、ｎチャネル型ＭＩＳＦＥＴ
のゲート電極１５ｎおよびｐチャネル型ＭＩＳＦＥＴの
ゲート電極１５ｐのそれぞれの一部を低抵抗の金属
（Ｗ）で構成したポリメタル構造とすることにより、そ
のシート抵抗を２Ω／□程度にまで低減できるので、Ｃ
ＭＯＳ回路のゲート遅延を抑制して高速動作を実現する
ことができる。
【００７３】その後、ゲート電極１５ｎ、１５ｐの加工
に用いたフォトレジスト膜１４をアッシング（灰化）処
理で除去し、さらにフッ酸などのエッチング液を使っ
て、半導体基板１の表面に残ったドライエッチング残渣
やアッシング残渣を除去する。このウェットエッチング
を行うと、図８に示すように、ゲート電極１５ｎ（ゲー
ト電極１５ｐも同様）の下部以外の領域のゲート酸化膜
９が削られてその膜厚がエッチング前の半分程度まで薄
くなると同時に、ゲート側壁下部のゲート酸化膜９も等
方的にエッチングされてアンダーカットが生じるので、
そのままではゲート電極１５ｎ、１５ｐの耐圧が低下す
るなどの不具合が生じる。そこで、上記ウェットエッチ
ングで削れたゲート酸化膜９を補填・再生するために、
以下のような方法で再酸化（ライト酸化）処理を行う。
なお、このライト酸化処理については、本発明者等によ
る特願平９−１４２３１５号に詳細な記載がある。
【００７４】図９（ａ）は、ライト酸化処理に用いる枚
葉式酸化炉の具体的な構成の一例を示す概略平面図、図
９（ｂ）は、図９（ａ）のＢ−Ｂ' 線に沿った断面図で
ある。
【００７５】この枚葉式酸化炉１００は、多重壁石英管
で構成されたチャンバ１０１を備えており、その上部お
よび下部には半導体ウエハ１Ａを加熱するヒータ１０２
ａ、１０２ｂが設置されている。チャンバ１０１の内部
には、このヒータ１０２ａ、１０２ｂから供給される熱
を半導体ウエハ１Ａの全面に均等に分散させる円盤状の
均熱リング１０３が収容され、その上部に半導体ウエハ
１Ａを水平に保持するサセプタ１０４が載置されてい
る。均熱リング１０３は、石英あるいはＳｉＣ（シリコ
ンカーバイド）などの耐熱材料で構成され、チャンバ１
０１の壁面から延びる支持アーム１０５によって支持さ
れている。均熱リング１０３の近傍には、サセプタ１０
４に保持された半導体ウエハ１Ａの温度を測定する熱電
対１０６が設置されている。半導体ウエハ１Ａの加熱
は、ヒータ１０２ａ、１０２ｂによる加熱方式の他、例
えば図１０に示すようなハロゲンランプ１０７を用いた
ＲＴＡ(Rapid Thermal Annealing) 方式を採用してもよ
い。
【００７６】チャンバ１０１の壁面の一部には、チャン
バ１０１内に水蒸気／水素混合ガスとパージガスとを導
入するためのガス導入管１０８の一端が接続されてい
る。このガス導入管１０８の他端には、後述する触媒方
式のガス生成装置が接続されている。ガス導入管１０８
の近傍には、多数の貫通孔１０９を備えた隔壁１１０が
設けられており、チャンバ１０１内に導入された気体
は、この隔壁１１０の貫通孔１０９を通過してチャンバ
１０１内に均等に行き渡る。チャンバ１０１の壁面の他
の一部には、チャンバ１０１内に導入された上記ガスを
排出するための排気管１１１の一端が接続されている。
【００７７】図１１は、上記枚葉式酸化炉１００のチャ
ンバ１０１に接続された触媒方式の水蒸気／水素混合ガ
ス生成装置を示す概略図、図１２は、このガス生成装置
の配管系統図である。このガス生成装置１４０は、耐熱
耐食性合金（例えば商品名「ハステロイ(Hastelloy) 」
として知られるＮｉ合金など）で構成された反応器１４
１を備えており、その内部にはＰｔ（プラチナ）、Ｎｉ
（ニッケル）あるいはＰｄ（パラジウム）などの触媒金
属からなるコイル１４２とこのコイル１４２を加熱する
ヒータ１４３とが収容されている。
【００７８】上記反応器１４１には、水素および酸素か
らなるプロセスガスと、窒素あるいはＡｒ（アルゴン）
などの不活性ガスからなるパージガスとがガス貯留槽１
４４ａ、１４４ｂ、１４４ｃから配管１４５を通じて導
入されるようになっている。また、ガス貯留槽１４４
ａ、１４４ｂ、１４４ｃと配管１４５の間には、ガスの
量を調節するマスフローコントローラ１４６ａ、１４６
ｂ、１４６ｃと、ガスの流路を開閉する開閉バルブ１４
７ａ、１４７ｂ、１４７ｃとが設置され、反応器１４１
内に導入されるガスの量および成分比がこれらによって
精密に制御されるようになっている。
【００７９】上記反応器１４１内に導入されたプロセス
ガス（水素および酸素）は、３５０〜４５０℃程度に加
熱されたコイル１４２に接触して励起され、水素分子か
らは水素ラジカルが生成し（Ｈ2 →２Ｈ* ）、酸素分子
からは酸素ラジカルが生成する（Ｏ2 →２Ｏ* ）。これ
ら２種のラジカルは化学的に極めて活性であるために、
速やかに反応して水を生成する（２Ｈ* ＋Ｏ* →Ｈ
2 Ｏ）。そこで、水（水蒸気）が生成するモル比（水
素：酸素＝２：１）よりも過剰の水素を含んだプロセス
ガスを反応器１４１内に導入することにより、水蒸気／
水素混合ガスが生成する。この混合ガスは、図１２に示
す希釈ライン１４８から供給される水素と混合されて所
望の水分濃度の水蒸気／水素混合ガスに調整された後、
前記ガス導入管１０８を通って枚葉式酸化炉１００のチ
ャンバ１０１に導入される。なお、この混合ガスは、窒
素やアルゴンなどの不活性ガスで適度の濃度に希釈して
チャンバ１０１に導入してもよい。また、混合ガスの圧
力は、数十Torrから数気圧の範囲で任意に設定してもよ
い。
【００８０】上記のような触媒方式のガス生成装置１４
０は、水の生成に関与する水素と酸素の量およびそれら
の比率を高精度に制御できるので、チャンバ１０１に導
入される水蒸気／水素混合ガス中の水蒸気濃度をppm オ
ーダの極低濃度から数１０％程度の高濃度まで広範囲
に、かつ高精度に制御することができる。また、反応器
１４１にプロセスガスを導入すると瞬時に水が生成され
るので、所望する水蒸気濃度の水蒸気／水素混合ガスが
リアルタイムで得られる。またこれにより、異物の混入
も最小限に抑えられるので、クリーンな水蒸気／水素混
合ガスをチャンバ１０１に導入することができる。
【００８１】なお、反応器１４１内の触媒金属は、水素
および酸素をラジカル化できるものであれば前述した金
属に限定されない。また、触媒金属はコイル状に加工し
て使用する他、例えば中空の管あるいは細かい繊維フィ
ルタなどに加工し、その内部にプロセスガスを通しても
よい。
【００８２】図１３は、水蒸気／水素混合ガスを使った
酸化還元反応の平衡蒸気圧比（ＰH2 O ／ＰH2）の温度依
存性を示すグラフであり、図中の曲線（ａ）〜（ｅ）
は、それぞれＷ、Ｍｏ、Ｔａ（タンタル）、Ｓｉ、Ｔｉ
の平衡蒸気圧比を示している。
【００８３】図示のように、枚葉式酸化炉１００のチャ
ンバ１０１に導入する水蒸気／水素混合ガスの水蒸気／
水素分圧比を曲線（ａ）と曲線（ｄ）とに挟まれた領域
の範囲内に設定することにより、ゲート電極（１５ｎ、
１５ｐ）の一部を構成するＷ膜１２およびバリア層であ
るＷＮ膜１１を酸化することなしに、Ｓｉ（半導体基板
１および多結晶シリコン膜１０ｎ、１０ｐ）のみを選択
的に酸化することができる。また図示のように、金属
（Ｗ、Ｍｏ、Ｔａ、Ｔｉ）、Ｓｉのいずれも水蒸気／水
素混合ガス中の水蒸気濃度が高くなるにつれて酸化速度
は大きくなる。すなわち、水蒸気／水素混合ガス中の水
蒸気濃度を高くすることにより、より短時間の熱処理で
Ｓｉを選択的に酸化することができる。
【００８４】同様に、ゲート電極（１５ｎ、１５ｐ）の
高融点金属部分をＭｏ膜で構成した場合には、水蒸気／
水素分圧比を曲線（ｂ）と曲線（ｄ）とに挟まれた領域
の範囲内に設定することにより、Ｍｏ膜を酸化すること
なしにＳｉのみを選択的に酸化することができる。ま
た、ゲート電極（１５ｎ、１５ｐ）の一部をＴａ膜で構
成した場合には、水蒸気／水素分圧比を曲線（ｃ）と曲
線（ｄ）とに挟まれた領域の範囲内に設定することによ
り、Ｔａ膜を酸化することなしにＳｉのみを選択的に酸
化することができる。
【００８５】一方、図示のように、水蒸気／水素混合ガ
ス雰囲気中でＴｉはＳｉよりも酸化速度が大きいため
に、ゲート電極（１５ｎ、１５ｐ）のメタル部分をＴｉ
膜で構成したり、バリア層をＴｉＮ膜で構成したりした
場合には、Ｓｉ（半導体基板１および多結晶シリコン膜
１０ｎ、１０ｐ）のみを選択的に酸化しようとしてもＴ
ｉ膜やＴｉＮ膜が同時に酸化されてしまうために、ゲー
ト電極の剥離が生じたりする。
【００８６】図１４は、上記水蒸気／水素混合ガスを使
った酸化処理時間と酸化シリコンの膜厚との関係を示す
グラフである。図示のように、酸化シリコンの膜厚は、
酸化時間にほぼ比例して増加するが、水分濃度が０％の
場合は、酸化時間を増やしても膜厚は増加しない。
【００８７】また、図１５および図１６は、水蒸気／水
素混合ガスの水分濃度を１０％、１５％とした場合にお
いて、一定の酸化膜厚（２、３、４、５nm）を得るのに
必要な酸化温度と酸化時間との関係を示すグラフであ
る。図示のように、いずれの場合も一定の酸化膜厚を得
るのに必要な酸化時間は、酸化温度にほぼ比例して短く
なる。
【００８８】一方、図１７は、膜厚３．５nmの酸化シリ
コン膜上に形成した膜厚１００nmの多結晶シリコン膜に
打ち込みエネルギー５keＶ、ドーズ量４×１０15/cm2の
条件でＢ（ホウ素）をドープして形成したゲート電極を
熱処理したときの温度とＶFB（Ｖthとほぼ等価）との関
係を示すグラフである。図示のように、熱処理温度が８
５０℃程度を超えると、酸化シリコン膜を通って基板に
拡散するゲート電極中のＢ（ホウ素）の量が急激に増大
することに起因してＶFBも急激に増大することが分か
る。
【００８９】以上のことから、ゲート電極（１５ｎ、１
５ｐ）の一部を構成するＷ膜１２およびバリア層である
ＷＮ膜１１を酸化することなしに、Ｓｉ（半導体基板１
および多結晶シリコン膜１０ｎ、１０ｐ）のみを選択的
に酸化し、かつゲート電極（１５ｐ）の他の一部を構成
するｐ型多結晶シリコン膜１０ｐ中のＢ（ホウ素）がゲ
ート酸化膜９を通って半導体基板１（ｎ型ウエル８）に
拡散しないような低熱負荷条件下でゲート酸化膜９を補
填・再生するためのライト酸化処理を行うには、半導体
ウエハ１Ａの加熱温度を酸化シリコン膜の品質が低下し
ない下限温度である６５０℃から半導体ウエハ１Ａの表
面荒れが発生し易くなる９００℃の範囲内、好ましくは
７５０〜９００℃の範囲内に設定し、より好ましくはＢ
（ホウ素）の基板への拡散が抑制できる上限温度である
８５０℃程度に設定する。また、このときの水蒸気／水
素混合ガスの水分濃度は、酸化シリコン膜が成長する実
用的な下限濃度である１％から前記酸化還元反応で酸化
が進行する水分濃度の上限値の範囲内とし、特に、半導
体ウエハ１Ａの加熱温度を８５０℃程度に設定した場合
は、酸化反応速度を大きくするために水分濃度を少なく
とも３０％程度以上に設定することが好ましく、より好
ましくは水分濃度の上限値である５０％程度（図１３参
照）に設定する。
【００９０】次に、前記枚葉式酸化炉１００を使ったラ
イト酸化プロセスシーケンスの一例を図１８を参照しな
がら説明する。
【００９１】まず、枚葉式酸化炉１００のチャンバ１０
１を開放し、その内部にパージガス（窒素）を導入しな
がら、前記ゲート電極１５ｎ、１５ｐの加工が終わった
半導体ウエハ１Ａをサセプタ１０４の上にロードする。
その後、チャンバ１０１を閉鎖し、引き続きパージガス
を導入してチャンバ１０１内のガス交換を十分に行う。
サセプタ１０４は、半導体ウエハ１Ａが速やかに加熱さ
れるよう、あらかじめヒータ１０２ａ、１０２ｂで加熱
しておく（例えば８５０℃程度）。
【００９２】次に、チャンバ１０１内に水素を導入して
窒素を排出する。チャンバ１０１内に窒素が残留してい
ると不所望な窒化反応が生じたりするので、ゲート酸化
膜を極力厚くしたくない場合には、窒素を完全に排出し
ておくことが望ましい（なお、以下のライト酸化処理の
雰囲気については、水素および水分以外にも、必要に応
じてアルゴンなどの不活性ガス、酸素、窒素などを添加
することができることはいうまでもない）。
【００９３】続いて、ガス生成装置１４０の反応器１４
１に酸素と過剰の水素とを導入し、触媒作用によって酸
素と水素とから生成した水を含む水蒸気／水素混合ガス
（水分濃度は例えば５０％程度）をチャンバ１０１に導
入して半導体ウエハ１Ａの表面を所定の時間だけ酸化す
る。これにより、前記ウェットエッチングで削られて薄
くなったゲート酸化膜９が再酸化され、図１９（ａ）に
示すように、アンダーカットされたゲート電極（１５
ｎ、１５ｐ）の側壁端部のプロファイルが改善される。
すなわち、同図（ｂ）に拡大して示すように、ゲート電
極（１５ｎ、１５ｐ）の側壁端部は、エッチングによる
尖ったエッジが取り除かれて丸みを帯び、電界集中が軽
減されるようになる。
【００９４】上記のライト酸化を長時間行うと、ゲート
電極端部近傍の酸化膜厚が必要以上に厚くなり、ゲート
電極端部でオフセットが生じたり、ＭＯＳＦＥＴのしき
い値電圧（Ｖth）が設計値からずれたりする。また、ゲ
ート電極１５ｐを一部を構成するｐ型多結晶シリコン膜
１０ｐ中のＢ（ホウ素）の一部が基板（ｎ型ウエル８）
に拡散し易くなるといった問題や、実効チャネル長がゲ
ート電極（１５ｎ、１５ｐ）の加工値よりも短くなると
いった問題も生じる。
【００９５】特に、ゲート長が０．１８μｍ前後の微細
なＭＯＳＦＥＴは、ゲート加工寸法の設計値からの細り
許容量が素子設計の面から厳しく制限される。これは、
細り量が僅かに増加しただけでも短チャネル効果によっ
て、しきい値電圧が急激に減少するからである。ゲート
長が０．１８μｍ前後のゲート電極の場合、その一部を
構成する多結晶シリコン膜の側壁端部がライト酸化工程
で約０．１μｍ（両端で約０．２μｍ）酸化される程度
が、しきい値電圧の急激な減少を来さない限界と考えら
れる。従って、ライト酸化によって成長させる酸化膜厚
は、ゲート酸化膜厚の５０％増し程度を上限とするのが
望ましい。
【００９６】その後、チャンバ１０１内にパージガス
（窒素）を導入して水蒸気／水素混合ガスを排出してか
らチャンバ１０１を開放し、その内部にパージガスを導
入しながら半導体ウエハ１Ａをサセプタ１０４からアン
ロードすることにより、ライト酸化処理が終了する。
【００９７】以下、上記ライト酸化工程以後のＣＭＯＳ
プロセスを簡単に説明する。まず、図２０に示すよう
に、ｐ型ウエル７にｎ型不純物、例えばＰ（リン）をイ
オン打ち込みしてゲート電極１５ｎの両側のｐ型ウエル
７にｎ- 型半導体領域１６を形成し、ｎ型ウエル８にｐ
型不純物、例えばＢ（ホウ素）をイオン打ち込みしてゲ
ート電極１５ｐの両側のｎ型ウエル８にｐ- 型半導体領
域１７を形成した後、半導体基板１上に膜厚１００nm程
度の窒化シリコン膜１８をＣＶＤ法で堆積する。
【００９８】次に、図２１に示すように、ｐ型ウエル７
にｎ型不純物、例えばＡｓ（ヒ素）をイオン打ち込みし
てｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領域２１
（ソース、ドレイン）を形成し、ｎ型ウエル８にｐ型不
純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャ
ネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２（ソース、
ドレイン）を形成する。ここまでの工程により、デュア
ルゲート構造のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐ
チャネル型ＭＩＳＦＥＴＱｐが完成する。
【００９９】次に、図２２に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜２２を堆積し、化学的機
械研磨法を用いてその表面を平坦化した後、フォトレジ
スト膜をマスクにしたドライエッチングでｎ+ 型半導体
領域２０（ソース、ドレイン）およびｐ+ 型半導体領域
２１（ソース、ドレイン）の上部の酸化シリコン膜２２
を除去する。このエッチングは、窒化シリコン膜１３、
１９に対する酸化シリコン膜２２のエッチングレートが
大きくなるような条件で行い、ｎ+ 型半導体領域２０
（ソース、ドレイン）およびｐ+ 型半導体領域２１（ソ
ース、ドレイン）のそれぞれの上部の窒化シリコン膜１
８が除去されないようにする。
【０１００】次に、ｎ+ 型半導体領域２０（ソース、ド
レイン）およびｐ+ 型半導体領域２１（ソース、ドレイ
ン）のそれぞれの上部の窒化シリコン膜１８とゲート酸
化膜９とを除去することにより、ｎ+ 型半導体領域２０
（ソース、ドレイン）の上部にコンタクトホール２３を
形成し、ｐ+ 型半導体領域２１（ソース、ドレイン）の
上部にコンタクトホール２４を形成する。このエッチン
グは、半導体基板１の削れ量を最少とするために、オー
バーエッチング量を必要最小限にとどめると共に、半導
体基板１（シリコン）に対する選択比を大きく取れるエ
ッチングガスを使用する。また、このエッチングは、窒
化シリコン膜１９が異方的にエッチングされるような条
件で行い、ゲート電極（１５ｎ、１５ｐ）の側壁に窒化
シリコン膜１８が残るようにする。このようにすると、
コンタクトホール２３は、ゲート電極１５ｎに対し、ま
たコンタクトホール２４は、ゲート電極１５ｐに対して
それぞれ自己整合で形成される。
【０１０１】次に、図２３に示すように、酸化シリコン
膜２２の上部に堆積したＷ膜をパターニングして配線２
５〜３０を形成することにより、本実施の形態のＣＭＯ
ＳＬＳＩが略完成する。
【０１０２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【０１０３】例えば上記したゲート酸化膜のライト酸化
処理は、図２４に示すようなバッチ式縦型酸化炉１５０
に前記のような触媒方式の水蒸気／水素混合ガス生成装
置１４０を取り付けて行うこともできる。この種のバッ
チ式縦型酸化炉１５０を使用する場合には、昇降温機構
を設けた酸化炉を使用するとよい。このバッチ式縦型酸
化炉１５０を使ったライト酸化処理プロセスのシーケン
スの一例を図２５に示す。
【０１０４】また、前記実施の形態ではポリメタル構造
のゲート電極を加工する場合について説明したが、本発
明のライト酸化処理は、ホウ素がドープされた多結晶シ
リコン膜上にタングステンシリサイドなどの高融点金属
膜を積層したポリサイド構造のゲート電極を加工する場
合にも適用することができる。
【０１０５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１０６】本発明によれば、ポリメタルゲート構造と
デュアルゲート構造とを採用するＣＭＯＳ ＬＳＩにお
いて、ゲート電極の一部を構成する高融点金属膜の酸化
と、ゲート電極の他の一部を構成するｐ型多結晶シリコ
ン膜中のホウ素の拡散とを共に抑制することができる。
これにより、短ゲート長の微細なＭＯＳＦＥＴで構成さ
れるＣＭＯＳ ＬＳＩの信頼性、製造歩留まりを向上さ
せることができる。特に、ゲート長が０．１８μｍ以下
の微細なＭＯＳＦＥＴで構成されるＣＭＯＳＬＳＩの場
合、上記した効果はさらに顕著である。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳ ＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳ ＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳ ＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳ ＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳ ＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳ ＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳ ＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳ ＬＳＩ
の製造方法を示す半導体基板の要部拡大断面図である。
【図９】（ａ）はライト酸化処理に使用する枚葉式酸化
炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ' 線に沿っ
た断面図である。
【図１０】（ａ）はライト酸化処理に使用する枚葉式酸
化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ' 線に沿
った断面図である。
【図１１】本発明の一実施の形態で使用する触媒方式の
水蒸気／水素混合ガス生成装置の概略図である。
【図１２】図１１に示す水蒸気／水素混合ガス生成装置
の配管系統図である。
【図１３】水蒸気／水素混合ガスを使った酸化還元反応
の平衡蒸気圧比の温度依存性を示すグラフである。
【図１４】水蒸気／水素混合ガスを使った酸化処理時間
と酸化シリコンの膜厚との関係を示すグラフである。
【図１５】酸化温度と酸化時間との関係を示すグラフで
ある。
【図１６】酸化温度と酸化時間との関係を示すグラフで
ある。
【図１７】ゲート電極を熱処理したときの温度とＶFBと
の関係を示すグラフである。
【図１８】枚葉式酸化炉を使ったライト酸化プロセスの
シーケンスを示す図である。
【図１９】（ａ）、（ｂ）は、ライト酸化処理後のゲー
ト酸化膜の状態を示す半導体基板の要部拡大断面図であ
る。
【図２０】本発明の一実施の形態であるＣＭＯＳ ＬＳ
Ｉの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＣＭＯＳ ＬＳ
Ｉの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＣＭＯＳ ＬＳ
Ｉの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＣＭＯＳ ＬＳ
Ｉの製造方法を示す半導体基板の要部断面図である。
【図２４】ライト酸化処理に使用するバッチ式縦型酸化
炉の概略断面図である。
【図２５】バッチ式縦型酸化炉を使ったライト酸化プロ
セスのシーケンスを示す図である。
【符号の説明】
１ 半導体基板 １Ａ 半導体ウエハ ２ 酸化シリコン膜（パッド酸化膜） ３ 窒化シリコン膜 ４ 素子分離溝 ４ａ 溝 ５ 酸化シリコン膜 ６ 酸化シリコン膜 ７ ｐ型ウエル ８ ｎ型ウエル ９ ゲート酸化膜 １０ｎ ｎ型多結晶シリコン膜 １０ｐ ｐ型多結晶シリコン膜 １１ ＷＮ膜 １２ Ｗ膜 １３ 窒化シリコン膜 １４ フォトレジスト膜 １５ｎ ゲート電極 １５ｐ ゲート電極 １６ ｎ- 型半導体領域 １７ ｐ- 型半導体領域 １８ 窒化シリコン膜 ２０ ｎ+ 型半導体領域（ソース、ドレイン） ２１ ｐ+ 型半導体領域（ソース、ドレイン） ２２ 酸化シリコン膜 ２３ コンタクトホール ２４ コンタクトホール ２５〜３０ 第１層配線 １００ 枚葉式酸化炉 １０１ チャンバ １０２ａ、１０２ｂ ヒータ １０３ 均熱リング １０４ サセプタ １０５ 支持アーム １０６ 熱電対 １０７ ハロゲンランプ １０８ ガス導入管 １０９ 貫通孔 １１０ 隔壁 １１１ 排気管 １４０ ガス生成装置 １４１ 反応器 １４２ コイル １４３ ヒータ １４４ａ〜１４４ｃ ガス貯留槽 １４５ 配管 １４６ａ〜１４６ｃ マスフローコントローラ １４７ａ〜１４７ｃ 開閉バルブ １４８ 希釈ライン Ｑｎ ｎチャネル型ＭＯＳＦＥＴ Ｑｐ ｐチャネル型ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 花岡 裕子 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
    酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
    プされた多結晶シリコン膜を形成する工程、（ｂ）前記
    多結晶シリコン膜上に、直接またはバリア層を介してタ
    ングステンを主成分とする高融点金属膜を形成する工
    程、（ｃ）前記多結晶シリコン膜および前記高融点金属
    膜をパターニングすることによって、ゲート電極を形成
    する工程、（ｄ）前記工程（ｃ）の後、水素ガスおよび
    水蒸気を含む混合ガス雰囲気下で前記ゲート電極の端部
    に対応する部分の前記シリコン表面および前記多結晶シ
    リコン膜を熱酸化処理する工程。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記バリア層は、窒化タングステン膜
    を含むことを特徴とする半導体集積回路装置の製造方
    法。
  3. 【請求項３】 請求項２記載の半導体集積回路装置の製
    造方法であって、前記工程（ｄ）の熱酸化処理は、前記
    高融点金属膜および前記バリア層を実質的に酸化しない
    条件下で行うことを特徴とする半導体集積回路装置の製
    造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記ゲート絶縁膜は、酸窒化シリコン
    膜を含むことを特徴とする半導体集積回路装置の製造方
    法。
  5. 【請求項５】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
    酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
    プされた多結晶シリコン膜を形成する工程、（ｂ）前記
    多結晶シリコン膜上に、直接またはバリア層を介して高
    融点金属膜を形成する工程、（ｃ）前記多結晶シリコン
    膜および前記高融点金属膜をパターニングすることによ
    って、ゲート電極を形成する工程、（ｄ）前記工程
    （ｃ）の後、水素ガスおよび水蒸気を含む混合ガス雰囲
    気下で前記ゲート電極の端部に対応する部分の前記シリ
    コン表面および前記多結晶シリコン膜を熱酸化処理する
    工程。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の製
    造方法であって、前記多結晶シリコン膜と前記高融点金
    属膜との間に前記バリア層を介在させることを特徴とす
    る半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体集積回路装置の製
    造方法であって、前記工程（ｄ）の熱酸化処理は、前記
    高融点金属膜および前記バリア層を実質的に酸化しない
    条件下で行うことを特徴とする半導体集積回路装置の製
    造方法。
  8. 【請求項８】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
    酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
    プされた多結晶シリコン膜を主成分とする第１導電膜を
    形成する工程、（ｂ）前記第１導電膜上に、直接または
    バリア層を介して高融点金属膜を形成する工程、（ｃ）
    前記第１導電膜および前記高融点金属膜をパターニング
    することによって、ゲート電極を形成する工程、（ｄ）
    前記工程（ｃ）の後、水素ガスおよび酸素ガスと水素ガ
    スとから触媒により合成された水蒸気を含む混合ガス雰
    囲気下で前記ゲート電極の端部に対応する部分の前記シ
    リコン表面および前記多結晶シリコン膜を熱酸化処理す
    る工程。
  9. 【請求項９】 請求項８記載の半導体集積回路装置の製
    造方法であって、前記工程（ｄ）の熱酸化処理は、前記
    高融点金属膜を実質的に酸化しない条件下で行うことを
    特徴とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 以下の工程を含むことを特徴とするデ
    ュアルゲートＣＭＯＳを有する半導体集積回路装置の製
    造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
    酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
    プされた多結晶シリコン膜を形成する工程、（ｂ）前記
    多結晶シリコン膜上に、窒化タングステン膜を含むバリ
    ア層を介してタングステンを主成分とする高融点金属膜
    を形成する工程、（ｃ）前記多結晶シリコン膜、前記バ
    リア層および前記高融点金属膜をパターニングすること
    によって、ゲート電極を形成する工程、（ｄ）前記工程
    （ｃ）の後、水素ガスおよび水蒸気を含む混合ガス雰囲
    気下で、前記ゲート電極の端部に対応する部分の前記シ
    リコン表面および前記多結晶シリコン膜を、前記高融点
    金属膜を実質的に酸化しないように熱酸化処理する工
    程。
  11. 【請求項１１】 以下の工程を含むことを特徴とするデ
    ュアルゲートＣＭＯＳを有する半導体集積回路装置の製
    造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
    酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
    プされた多結晶シリコン膜を形成する工程、（ｂ）前記
    多結晶シリコン膜上に、窒化タングステン膜を含むバリ
    ア層を介してタングステンを主成分とする高融点金属膜
    を形成する工程、（ｃ）前記多結晶シリコン膜、前記バ
    リア層および前記高融点金属膜をパターニングすること
    によって、ゲート電極を形成する工程、（ｄ）前記工程
    （ｃ）の後、シリコンおよび多結晶シリコンに対して酸
    化性および還元性を有する混合ガス雰囲気下で、前記高
    融点金属膜を実質的に酸化しないように、前記シリコン
    表面および前記多結晶シリコン膜を熱酸化処理する工
    程。
  12. 【請求項１２】 以下の工程を含むことを特徴とするデ
    ュアルゲートＣＭＯＳを有する半導体集積回路装置の製
    造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
    酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
    プされた多結晶シリコン膜を形成する工程、（ｂ）前記
    多結晶シリコン膜上に、直接またはバリア層を介してタ
    ングステンを主成分とする高融点金属膜を形成する工
    程、（ｃ）前記多結晶シリコン膜および前記高融点金属
    膜をパターニングすることによって、ゲート電極を形成
    する工程、（ｄ）前記工程（ｃ）の後、シリコンおよび
    多結晶シリコンに対して酸化性および還元性を有する混
    合ガス雰囲気下で、前記高融点金属膜を実質的に酸化し
    ないように、前記シリコン表面および前記多結晶シリコ
    ン膜を熱酸化処理する工程。
  13. 【請求項１３】 以下の工程を含むことを特徴とするデ
    ュアルゲートＣＭＯＳを有する半導体集積回路装置の製
    造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
    酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
    プされた多結晶シリコン膜を形成する工程、（ｂ）前記
    多結晶シリコン膜上に、窒化タングステン膜を含むバリ
    ア層を介してタングステンを主成分とする高融点金属膜
    を形成する工程、（ｃ）前記多結晶シリコン膜、前記バ
    リア層および前記高融点金属膜をパターニングすること
    によって、ゲート電極を形成する工程、（ｄ）前記工程
    （ｃ）の後、水素ガスおよび水蒸気を含む混合ガス雰囲
    気下で、前記高融点金属膜を実質的に酸化しないよう
    に、前記ゲート電極の端部に対応する部分の前記シリコ
    ン表面および前記多結晶シリコン膜を熱酸化処理するこ
    とによって、前記工程（ｃ）のパターニングの際にエッ
    チングされた前記ゲート電極の端部下の前記酸化シリコ
    ン膜を補填する工程。
  14. 【請求項１４】 以下の工程を含むことを特徴とするデ
    ュアルゲートＣＭＯＳを有する半導体集積回路装置の製
    造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
    酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
    プされた多結晶シリコン膜を形成する工程、（ｂ）前記
    多結晶シリコン膜上に、窒化タングステン膜を含むバリ
    ア層を介してタングステンを主成分とする高融点金属膜
    を形成する工程、（ｃ）前記多結晶シリコン膜、前記バ
    リア層および前記高融点金属膜をパターニングすること
    によって、ゲート電極を形成する工程、（ｄ）前記工程
    （ｃ）の後、水素ガスおよび酸素ガスと水素ガスとから
    触媒により合成された水蒸気を含む混合ガス雰囲気下
    で、前記高融点金属膜を実質的に酸化しないように、前
    記ゲート電極の端部に対応する部分の前記シリコン表面
    および前記多結晶シリコン膜を熱酸化処理することによ
    って、前記工程（ｃ）のパターニングの際にエッチング
    された前記ゲート電極の端部下の前記酸化シリコン膜を
    補填する工程。
  15. 【請求項１５】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体ウエハの主面のシリコン表面に形成された
    酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドー
    プされた多結晶シリコン膜を形成する工程、（ｂ）前記
    多結晶シリコン膜上に、直接またはバリア層を介してタ
    ングステンを主成分とする高融点金属膜を形成する工
    程、（ｃ）前記多結晶シリコン膜および前記高融点金属
    膜をパターニングすることによって、ゲート電極を形成
    する工程、（ｄ）前記工程（ｃ）の後、水素ガスおよび
    酸素ガスと水素ガスとから触媒により合成された水蒸気
    を含む混合ガス雰囲気下で、前記ゲート電極の端部に対
    応する部分の前記シリコン表面および前記多結晶シリコ
    ン膜を熱酸化処理する工程。
  16. 【請求項１６】 半導体集積回路ウエハの第１の主面の
    シリコン表面に形成された酸化シリコン膜を含むゲート
    絶縁膜上に、ホウ素がドープされた多結晶シリコン膜
    と、前記多結晶シリコン膜上に直接またはバリア層を介
    して積層された高融点金属膜とで構成されるゲート電極
    が形成されたデュアルゲートＣＭＯＳを有する半導体集
    積回路装置であって、前記ゲート絶縁膜は、前記ゲート
    電極の一部を構成する前記多結晶シリコン膜の端部を越
    えて形成された熱酸化膜を含むことを特徴とする半導体
    集積回路装置。
  17. 【請求項１７】 半導体集積回路ウエハの第１の主面の
    シリコン表面に形成された熱酸化膜を含むゲート絶縁膜
    上に、ホウ素がドープされた多結晶シリコン膜と、前記
    多結晶シリコン膜上に直接またはバリア層を介して積層
    された高融点金属膜とで構成されるゲート電極が形成さ
    れたデュアルゲートＣＭＯＳを有する半導体集積回路装
    置であって、前記ゲート絶縁膜のうち、前記ゲート電極
    の端部下に形成された前記熱酸化膜の膜厚は、前記ゲー
    ト電極の中央部下に形成された前記熱酸化膜の膜厚より
    も大きいことを特徴とする半導体集積回路装置。
  18. 【請求項１８】 半導体集積回路ウエハの第１の主面の
    シリコン表面に形成された酸化シリコン膜を含むゲート
    絶縁膜上に、ホウ素がドープされた多結晶シリコン膜
    と、前記多結晶シリコン膜上に直接またはバリア層を介
    して積層された高融点金属膜とで構成されるゲート電極
    が形成されたデュアルゲートＣＭＯＳを有する半導体集
    積回路装置であって、前記ゲート電極の端部下に形成さ
    れた前記酸化シリコン膜は、電界集中を防止する程度に
    丸みを帯びた形状を有していることを特徴とする半導体
    集積回路装置。
  19. 【請求項１９】 半導体集積回路ウエハの第１の主面の
    シリコン表面に形成された酸化シリコン膜を含むゲート
    絶縁膜上に、ホウ素がドープされた多結晶シリコン膜
    と、前記多結晶シリコン膜上に直接またはバリア層を介
    して積層された高融点金属膜とで構成されるゲート電極
    が形成されたデュアルゲートＣＭＯＳを有する半導体集
    積回路装置であって、前記ゲート電極の一部を構成する
    前記多結晶シリコン膜の端部および下面は、熱酸化膜で
    覆われていることを特徴とする半導体集積回路装置。
  20. 【請求項２０】 請求項１９記載の半導体集積回路装置
    であって、前記ゲート絶縁膜は、酸窒化シリコン膜を含
    むことを特徴とする半導体集積回路装置。
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