JPH11354579A - 半導体チップの実装構造 - Google Patents
半導体チップの実装構造Info
- Publication number
- JPH11354579A JPH11354579A JP10160684A JP16068498A JPH11354579A JP H11354579 A JPH11354579 A JP H11354579A JP 10160684 A JP10160684 A JP 10160684A JP 16068498 A JP16068498 A JP 16068498A JP H11354579 A JPH11354579 A JP H11354579A
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- JP
- Japan
- Prior art keywords
- semiconductor chip
- electrode
- substrate
- passivation
- electrode pad
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- Withdrawn
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Abstract
(57)【要約】
【課題】 バンプ電極を用いることなく半導体チップの
フェイスダウンボンディングを可能にする。 【解決手段】 導電性接着剤により、基板上に設けられ
た端子電極と半導体チップの電極パッドを対向させ、そ
の間に異方導電接着剤を入れる。半導体チップには、電
極パッドに対応する位置に開口部を有するパシベーショ
ンが形成される。ここで、基板上の端子電極の大きさを
パシベーションの開口部の大きさより小さくし、電極パ
ッドから端子電極までの距離をパシベーションから基板
までの距離より短くする。これにより接続不良を来すこ
となくバンプ電極を不要にすることができる。
フェイスダウンボンディングを可能にする。 【解決手段】 導電性接着剤により、基板上に設けられ
た端子電極と半導体チップの電極パッドを対向させ、そ
の間に異方導電接着剤を入れる。半導体チップには、電
極パッドに対応する位置に開口部を有するパシベーショ
ンが形成される。ここで、基板上の端子電極の大きさを
パシベーションの開口部の大きさより小さくし、電極パ
ッドから端子電極までの距離をパシベーションから基板
までの距離より短くする。これにより接続不良を来すこ
となくバンプ電極を不要にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップと回
路基板上の端子電極との電気的接続を行う半導体チップ
の実装構造に関し、とくに異方性導電接着剤を用いてフ
ェイスダウンボンディングにより接続を行う半導体チッ
プの実装構造に関する。
路基板上の端子電極との電気的接続を行う半導体チップ
の実装構造に関し、とくに異方性導電接着剤を用いてフ
ェイスダウンボンディングにより接続を行う半導体チッ
プの実装構造に関する。
【０００２】
【従来の技術】異方性導電接着剤を用いた従来のフェイ
スダウン実装においては、半導体チップに形成されてい
る電極パッド上に、予めＡｕ（金）等からなるバンプ電
極を形成しておき、このバンプ電極と回路基板上の端子
電極との間に異方性導電接着剤を入れ、加熱および加圧
により半導体チップの電極パッドと回路基板上の端子電
極との導通を確保するようにしている。
スダウン実装においては、半導体チップに形成されてい
る電極パッド上に、予めＡｕ（金）等からなるバンプ電
極を形成しておき、このバンプ電極と回路基板上の端子
電極との間に異方性導電接着剤を入れ、加熱および加圧
により半導体チップの電極パッドと回路基板上の端子電
極との導通を確保するようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら従来の半
導体チップの実装構造においては、半導体チップにバン
プ電極を形成する必要があるので、その分コストアップ
になる。またバンプ電極を複数形成する場合、バンプ電
極の高さにばらつきがあると、接続不良を招くという問
題があった。
導体チップの実装構造においては、半導体チップにバン
プ電極を形成する必要があるので、その分コストアップ
になる。またバンプ電極を複数形成する場合、バンプ電
極の高さにばらつきがあると、接続不良を招くという問
題があった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に本発明は、導電性接着剤により、基板上に設けられた
端子電極に対して半導体チップの電極パッドを接続する
とともに該半導体チップを基板に対して固定する半導体
チップの実装構造において、前記電極パッドに対応する
位置に開口部を有するパシベーションを前記導電性接着
剤と前記半導体チップとの間に配設し、前記電極パッド
に対向する前記端子電極の対向面の大きさを前記開口部
の大きさより小さくし、前記電極パッドから前記端子電
極までの距離を前記パシベーションから前記基板側まで
の距離より短くしたことを特徴とする。
に本発明は、導電性接着剤により、基板上に設けられた
端子電極に対して半導体チップの電極パッドを接続する
とともに該半導体チップを基板に対して固定する半導体
チップの実装構造において、前記電極パッドに対応する
位置に開口部を有するパシベーションを前記導電性接着
剤と前記半導体チップとの間に配設し、前記電極パッド
に対向する前記端子電極の対向面の大きさを前記開口部
の大きさより小さくし、前記電極パッドから前記端子電
極までの距離を前記パシベーションから前記基板側まで
の距離より短くしたことを特徴とする。
【０００５】上記構成を有する本発明によれば、バンプ
電極を形成することなく基板上の端子電極と半導体チッ
プの電極パッドとの接続を確保することができるので、
バンプ電極のコストが削減できるとともに、バンプ電極
の高さのばらつきによる接続不良がなくなる。
電極を形成することなく基板上の端子電極と半導体チッ
プの電極パッドとの接続を確保することができるので、
バンプ電極のコストが削減できるとともに、バンプ電極
の高さのばらつきによる接続不良がなくなる。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態を図面
にしたがって説明する。なお各図面に共通の要素には同
一の符号を付す。図１は本発明の実施の形態の半導体チ
ップの実装構造を示す断面図である。
にしたがって説明する。なお各図面に共通の要素には同
一の符号を付す。図１は本発明の実施の形態の半導体チ
ップの実装構造を示す断面図である。
【０００７】図１において、基板（印刷配線板）１上に
は端子電極２が形成され、また半導体チップ３上には電
極パッド４が設けられている。半導体チップ３はフェイ
スダウン実装され、図における半導体チップ３の下側に
はパシベーション５が形成されている。半導体チップ３
と基板１の間には異方性導電接着剤６が注入されてい
る。パシベーション５は半導体チップ３の表面を保護す
るもので、ガラス等から成っている。また基板１にはス
ルーホール７が形成され、端子電極２が導体パターン１
０と接続されるようになっている。スルーホール７の中
には絶縁性樹脂１１が埋め込まれている。
は端子電極２が形成され、また半導体チップ３上には電
極パッド４が設けられている。半導体チップ３はフェイ
スダウン実装され、図における半導体チップ３の下側に
はパシベーション５が形成されている。半導体チップ３
と基板１の間には異方性導電接着剤６が注入されてい
る。パシベーション５は半導体チップ３の表面を保護す
るもので、ガラス等から成っている。また基板１にはス
ルーホール７が形成され、端子電極２が導体パターン１
０と接続されるようになっている。スルーホール７の中
には絶縁性樹脂１１が埋め込まれている。
【０００８】上記構造の実装方法を説明すると、まず半
導体チップ３上の電極パッド４と基板１上の端子電極２
との間に異方性導電接着剤６を入れる。このとき電極パ
ッド４上にバンプ電極は形成されない。次に電極パッド
４と端子電極２の位置合わせを行い、その後加熱および
加圧することにより半導体チップ３をフェイスダウンで
基板１上に実装する。
導体チップ３上の電極パッド４と基板１上の端子電極２
との間に異方性導電接着剤６を入れる。このとき電極パ
ッド４上にバンプ電極は形成されない。次に電極パッド
４と端子電極２の位置合わせを行い、その後加熱および
加圧することにより半導体チップ３をフェイスダウンで
基板１上に実装する。
【０００９】図２は実施の形態の半導体チップを示す平
面図であり、図１における半導体チップを下方から見た
図である。図２において、パシベーション５は半導体チ
ップ３のほぼ全面に渡って形成され、パシベーション５
の電極パッド４に対向する部分には開口部５ａが形成さ
れている。
面図であり、図１における半導体チップを下方から見た
図である。図２において、パシベーション５は半導体チ
ップ３のほぼ全面に渡って形成され、パシベーション５
の電極パッド４に対向する部分には開口部５ａが形成さ
れている。
【００１０】図１、図２において、パシベーション５の
開口部５ａの面積Ｓ１は、端子電極２の、電極パッド４
に対向する面の面積より大きくなっている。即ち、端子
電極２の上面の全体が、パシベーション５の開口部５ａ
の中に含まれる大きさになっている。この構成により、
図１における端子電極２上の導電粒子６ａは開口部５ａ
を介して電極パッド４とのみ接触し、パシベーション５
とは接触しない。異方導電接着剤６には導電粒子６ａが
含まれており、この導電粒子６ａが端子電極２と電極パ
ッド４とにより上下から押し潰されることにより、端子
電極２と電極パッド４との間で通電可能な状態になる。
導電粒子６ａの大きさは数〜２０μｍ程度であり、導電
粒子６ａが押し潰されて通電可能な状態になるには、端
子電極２と電極パッド４とは、間の距離が数〜２０μｍ
以下になるまで接近する。
開口部５ａの面積Ｓ１は、端子電極２の、電極パッド４
に対向する面の面積より大きくなっている。即ち、端子
電極２の上面の全体が、パシベーション５の開口部５ａ
の中に含まれる大きさになっている。この構成により、
図１における端子電極２上の導電粒子６ａは開口部５ａ
を介して電極パッド４とのみ接触し、パシベーション５
とは接触しない。異方導電接着剤６には導電粒子６ａが
含まれており、この導電粒子６ａが端子電極２と電極パ
ッド４とにより上下から押し潰されることにより、端子
電極２と電極パッド４との間で通電可能な状態になる。
導電粒子６ａの大きさは数〜２０μｍ程度であり、導電
粒子６ａが押し潰されて通電可能な状態になるには、端
子電極２と電極パッド４とは、間の距離が数〜２０μｍ
以下になるまで接近する。
【００１１】また端子電極２と電極パッド６との間の距
離Ｔ１は基板１からパシベーション５までの距離Ｔ２よ
り小さく設定されている。この構成により、図１におけ
る端子電極２上の導電粒子６ａが電極パッド４に接触す
るのが、基板１上の導電粒子６ａがパシベーション５に
接触するのより先になる。これにより基板１上の導電粒
子６ａがパシベーション５に先に接触することによる電
気的接続不良あるいはパシベーション５の破壊等を防止
できる。
離Ｔ１は基板１からパシベーション５までの距離Ｔ２よ
り小さく設定されている。この構成により、図１におけ
る端子電極２上の導電粒子６ａが電極パッド４に接触す
るのが、基板１上の導電粒子６ａがパシベーション５に
接触するのより先になる。これにより基板１上の導電粒
子６ａがパシベーション５に先に接触することによる電
気的接続不良あるいはパシベーション５の破壊等を防止
できる。
【００１２】図３は他の半導体チップの実装構造を示す
断面図である。図３において、基板１上には端子電極２
のほかにパターン８ａ、８ｂが実装されている。これら
のパターン８ａ、８ｂは半導体チップ３の搭載領域Ｔ３
より外側に形成されている。即ち、半導体チップ３の搭
載領域Ｔ３とパターン８ａ、８ｂとの間に間隙Ｔ４を設
けている。仮にパターン８ａ、８ｂが半導体チップ３の
搭載領域Ｔ３内に設けられ、パターン８ａ、８ｂとパシ
ベーション５との間の距離が端子電極２と電極パッド４
との間の距離より小さいとすると、端子電極２上の導電
粒子６ａが電極パッド４に接触するよりも先に、パター
ン８ａ、８ｂ上の導電粒子６ａがパシベーション５に接
触することになり、電気的接続不良あるいはパシベーシ
ョン５の破壊等が発生することになる。このように半導
体チップ３の搭載領域Ｔ３内をパターン非形成部とする
ことによりこれらの問題が解決される。
断面図である。図３において、基板１上には端子電極２
のほかにパターン８ａ、８ｂが実装されている。これら
のパターン８ａ、８ｂは半導体チップ３の搭載領域Ｔ３
より外側に形成されている。即ち、半導体チップ３の搭
載領域Ｔ３とパターン８ａ、８ｂとの間に間隙Ｔ４を設
けている。仮にパターン８ａ、８ｂが半導体チップ３の
搭載領域Ｔ３内に設けられ、パターン８ａ、８ｂとパシ
ベーション５との間の距離が端子電極２と電極パッド４
との間の距離より小さいとすると、端子電極２上の導電
粒子６ａが電極パッド４に接触するよりも先に、パター
ン８ａ、８ｂ上の導電粒子６ａがパシベーション５に接
触することになり、電気的接続不良あるいはパシベーシ
ョン５の破壊等が発生することになる。このように半導
体チップ３の搭載領域Ｔ３内をパターン非形成部とする
ことによりこれらの問題が解決される。
【００１３】仮にパターン８ａ、８ｂを半導体チップ３
の搭載領域Ｔ３内に設けても、パターン８ａ、８ｂとパ
シベーション５との間の距離が端子電極２と電極パッド
４との間の距離より大きければ問題はないことになる
が、この条件を満たすような高さを持ったパターン８
ａ、８ｂを製造するのは極めて困難であるので、半導体
チップ３の搭載領域Ｔ３内には全面的にパターン８ａ、
８ｂを設けないことにした方が製造上容易である。しか
しながら、上記条件を満足する高さを有するパターン８
ａ、８ｂを製造可能であれば、基板１の半導体チップ３
側で搭載領域Ｔ３内に設けるようにしてもよい。
の搭載領域Ｔ３内に設けても、パターン８ａ、８ｂとパ
シベーション５との間の距離が端子電極２と電極パッド
４との間の距離より大きければ問題はないことになる
が、この条件を満たすような高さを持ったパターン８
ａ、８ｂを製造するのは極めて困難であるので、半導体
チップ３の搭載領域Ｔ３内には全面的にパターン８ａ、
８ｂを設けないことにした方が製造上容易である。しか
しながら、上記条件を満足する高さを有するパターン８
ａ、８ｂを製造可能であれば、基板１の半導体チップ３
側で搭載領域Ｔ３内に設けるようにしてもよい。
【００１４】以上のように異方性導電接着剤を用いた半
導体チップのフェイスダウンボンディングにおいて、バ
ンプ電極を形成せずに接続を確保することができるの
で、バンプ電極のコストが削減できるとともに、バンプ
電極の高さのばらつきを考慮する必要がなくなるので、
接続品質の向上が図れる。
導体チップのフェイスダウンボンディングにおいて、バ
ンプ電極を形成せずに接続を確保することができるの
で、バンプ電極のコストが削減できるとともに、バンプ
電極の高さのばらつきを考慮する必要がなくなるので、
接続品質の向上が図れる。
【００１５】
【発明の効果】以上詳細に説明したように本発明によれ
ば、導電性接着剤により、基板上に設けられた端子電極
に対して半導体チップの電極パッドを接続するとともに
該半導体チップを基板に対して固定する半導体チップの
実装構造において、前記電極パッドに対応する位置に開
口部を有するパシベーションを前記導電性接着剤と前記
半導体チップとの間に配設し、前記電極パッドに対向す
る前記端子電極の対向面の大きさを前記開口部の大きさ
より小さくし、前記電極パッドから前記端子電極までの
距離を前記パシベーションから前記基板までの距離より
短くしたので、バンプ電極を形成することなく基板上の
端子電極と半導体チップの電極パッドとの接続を確保す
ることができるので、バンプ電極のコストが削減できる
とともに、バンプ電極の高さのばらつきによる接続不良
がなくなる。
ば、導電性接着剤により、基板上に設けられた端子電極
に対して半導体チップの電極パッドを接続するとともに
該半導体チップを基板に対して固定する半導体チップの
実装構造において、前記電極パッドに対応する位置に開
口部を有するパシベーションを前記導電性接着剤と前記
半導体チップとの間に配設し、前記電極パッドに対向す
る前記端子電極の対向面の大きさを前記開口部の大きさ
より小さくし、前記電極パッドから前記端子電極までの
距離を前記パシベーションから前記基板までの距離より
短くしたので、バンプ電極を形成することなく基板上の
端子電極と半導体チップの電極パッドとの接続を確保す
ることができるので、バンプ電極のコストが削減できる
とともに、バンプ電極の高さのばらつきによる接続不良
がなくなる。
【図１】実施の形態の半導体チップの実装構造を示す断
面図である。
面図である。
【図２】実施の形態の半導体チップを示す平面図であ
る。
る。
【図３】他の半導体チップの実装構造を示す断面図であ
る。
る。
１ 基板 ２ 端子電極 ３ 半導体チップ ４ 電極パッド ５ パシベーション ６ 異方性導電接着剤 ８ａ、８ｂ パターン
Claims (2)
- 【請求項１】 異方性導電接着剤により、基板上に設け
られた端子電極に対して半導体チップの電極パッドを接
続するとともに該半導体チップを基板に対して固定する
半導体チップの実装構造において、 前記電極パッドに対応する位置に開口部を有するパシベ
ーションを前記異方性導電接着剤と前記半導体チップと
の間に配設し、 前記電極パッドに対向する前記端子電極の対向面の大き
さを前記開口部の大きさより小さくし、 前記電極パッドから前記端子電極までの距離を前記パシ
ベーションから前記基板側までの距離より短くしたこと
を特徴とする半導体チップの実装構造。 - 【請求項２】 前記半導体チップの搭載領域内をパター
ン非形成部を設けた請求項１記載の半導体チップの実装
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160684A JPH11354579A (ja) | 1998-06-09 | 1998-06-09 | 半導体チップの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160684A JPH11354579A (ja) | 1998-06-09 | 1998-06-09 | 半導体チップの実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354579A true JPH11354579A (ja) | 1999-12-24 |
Family
ID=15720241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10160684A Withdrawn JPH11354579A (ja) | 1998-06-09 | 1998-06-09 | 半導体チップの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354579A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8198729B2 (en) | 2004-07-16 | 2012-06-12 | Megica Corporation | Connection between a semiconductor chip and a circuit component with a large contact area |
-
1998
- 1998-06-09 JP JP10160684A patent/JPH11354579A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8198729B2 (en) | 2004-07-16 | 2012-06-12 | Megica Corporation | Connection between a semiconductor chip and a circuit component with a large contact area |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |