JPH113896A - 電界効果トランジスタとその製造方法 - Google Patents

電界効果トランジスタとその製造方法

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JPH113896A
JPH113896A JP9153621A JP15362197A JPH113896A JP H113896 A JPH113896 A JP H113896A JP 9153621 A JP9153621 A JP 9153621A JP 15362197 A JP15362197 A JP 15362197A JP H113896 A JPH113896 A JP H113896A
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Abstract

(57)【要約】 【課題】ワイドリセス内にゲートリセスを有する２段リ
セス構造電界効果トランジスタにおいて、ワイドリセス
面にＡｌＧａＡｓ層が表面に露出していたためにそのト
ランジスタの耐圧又はＲＦ特性が落ちるという問題があ
った。 【解決手段】半導体基板１上に、第１活性層２、第１ス
トッパー膜３、第２活性層４、第２ストッパー層５、及
び第３活性層６を順次形成する工程と、第３活性層の一
部を第２ストッパー層が露出するまでエッチングして第
１リセスを形成する工程と、第１リセスの底面に露出し
た第２ストッパー層を除去して第２活性層を露出させる
工程と、露出した第２活性層の一部を第１ストッパー層
が露出するまでエッチングして第１リセスより幅の狭い
第２リセスを形成する工程とを有することを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電界効果トラン
ジスタ（以下ＦＥＴ）とその製造方法に関し、特に高信
頼性を要求される高出力ＧａＡｓＦＥＴとその製造方法
に関するものである。
【０００２】
【従来の技術】近年、高出力が得られるＧａＡｓＦＥＴ
が提案されている。特に、そのＦＥＴの高耐圧化の要求
にともないゲートリセスの両側が階段型の２段リセスを
備えるＧａＡｓＦＥＴが、例えば特開平８−９７２３７
に提案されている。図１０は、その従来例に示される断
面図である。
【０００３】図１０に示すように、ＧａＡｓ基板１上に
ｎ型ＧａＡｓなどの活性層２を３００ｎｍ〜５００ｎｍ
の厚さで成長させる。その活性層成長途中に５０ｎｍ〜
１５０ｎｍ、及び１００ｎｍ〜２５０ｎｍの位置におい
て、ＡｌＧａＡｓなどの活性層とは異なった種類の、例
えばＡｌＧａＡｓ層の２層の半導体膜をストッパー層と
してそれぞれ５．０ｎｍ〜２０ｎｍの厚さで成長させ
る。これにより、半導体基板１上に、活性層２（５０ｎ
ｍ〜１５０ｎｍ）、ストッパー層１３（５．０ｎｍ〜２
０ｎｍ）、活性層１４（４５ｎｍ〜８０ｎｍ）、ストッ
パー層１５（５．０ｎｍ〜２０ｎｍ）、及び活性層１６
（１９５ｎｍ〜２３０ｎｍ）の順序でエピタキシャル成
長させる。次に、ソース電極１１、及びドレイン電極１
２を活性層上にフォトリソグラフィ及びリフトオフによ
り形成する。その後、外側の幅の広いリセス１８の幅を
決定する開口径を備えたレジストパターンを形成した
後、このレジストパターンをマスクとして、活性層のウ
エットエッチング（選択リセスエッチング）を行う。こ
の時、ストッパーに対する溶解度の低いエッチング液
（例えばクエン酸と過酸化水素水）を使用して、活性層
の部分を選択的にエッチングする。この工程によりリセ
ス１８が形成される。その後は、レジストパターンを除
去したうえで、幅の狭いリセス１９を開口するためのゲ
ート電極形成用のレジストパターンを形成する。このレ
ジストパターンをマスクとして、ストッパー層を異方性
エッチングして活性層を露出させて、更にストッパー層
に対して溶解度の低い前記エッチング液を使用して活性
層の部分のみを選択的にリセスエッチングする。この工
程によりリセス１９が形成される。その後は、レジスト
パターンをマスクとしてゲート電極を蒸着リフトオフ法
により形成し、レジストパターンを除去することで内側
の幅の狭いリセス１９内のストッパー層１３の上面にゲ
ート電極２０が形成される。これによりワイドリセス形
状、ゲートリセス形状のばらつきを低減することができ
るために、ドレイン電流、しきい値電圧、耐圧特性など
の安定した電界効果トランジスタが得られる。
【０００４】
【発明が解決しようとする課題】従来の選択エッチング
による２段リセス形成方法では、ワイドリセス形成の為
のＧａＡｓ／ＡｌＧａＡｓの選択エッチングの後、エッ
チングストッパーとして使われたＡｌＧａＡｓ層が表面
に露出し、大気にさらされていた。このＡｌＧａＡｓ層
は酸化されやすいために、このＡｌＧａＡｓ層がリセス
表面を形成すると、界面準位を生じたりするために、ゲ
ートリークを増大させたり、耐圧劣化の原因となった
り、ウエハ面内でのＤＣ特性のばらつきの原因となり、
更には高周波特性（ＲＦ特性）劣化の原因ともなってい
た。
【０００５】本発明は、良好なＤＣ、ＲＦ特性が得られ
る電界効果トランジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、半導体基板上に形成され第１の領域及び第２
の領域を有する半導体層と、第１の半導体層の第１の領
域上に形成され半導体層と材質の異なる活性層と、活性
層上に形成された電極と、少なくとも第１の半導体層の
第２の領域上に直接形成された絶縁膜とを有することを
特徴とする。
【０００７】本発明の電界効果トランジスタの製造方法
は、半導体基板上に設けられた第１の活性膜上に半導体
膜を形成する工程と、半導体膜上に第２の活性膜を形成
する工程と、第２の活性層の一部をエッチングして半導
体膜を露出させる工程と、該露出した半導体膜を除去す
る工程を有することを特徴とする。
【０００８】
【発明の実施の形態】図１〜図４は、実施の形態１にお
ける電界効果トランジスタの製造工程を示す断面図であ
る。
【０００９】図１（ａ）に示すように、ＧａＡｓ基板１
上に第１の活性層としてのｎ型ＧａＡｓ層等の活性層２
を成長させ、その厚さが１００ｎｍ〜２５０ｎｍとなっ
た時点で、ゲートリセス形成時に半導体層としてｎ型Ａ
ｌＧａＡｓ層３を５．０ｎｍ〜１０ｎｍ成長させる。こ
の上に第２の活性層としてのｎ型ＧａＡｓ層４を５．０
ｎｍ〜１００ｎｍ成長させて、その上に半導体層として
ｎ型ＡｌＧａＡｓ層５を４．０ｎｍ〜１０ｎｍ程度、よ
り好ましくは４.０ｎｍ〜５.０ｎｍ成長させて、さらに
その上に第３の活性層としてのｎ型ＧａＡｓ層６をエピ
成長させる。この後に、１段目のワイドリセスを形成す
るためにＰＲによりレジストをワイドリセス開口形状に
パターニングする。
【００１０】次に、図１（ｂ）に示すように、レジスト
７でマスクされていない部分のｎ型ＧａＡｓ層６をＳＦ
6 ／ＢＣｌ3 を用いて選択ドライエッチングする。この
とき、完全にｎ型ＧａＡｓ層６を除去するために、エッ
チングストッパー層であるＡｌＧａＡｓ層は、オーバー
エッチングされる。ｎ型ＧａＡｓ層６とｎ型ＡｌＧａＡ
ｓ層５のエッチング比は、１００：１程度であるが、こ
のオーバーエッチングよりｎ型ＡｌＧａＡｓ層５は、１
〜１０ｎｍ程度エッチングされる。また、このエッチン
グされなかったｎ型ＡｌＧａＡｓ層５は、そのエッチン
グよりダメージを受け、ダメージ層となる。より詳細に
は、ＡｌＦ3 が形成される。その後、ドライエッチング
の後処理として酸素プラズマ照射及び水洗、もしくは水
洗処理を行う。この処理は、ｎ型ＡｌＧａＡｓ層５を大
気にさらす前、さらした後のどちらに行われても良い。
【００１１】これにより、図１（ｃ）に示すように、ワ
イドリセス表面に出ている残存したｎ型ＡｌＧａＡｓ層
５を取り除くことができる。この取り除きは、ＡｌＧａ
Ａｓ層５が１０ｎｍより好ましくは５．０ｎｍ以下と薄
いこと、および後処理により完全に行われる。ｎ型Ｇａ
Ａｓ層５が１０ｎｍ以上であると、オーバエッチングに
より残存し形成されたダメージ層の下側に未タメージの
ＡｌＧａＡｓ層が残り、その後の水洗処理ではその膜が
エッチングされず残存する恐れがあるので、あまり好ま
しくない。
【００１２】この後レジストを除去し（図２（ａ））、
更にＰＲによりレジストをゲートリセス開口形状にパタ
ーニングして（図２（ｂ））、ｎ型ＧａＡｓ層４を選択
エッチングにより除去し（図２（ｃ））、２段目のゲー
トリセスを形成する。このときｎ型ＡｌＧａＡｓ膜３
は、エッチングストッパー層となる。ここにゲートメタ
ルを蒸着リフトオフ法によりゲート電極１０を形成し、
更にソース電極１１、ドレイン電極１２を形成する（図
３）。その後、図４に示すように、シリコン窒化膜又は
シリコン酸化膜等の絶縁膜２１を露出した活性層表面を
覆うように化学気相成長（ＣＶＤ）法により成長形成す
る。
【００１３】なお、半導体層及び／又は活性層としてＩ
ｎ系半導体を使用することも可能である。
【００１４】実施の形態２における電界効果トランジス
タの製造方法も、図１〜図３で示される。ＧａＡｓ基板
１上ｎ型ＧａＡｓ層等の活性層２を成長させ、その厚さ
が１００ｎｍ〜２５０ｎｍとなった時点で、ゲートリセ
ス形成時にストッパー層となるｎ型ＡｌＧａＡｓ層３を
５．０ｎｍ〜３０ｎｍ成長させる。この上にｎ型ＧａＡ
ｓ層４を５．０ｎｍ〜１００ｎｍ成長させて、その上に
ｎ型ＡｌＧａＡｓ層５を５．０ｎｍ〜３０ｎｍ程度成長
させて、さらにその上にｎ型ＧａＡｓ層６をエピ成長さ
せる。この後に、１段目のワイドリセスを形成するため
にＰＲによりレジストをワイドリセス開口形状にパター
ニングして、レジスト７でマスクされていない部分のｎ
型ＧａＡｓ層６を選択エッチング液、例えばクエン酸系
でエッチングする。この後、選択性の無い、リン酸系の
エッチャントにてワイドリセス表面に露出しているスト
ッパー層を除去する。この方法によれば、ｎ型ＡｌＧａ
Ａｓ膜の厚さに係わらずその膜を除去できる。この後レ
ジストを除去する工程以降は実施例１と同じである。
【００１５】ワイドリセス表面のストッパー層を除去す
ることにより、ワイドリセス表面に、界面準位を生じた
りすることがないために、図５に示すように、ゲート電
流を減少させ、図６、７に示すように耐圧（Ｖｇｄ）を
増加させることができる。更に、飽和出力電力Ｐｏｕ
ｔ、最大ドレイン効率ηａｄｄは以下の式で与えられる
ために、図８、９に示すように高周波特性（Ｐｏｕｔ、
ηａｄｄ）も向上する。また、酸化という不安定要素が
低減されるために、図７に示すようにウエハ面内でのＤ
Ｃ特性のばらつきも減少し、高周波特性（ＲＦ特性）の
ばらつきも低減される。
【００１６】
【数１】
【００１７】なお、本発明は、実施の形態にとらわれず
発明のスコープを越えない範囲で適宜変更することが可
能である。
【００１８】
【発明の効果】本発明の製造方法によれば、均一で良好
なデバイス特性（耐圧、ＲＦ特性）を有する電界効果ト
ランジスタが、再現性よく作製できる。
【図面の簡単な説明】
【図１】本発明におけるＦＥＴの第１の製造工程を示す
断面図である。
【図２】本発明におけるＦＥＴの第２の製造工程を示す
断面図である。
【図３】本発明におけるＦＥＴの第３の製造工程を示す
断面図である。
【図４】本発明におけるＦＥＴの第４の製造工程を示す
断面図である。
【図５】本発明におけるＦＥＴのＩ−Ｖ曲線を示す図面
である。
【図６】本発明におけるＦＥＴの耐圧特性を示す図面で
ある。
【図７】本発明におけるＦＥＴがウエハ面上に複数形成
された時の各ＦＥＴの耐圧のばらつきと、従来のＦＥＴ
のそれとを示す図面である。
【図８】本発明におけるＦＥＴのＰｏｕｔ−Ｐｉｎ特性
を示す図面である。
【図９】本発明におけるＦＥＴのηａｄｄ−Ｐｉｎ特性
を示す図面である。
【図１０】従来におけるＦＥＴを示す断面図である。
【符号の説明】
１ ＧａＡｓ基板 ２ ｎ型ＧａＡｓ層 ３ ｎ型ＡｌＧａＡｓ層 ４ ｎ型ＧａＡｓ層 ５ ｎ型ＡｌＧａＡｓ層 ６ ｎ型ＧａＡｓ層 ７ フォトレジスト膜 ８ ワイドリセス ９ ゲートリセス １０ ゲートリセス １１ ゲート電極 １２ ソース電極 １３ ストッパー層 １４ 活性層 １５ ストッパー層 １６ 活性層 １７ ｎ型ＧａＡｓ １８ ワイドリセス １９ ゲートリセス ２０ ゲート電極 ２１ 絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年３月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【数１】

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され第１の領域及び
    第２の領域を有する半導体層と、前記第１の半導体層の
    前記第１の領域上に形成され前記半導体層と材質の異な
    る活性層と、前記活性層上に形成された電極と、少なく
    とも前記第１の半導体層の前記第２の領域上に直接形成
    された絶縁膜とを有することを特徴とする電界効果トラ
    ンジスタ。
  2. 【請求項２】 前記活性層はＧａＡｓ層であり、前記半
    導体層は、ＡｌＧａＡｓ膜であることを特徴とする請求
    項１記載の電界効果トランジスタの製造方法。
  3. 【請求項３】 半導体基板上に設けられた第１の活性膜
    上に半導体膜を形成する工程と、前記半導体膜上に第２
    の活性膜を形成する工程と、前記第２の活性層の一部を
    エッチングして前記半導体膜を露出させる工程と、該露
    出した半導体膜を除去する工程を有することを特徴とす
    る電界効果トランジスタの製造方法。
  4. 【請求項４】 ワイドリセス内にゲートリセスを有する
    ２段リセス構造の電界効果トランジスタにおいて、第１
    の活性層上に半導体層を形成する工程と、前記半導体膜
    上に第２の活性層を形成する工程と、前記第２の活性層
    の一部を前記半導体層が露出するまでエッチングして前
    記ワイドリセスを形成する工程と、該露出した半導体層
    を除去して前記第１の活性層を露出させる工程と、該露
    出した前記第１の活性層の一部をエッチングして前記ゲ
    ートリセスを形成する工程とを有することを特徴とする
    電界効果トランジスタの製造方法。
  5. 【請求項５】 前記第１及び第２の活性層はＧａＡｓ層
    であり、前記半導体層は、ＡｌＧａＡｓ層であることを
    特徴とする請求項３又は４記載の電界効果トランジスタ
    の製造方法。
  6. 【請求項６】 前記半導体層は１０ｎｍ以下であり、酸
    素プラズマ処理又は水洗処理で除去されることを特徴と
    する請求項５記載の電界効果トランジスタの形成方法。
  7. 【請求項７】 前記半導体層はリン酸でエッチング除去
    されることを特徴とする請求項５記載の電界効果トラン
    ジスタの形成方法。
  8. 【請求項８】 半導体基板上に、第１の活性層、第１の
    半導体層、第２の活性層、第２の半導体層、及び第３の
    活性層を順次形成する工程と、前記第３の活性層の一部
    を前記第２の半導体層が露出するまでエッチングして第
    １リセスを形成する工程と、前記第１リセスの底面に露
    出した第２の半導体層を除去して前記第２の活性層を露
    出させる工程と、露出した前記第２の活性層の一部を前
    記第１の半導体層が露出するまでエッチングして前記第
    １リセスより幅の狭い第２リセスを形成する工程とを有
    することを特徴とする電界効果トランジスタの製造方
    法。
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