JPH1139161A - プロセッサ装置 - Google Patents
プロセッサ装置Info
- Publication number
- JPH1139161A JPH1139161A JP9203965A JP20396597A JPH1139161A JP H1139161 A JPH1139161 A JP H1139161A JP 9203965 A JP9203965 A JP 9203965A JP 20396597 A JP20396597 A JP 20396597A JP H1139161 A JPH1139161 A JP H1139161A
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- JP
- Japan
- Prior art keywords
- instruction
- address
- word
- branch
- words
- Prior art date
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- Pending
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Abstract
(57)【要約】
【課題】 メモリのアクセスタイムの影響を受けずにプ
ロセッサがインストラクションワードを高速で処理でき
るようにする。 【解決手段】 プロセッサコア部１のプログラムカウン
タのカウント毎にそのカウント値にｎを足したアドレス
データをアドレス生成部２で生成し、これによりメモり
装置３から該アドレスデータで指定されたアドレスを先
頭としてｎワード分のインストラクションワードを読み
出し、レジスタ４１〜４ｎに保持してプロセッサコア部
１に送り処理させる。デコーダ５１〜５ｎで分岐命令が
検出されたときは、アドレス生成部２で分岐先のアドレ
スデータを生成する。
ロセッサがインストラクションワードを高速で処理でき
るようにする。 【解決手段】 プロセッサコア部１のプログラムカウン
タのカウント毎にそのカウント値にｎを足したアドレス
データをアドレス生成部２で生成し、これによりメモり
装置３から該アドレスデータで指定されたアドレスを先
頭としてｎワード分のインストラクションワードを読み
出し、レジスタ４１〜４ｎに保持してプロセッサコア部
１に送り処理させる。デコーダ５１〜５ｎで分岐命令が
検出されたときは、アドレス生成部２で分岐先のアドレ
スデータを生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラムを構成
するインストラクションワード（オペコードとオペラン
ドからなる命令語）を格納したメモリからそのインスト
ラクションワードを読み取って処理するプロセッサ装置
に係り、特に複数のインストラクションワードを一括し
て読み取って順次処理することにより、処理速度を大幅
に向上させたプロセッサ装置に関するものである。
するインストラクションワード（オペコードとオペラン
ドからなる命令語）を格納したメモリからそのインスト
ラクションワードを読み取って処理するプロセッサ装置
に係り、特に複数のインストラクションワードを一括し
て読み取って順次処理することにより、処理速度を大幅
に向上させたプロセッサ装置に関するものである。
【０００２】
【従来の技術】通常のプロセッサ装置は、そのプロセッ
サ装置特有のインストラクションワードに変換されたプ
ログラムデータを記憶させたＲＯＭ又はＲＡＭ等のメモ
リ装置に接続されている。そして、このプロセッサ装置
は、そのメモリの内の指定されたアドレスに内蔵された
インストラクションワードを１ワードずつ順次１命令サ
イクル毎に読み出して、その内容を解析しプログラムを
実行してゆく。
サ装置特有のインストラクションワードに変換されたプ
ログラムデータを記憶させたＲＯＭ又はＲＡＭ等のメモ
リ装置に接続されている。そして、このプロセッサ装置
は、そのメモリの内の指定されたアドレスに内蔵された
インストラクションワードを１ワードずつ順次１命令サ
イクル毎に読み出して、その内容を解析しプログラムを
実行してゆく。
【０００３】
【発明が解決しようとする課題】ところで近年、プロセ
ッサ装置の動作速度が飛躍的に増大し、クロックが数１
０ＭＨｚ〜数百ＭＨｚでの動作も可能となってきてい
る。しかし、前述の通り、プロセッサ装置は、メモリか
らインストラクションワードを逐次読み込んでそれを逐
次解析することによって動作することから、実質の動作
速度は、そのプロセッサに接続されているメモリのアク
セスタイムに依存してしまうことになる。
ッサ装置の動作速度が飛躍的に増大し、クロックが数１
０ＭＨｚ〜数百ＭＨｚでの動作も可能となってきてい
る。しかし、前述の通り、プロセッサ装置は、メモリか
らインストラクションワードを逐次読み込んでそれを逐
次解析することによって動作することから、実質の動作
速度は、そのプロセッサに接続されているメモリのアク
セスタイムに依存してしまうことになる。
【０００４】このため従来のプロセッサ装置は、自身の
最大速度よりもアクセスタイムの遅いメモリと接続され
た場合に、メモリのアクセスタイムに合わせるように動
作クロックを下げて使用するか、あるいはメモリをアク
セスする場合のみ動作クロックを下げるウエイト機能や
動作クロックを止めるレディ機能などの特別なハードウ
エアを組み込ませて対応している。
最大速度よりもアクセスタイムの遅いメモリと接続され
た場合に、メモリのアクセスタイムに合わせるように動
作クロックを下げて使用するか、あるいはメモリをアク
セスする場合のみ動作クロックを下げるウエイト機能や
動作クロックを止めるレディ機能などの特別なハードウ
エアを組み込ませて対応している。
【０００５】しかし、上記のように高速で動作すること
のできるプロセッサ装置を、メモリのアクセスタイムに
合わせて使用する構造では、本来のプロセッサ装置の性
能を充分に生かすことができないという問題があった。
のできるプロセッサ装置を、メモリのアクセスタイムに
合わせて使用する構造では、本来のプロセッサ装置の性
能を充分に生かすことができないという問題があった。
【０００６】本発明は以上の点に鑑みてなされたもの
で、その目的は、アクセスタイムの遅いメモリを接続し
ても、プロセッサ装置の動作速度をその本来の速度で動
作させることができるようにすることである。
で、その目的は、アクセスタイムの遅いメモリを接続し
ても、プロセッサ装置の動作速度をその本来の速度で動
作させることができるようにすることである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、プログラムカウンタを内蔵し、インス
トラクションワードを取り込んで１命令サイクル毎にそ
の処理を行うプロセッサコア部と、前記プログラムカウ
ンタのカウント値に応じたアドレスデータを生成するア
ドレス生成部と、インストラクションワードが記憶さ
れ、前記アドレスデータで決まるアドレスを先頭として
ｎアドレス先までのｎ個のインストラクションワードが
一括して読み出されるＲＯＭ又はＲＡＭ等のメモリ装置
と、該ｎ個のインストラクションワードを個々に格納
し、各々のインストラクションワードを前記１命令サイ
クル毎に前記プロセッサコア部に送るｎ個のレジスタ
と、を具備するよう構成した。第２の発明は、第１の発
明において、前記ｎ個のレジスタに格納されたインスト
ラクションワードを個々に解析し、分岐命令を検出する
ことにより、その検出信号を前記アドレス生成部に送る
ｎ個のデコーダを具備し、前記アドレス生成部は、前記
検出信号を受け取ることにより前記分岐命令が検出され
たインストラクションワードに基づき分岐先アドレスデ
ータを生成するように構成した。第３の発明は、第２の
発明において、前記分岐命令の検出を「オペコードであ
って且つ分岐命令」であることを条件に行うよう構成し
た。
の第１の発明は、プログラムカウンタを内蔵し、インス
トラクションワードを取り込んで１命令サイクル毎にそ
の処理を行うプロセッサコア部と、前記プログラムカウ
ンタのカウント値に応じたアドレスデータを生成するア
ドレス生成部と、インストラクションワードが記憶さ
れ、前記アドレスデータで決まるアドレスを先頭として
ｎアドレス先までのｎ個のインストラクションワードが
一括して読み出されるＲＯＭ又はＲＡＭ等のメモリ装置
と、該ｎ個のインストラクションワードを個々に格納
し、各々のインストラクションワードを前記１命令サイ
クル毎に前記プロセッサコア部に送るｎ個のレジスタ
と、を具備するよう構成した。第２の発明は、第１の発
明において、前記ｎ個のレジスタに格納されたインスト
ラクションワードを個々に解析し、分岐命令を検出する
ことにより、その検出信号を前記アドレス生成部に送る
ｎ個のデコーダを具備し、前記アドレス生成部は、前記
検出信号を受け取ることにより前記分岐命令が検出され
たインストラクションワードに基づき分岐先アドレスデ
ータを生成するように構成した。第３の発明は、第２の
発明において、前記分岐命令の検出を「オペコードであ
って且つ分岐命令」であることを条件に行うよう構成し
た。
【０００８】
【発明の実施の形態】図１は本発明の実施の形態のプロ
セッサ装置の構成を示す図である。１はインストラクシ
ョンワードを取り込んでその解析及び対応する処理を実
行するプロセッサコア部（ＣＰＵ）であり、その内部の
プログラムカウンタの動作毎に逐次処理が行われる。２
はメモリ装置のアドレスを生成するアドレス生成部であ
る。３はプログラムを構成するインストラクションワー
ドを記憶／格納させたＲＯＭやＲＡＭ等からなるメモリ
装置であり、指定されたアドレスを先頭にｎワードデー
タ（ｎ個のインストラクションワード）分が一括して読
み出させるようになっている。４はメモリ装置３から読
み出したｎ個のインストラクションワードを個々に格納
するｎ個のレジスタ４１〜４ｎからなるレジスタ群であ
る。５はレジスタ群４の各レジスタ４１〜４ｎに格納さ
れた各々のインストラクションワードを個別に解析する
ｎ個のデコーダ５１〜５ｎからなるデコーダ群であり、
すべてのデコーダ５１〜５ｎが並列動作することによっ
て単一サイクル（例えば、１命令サイクル）内でオペコ
ード内の分岐（ジャンプ）命令を検出することが可能と
なっている。
セッサ装置の構成を示す図である。１はインストラクシ
ョンワードを取り込んでその解析及び対応する処理を実
行するプロセッサコア部（ＣＰＵ）であり、その内部の
プログラムカウンタの動作毎に逐次処理が行われる。２
はメモリ装置のアドレスを生成するアドレス生成部であ
る。３はプログラムを構成するインストラクションワー
ドを記憶／格納させたＲＯＭやＲＡＭ等からなるメモリ
装置であり、指定されたアドレスを先頭にｎワードデー
タ（ｎ個のインストラクションワード）分が一括して読
み出させるようになっている。４はメモリ装置３から読
み出したｎ個のインストラクションワードを個々に格納
するｎ個のレジスタ４１〜４ｎからなるレジスタ群であ
る。５はレジスタ群４の各レジスタ４１〜４ｎに格納さ
れた各々のインストラクションワードを個別に解析する
ｎ個のデコーダ５１〜５ｎからなるデコーダ群であり、
すべてのデコーダ５１〜５ｎが並列動作することによっ
て単一サイクル（例えば、１命令サイクル）内でオペコ
ード内の分岐（ジャンプ）命令を検出することが可能と
なっている。
【０００９】なお、前記したアドレス生成部２は、各デ
コーダ５１〜５ｎからの分岐命令の検出信号Ｓ１〜Ｓｎ
と、インストラクションワード、及びプロセッサコア部
１のプログラムカウンタのカウント値から、次に読み出
すべきメモリ装置３のアドレス（先頭アドレス）を生成
する。また、ここではデコーダ５１〜５ｎからインスト
ラクションワードがアドレス生成部２に入力している
が、レジスタ４１〜４ｎから直接入力するようにしても
よい。
コーダ５１〜５ｎからの分岐命令の検出信号Ｓ１〜Ｓｎ
と、インストラクションワード、及びプロセッサコア部
１のプログラムカウンタのカウント値から、次に読み出
すべきメモリ装置３のアドレス（先頭アドレス）を生成
する。また、ここではデコーダ５１〜５ｎからインスト
ラクションワードがアドレス生成部２に入力している
が、レジスタ４１〜４ｎから直接入力するようにしても
よい。
【００１０】次に動作を説明する。プロセッサコア部１
からプログラムカウンタのカウント値を受け取ったアド
レス生成部２は、それに基づいて生成したアドレスをメ
モリ装置３に対してアドレスデータとしてセットする。
その後、プロセッサコア部１からのメモリリード信号に
よって、そのアドレスを先頭にしてｎワード分（ｎ個の
インストラクションワード分）のデータをメモリ装置３
から一斉に読み出し、レジスタ群４の各レジスタ４１〜
４ｎに格納する。さらに、各レジスタ４１〜４ｎに格納
されたインストラクションワードは、それぞれ組となる
各デコーダ５１〜５ｎによって内容を解析され、ここに
おいて「オペコード且つ分岐命令」があるか否かが判断
される。ここで、単純に分岐命令があるか否かを判断す
るのではなく、「オペコード且つ分岐命令」があるか否
かを判断するのは、インストラクションワードの中のオ
ペランド部分のデータが誤って分岐命令として検出され
ることがないようにするためである。
からプログラムカウンタのカウント値を受け取ったアド
レス生成部２は、それに基づいて生成したアドレスをメ
モリ装置３に対してアドレスデータとしてセットする。
その後、プロセッサコア部１からのメモリリード信号に
よって、そのアドレスを先頭にしてｎワード分（ｎ個の
インストラクションワード分）のデータをメモリ装置３
から一斉に読み出し、レジスタ群４の各レジスタ４１〜
４ｎに格納する。さらに、各レジスタ４１〜４ｎに格納
されたインストラクションワードは、それぞれ組となる
各デコーダ５１〜５ｎによって内容を解析され、ここに
おいて「オペコード且つ分岐命令」があるか否かが判断
される。ここで、単純に分岐命令があるか否かを判断す
るのではなく、「オペコード且つ分岐命令」があるか否
かを判断するのは、インストラクションワードの中のオ
ペランド部分のデータが誤って分岐命令として検出され
ることがないようにするためである。
【００１１】各デコーダ５１〜５ｎのいずれでも「オペ
コード且つ分岐命令」が検出されないときは、レジスタ
４１〜４ｎのデータはそのままデコーダ５１〜５ｎとア
ドレス生成部２を経由して、１命令サイクル毎に順次イ
ンストラクションワードとしてプロセッサコア部１に引
き渡され、実行処理される。
コード且つ分岐命令」が検出されないときは、レジスタ
４１〜４ｎのデータはそのままデコーダ５１〜５ｎとア
ドレス生成部２を経由して、１命令サイクル毎に順次イ
ンストラクションワードとしてプロセッサコア部１に引
き渡され、実行処理される。
【００１２】各デコーダ５１〜５ｎのいずれかにおいて
「オペコード且つ分岐命令」が検出されたときは、当該
検出したデコーダが分岐信号の検出信号としてアドレス
生成部２に渡すので、このアドレス生成部２は、当該検
出したデコーダから出力するインストラクションワード
の内容から、またはその内容と現在のプログラムカウン
タの内容と組み合わせて、分岐先アドレスを生成する。
「オペコード且つ分岐命令」が検出されたときは、当該
検出したデコーダが分岐信号の検出信号としてアドレス
生成部２に渡すので、このアドレス生成部２は、当該検
出したデコーダから出力するインストラクションワード
の内容から、またはその内容と現在のプログラムカウン
タの内容と組み合わせて、分岐先アドレスを生成する。
【００１３】以上のようにして、アドレス生成部２は、
分岐命令の検出信号が入力されない場合はプログラムカ
ウンタのカウント値にｎを加えたものを次のメモリアド
レスデータとして、また分岐命令の検出信号が入力され
た場合には分岐先アドレスを次のメモリアドレスデータ
として、メモリ装置３にセットする。
分岐命令の検出信号が入力されない場合はプログラムカ
ウンタのカウント値にｎを加えたものを次のメモリアド
レスデータとして、また分岐命令の検出信号が入力され
た場合には分岐先アドレスを次のメモリアドレスデータ
として、メモリ装置３にセットする。
【００１４】以上のような動作の繰り返しによって、従
来では接続されているメモリ装置のアクセスタイムが遅
いことによって性能の低下を余儀なくされていたプロセ
ッサコア部１が、本来の性能を最大限に発揮できるよう
になる。レジスタ群５のワード数ｎ（格納できるインス
トラクションワードの数ｎ）は、プロセッサコア部１の
最大メモリアクセスタイムをｔｃ、接続されるメモリ装
置３のリードアクセスタイムをｔｒとすると、 ｎ≧ｔｒ／ｔｃ に設定する。ｎは整数である。これにより、メモリ装置
３のアクセスタイムｔｒ内に、ｎ個のインストラクショ
ンワードを処理できる。
来では接続されているメモリ装置のアクセスタイムが遅
いことによって性能の低下を余儀なくされていたプロセ
ッサコア部１が、本来の性能を最大限に発揮できるよう
になる。レジスタ群５のワード数ｎ（格納できるインス
トラクションワードの数ｎ）は、プロセッサコア部１の
最大メモリアクセスタイムをｔｃ、接続されるメモリ装
置３のリードアクセスタイムをｔｒとすると、 ｎ≧ｔｒ／ｔｃ に設定する。ｎは整数である。これにより、メモリ装置
３のアクセスタイムｔｒ内に、ｎ個のインストラクショ
ンワードを処理できる。
【００１５】以上のように、従来では１ワードずつ読み
出していたメモリ内のインストラクションワードを、ｎ
ワード分まとめて読み出し、並列処理で動作する複数の
デコーダにより分岐命令を事前に検出するので、プロセ
ッサコア部の動作速度とそこに接続するメモリ装置のア
クセス速度の違いから発生するシステム全体の性能の劣
化を防止し、プロセッサコア部の性能を最大限に発揮さ
せることができる。
出していたメモリ内のインストラクションワードを、ｎ
ワード分まとめて読み出し、並列処理で動作する複数の
デコーダにより分岐命令を事前に検出するので、プロセ
ッサコア部の動作速度とそこに接続するメモリ装置のア
クセス速度の違いから発生するシステム全体の性能の劣
化を防止し、プロセッサコア部の性能を最大限に発揮さ
せることができる。
【００１６】
【発明の効果】以上から第１の発明によれば、アクセス
タイムの遅いメモリ装置を使用する場合であっても、プ
ロセッサコア部の本来の性能を充分に発揮させることが
できるという利点がある。また、第２の発明によれば分
岐命令がある場合には、適正に分岐処理が行われるよう
になる。さらに、第３の発明によれば、分岐命令が「オ
ペコードであって且つ分岐命令」のときに初めて検出さ
れるので、オペランド部分のデータを誤って分岐命令と
して検出することを防止できる。
タイムの遅いメモリ装置を使用する場合であっても、プ
ロセッサコア部の本来の性能を充分に発揮させることが
できるという利点がある。また、第２の発明によれば分
岐命令がある場合には、適正に分岐処理が行われるよう
になる。さらに、第３の発明によれば、分岐命令が「オ
ペコードであって且つ分岐命令」のときに初めて検出さ
れるので、オペランド部分のデータを誤って分岐命令と
して検出することを防止できる。
【図１】 本発明の実施の形態のプロセッサ装置のブロ
ック図である。
ック図である。
１：プロセッサコア部、２：アドレス生成部、３：メモ
リ装置、４：レジスタ群、４１〜４ｎ：レジスタ、５：
デコーダ群、５１〜５ｎ：デコーダ、Ｓ１〜Ｓｎ：分岐
命令の検出信号。
リ装置、４：レジスタ群、４１〜４ｎ：レジスタ、５：
デコーダ群、５１〜５ｎ：デコーダ、Ｓ１〜Ｓｎ：分岐
命令の検出信号。
Claims (3)
- 【請求項１】プログラムカウンタを内蔵し、インストラ
クションワードを取り込んで１命令サイクル毎にその処
理を行うプロセッサコア部と、 前記プログラムカウンタのカウント値に応じたアドレス
データを生成するアドレス生成部と、 インストラクションワードが記憶され、前記アドレスデ
ータで決まるアドレスを先頭としてｎアドレス先までの
ｎ個のインストラクションワードが一括して読み出され
るＲＯＭ又はＲＡＭ等のメモリ装置と、 該ｎ個のインストラクションワードを個々に格納し、各
々のインストラクションワードを前記１命令サイクル毎
に前記プロセッサコア部に送るｎ個のレジスタと、 を具備することを特徴とするプロセッサ装置。 - 【請求項２】前記ｎ個のレジスタに格納されたインスト
ラクションワードを個々に解析し、分岐命令を検出する
ことにより、その検出信号を前記アドレス生成部に送る
ｎ個のデコーダを具備し、 前記アドレス生成部は、前記検出信号を受け取ることに
より前記分岐命令が検出されたインストラクションワー
ドに基づき分岐先アドレスデータを生成するようにし
た、 ことを特徴とする請求項１に記載のプロセッサ装置。 - 【請求項３】前記分岐命令の検出を「オペコードであっ
て且つ分岐命令」であることを条件に行うことを特徴と
する請求項２に記載のプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203965A JPH1139161A (ja) | 1997-07-15 | 1997-07-15 | プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203965A JPH1139161A (ja) | 1997-07-15 | 1997-07-15 | プロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139161A true JPH1139161A (ja) | 1999-02-12 |
Family
ID=16482583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203965A Pending JPH1139161A (ja) | 1997-07-15 | 1997-07-15 | プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1139161A (ja) |
-
1997
- 1997-07-15 JP JP9203965A patent/JPH1139161A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050419 |