JPH1141074A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH1141074A JPH1141074A JP9198395A JP19839597A JPH1141074A JP H1141074 A JPH1141074 A JP H1141074A JP 9198395 A JP9198395 A JP 9198395A JP 19839597 A JP19839597 A JP 19839597A JP H1141074 A JPH1141074 A JP H1141074A
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- circuit
- output
- shift register
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】ＲＥＳＥＴ信号から混入ノイズを除去し、リセ
ット動作を指示する有効パルス幅を切り替えて検出し、
さらにリセット動作に必要なパルス幅を生成して安定し
たＲＥＳＥＴ信号を出力する。 【解決手段】リセット動作を指示するための有効パルス
幅を含むＲＥＳＥＴ信号から、アナログディレイ回路２
により設定されたパルス幅に満たないインパルス性ノイ
ズが除去される。多数段のシフトレジスタからなる遅延
ラッチ群４によりアナログディレイ回路２の出力が順次
サンプリング、シフトされて、前記サンプリング期間中
にノイズが混入した場合、シフトレジスタの内容が直接
前記ノイズを用いてクリアされる。そして、前記遅延ラ
ッチ群４の出力から有効幅検出回路６により前記有効パ
ルス幅が検出され、波形生成回路８により前記リセット
動作の開始に必要なパルス幅が生成される。
ット動作を指示する有効パルス幅を切り替えて検出し、
さらにリセット動作に必要なパルス幅を生成して安定し
たＲＥＳＥＴ信号を出力する。 【解決手段】リセット動作を指示するための有効パルス
幅を含むＲＥＳＥＴ信号から、アナログディレイ回路２
により設定されたパルス幅に満たないインパルス性ノイ
ズが除去される。多数段のシフトレジスタからなる遅延
ラッチ群４によりアナログディレイ回路２の出力が順次
サンプリング、シフトされて、前記サンプリング期間中
にノイズが混入した場合、シフトレジスタの内容が直接
前記ノイズを用いてクリアされる。そして、前記遅延ラ
ッチ群４の出力から有効幅検出回路６により前記有効パ
ルス幅が検出され、波形生成回路８により前記リセット
動作の開始に必要なパルス幅が生成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にＭＣＵ（マイクロ・コントローラ・ユニッ
ト）のリセット回路動作に伴うリセット端子への電磁妨
害ノイズの混入を低減する半導体集積回路に関するもの
である。
関し、特にＭＣＵ（マイクロ・コントローラ・ユニッ
ト）のリセット回路動作に伴うリセット端子への電磁妨
害ノイズの混入を低減する半導体集積回路に関するもの
である。
【０００２】
【従来の技術】前記半導体集積回路には、通常、動作を
初期化するためのリセット回路が内蔵されており、前記
リセット回路に初期化を指示するＲＥＳＥＴ信号を取り
込むためのリセット端子が設けられている。しかし、こ
のリセット端子には、外部からノイズやアクチュエータ
等からのノイズが混入されてしまう。
初期化するためのリセット回路が内蔵されており、前記
リセット回路に初期化を指示するＲＥＳＥＴ信号を取り
込むためのリセット端子が設けられている。しかし、こ
のリセット端子には、外部からノイズやアクチュエータ
等からのノイズが混入されてしまう。
【０００３】この対策として例えば、従来の半導体集積
回路内のリセット回路のリセット端子（ＲＥＳ端子）に
は、図１２に示すようなノイズフィルタ回路が設けられ
ている。このノイズフィルタ回路では、ＲＥＳ端子に入
力されたＲＥＳＥＴ信号はインバータＩＢ１００により
反転され、一方の信号はＮＡＮＤゲートＮＤ１００の第
１端子にそのまま入力され、他方の信号はディレイ回路
ＤＬ１００により遅延されて前記ＮＡＮＤゲートＮＤ１
００の第２端子に入力される。そして、前記ＮＡＮＤゲ
ートＮＤ１００から初期化を行うリセット回路にＲＥＳ
ＥＴ信号が出力される。
回路内のリセット回路のリセット端子（ＲＥＳ端子）に
は、図１２に示すようなノイズフィルタ回路が設けられ
ている。このノイズフィルタ回路では、ＲＥＳ端子に入
力されたＲＥＳＥＴ信号はインバータＩＢ１００により
反転され、一方の信号はＮＡＮＤゲートＮＤ１００の第
１端子にそのまま入力され、他方の信号はディレイ回路
ＤＬ１００により遅延されて前記ＮＡＮＤゲートＮＤ１
００の第２端子に入力される。そして、前記ＮＡＮＤゲ
ートＮＤ１００から初期化を行うリセット回路にＲＥＳ
ＥＴ信号が出力される。
【０００４】このノイズフィルタを用いれば、リセット
端子に混入するノイズのうち、ディレイ回路ＤＬ１００
による遅延時間に応じたインパルス性ノイズを除去する
ことができる。
端子に混入するノイズのうち、ディレイ回路ＤＬ１００
による遅延時間に応じたインパルス性ノイズを除去する
ことができる。
【０００５】
【発明が解決しようとする課題】しかしながら、図１２
に示したようなノイズフィルタ回路では、上述したよう
にディレイ回路ＤＬ１００による遅延時間に応じた一定
幅以下のパルス幅のインパルス性ノイズしか除去できな
い。したがって、通過してしまうインパルス性ノイズや
アクチュエータからのノイズなどにより、初期化を行う
ことができず暴走するなど誤動作の多い回路となってい
る。
に示したようなノイズフィルタ回路では、上述したよう
にディレイ回路ＤＬ１００による遅延時間に応じた一定
幅以下のパルス幅のインパルス性ノイズしか除去できな
い。したがって、通過してしまうインパルス性ノイズや
アクチュエータからのノイズなどにより、初期化を行う
ことができず暴走するなど誤動作の多い回路となってい
る。
【０００６】また、前記ノイズフィルタ回路を経て内部
のリセット回路へＲＥＳＥＴ信号がそのまま直接送られ
るため、内部のリセット回路にて初期化に必要なパルス
幅を得ることができない場合があり、ノイズに対しては
非常に弱い回路となっている。
のリセット回路へＲＥＳＥＴ信号がそのまま直接送られ
るため、内部のリセット回路にて初期化に必要なパルス
幅を得ることができない場合があり、ノイズに対しては
非常に弱い回路となっている。
【０００７】そこで本発明は、前記課題に鑑みてなされ
たものであり、リセット端子に入力されるＲＥＳＥＴ信
号からインパルス性ノイズやアクチュエータ等からの混
入ノイズを除去でき、さらにリセット動作を指示する有
効パルス幅を切り替えて前記ＲＥＳＥＴ信号から検出
し、リセット動作に必要なＲＥＳＥＴ信号のパルス幅を
生成して安定したＲＥＳＥＴ信号を出力することができ
る半導体集積回路を提供することを目的とする。
たものであり、リセット端子に入力されるＲＥＳＥＴ信
号からインパルス性ノイズやアクチュエータ等からの混
入ノイズを除去でき、さらにリセット動作を指示する有
効パルス幅を切り替えて前記ＲＥＳＥＴ信号から検出
し、リセット動作に必要なＲＥＳＥＴ信号のパルス幅を
生成して安定したＲＥＳＥＴ信号を出力することができ
る半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に記載の半導体集積回路は、リセット動作
を指示するための有効パルス幅を含む入力信号から、予
め設定されたパルス幅に満たないノイズを除去するアナ
ログ積分回路と、多数段直列に接続されたシフトレジス
タによって前記アナログ積分回路の出力を順次サンプリ
ングし、さらにサンプリングした出力を前記シフトレジ
スタ間で順次シフトするシフトレジスタ群と、前記シフ
トレジスタ群の各々のシフトレジスタの出力を受け取
り、このシフトレジスタの出力から前記有効パルス幅の
検出を行う有効パルス幅検出回路とを具備することを特
徴とする。
に、請求項１に記載の半導体集積回路は、リセット動作
を指示するための有効パルス幅を含む入力信号から、予
め設定されたパルス幅に満たないノイズを除去するアナ
ログ積分回路と、多数段直列に接続されたシフトレジス
タによって前記アナログ積分回路の出力を順次サンプリ
ングし、さらにサンプリングした出力を前記シフトレジ
スタ間で順次シフトするシフトレジスタ群と、前記シフ
トレジスタ群の各々のシフトレジスタの出力を受け取
り、このシフトレジスタの出力から前記有効パルス幅の
検出を行う有効パルス幅検出回路とを具備することを特
徴とする。
【０００９】また、請求項２に記載の半導体集積回路
は、リセット動作を指示するための有効パルス幅を含む
入力信号から、予め設定されたパルス幅に満たないノイ
ズを除去するアナログ積分回路と、前記アナログ積分回
路の出力に前記有効パルス幅が含まれるとき、前記リセ
ット動作の開始に必要なパルス幅を有する信号を生成す
る波形生成回路とを具備することを特徴とする。
は、リセット動作を指示するための有効パルス幅を含む
入力信号から、予め設定されたパルス幅に満たないノイ
ズを除去するアナログ積分回路と、前記アナログ積分回
路の出力に前記有効パルス幅が含まれるとき、前記リセ
ット動作の開始に必要なパルス幅を有する信号を生成す
る波形生成回路とを具備することを特徴とする。
【００１０】また、請求項３に記載の半導体集積回路
は、リセット動作を指示するための有効パルス幅を含む
入力信号を多数段直列に接続されたシフトレジスタによ
って順次サンプリングし、さらにサンプリングした前記
入力信号を前記シフトレジスタ間で順次シフトするシフ
トレジスタ群と、前記シフトレジスタ群の各々のシフト
レジスタの出力を受け取り、このシフトレジスタの出力
から前記有効パルス幅の検出を行う有効パルス幅検出回
路と、前記有効パルス幅検出回路により有効パルス幅が
検出されたとき、前記リセット動作の開始に必要なパル
ス幅を有する信号を生成する波形生成回路とを具備する
ことを特徴とする。
は、リセット動作を指示するための有効パルス幅を含む
入力信号を多数段直列に接続されたシフトレジスタによ
って順次サンプリングし、さらにサンプリングした前記
入力信号を前記シフトレジスタ間で順次シフトするシフ
トレジスタ群と、前記シフトレジスタ群の各々のシフト
レジスタの出力を受け取り、このシフトレジスタの出力
から前記有効パルス幅の検出を行う有効パルス幅検出回
路と、前記有効パルス幅検出回路により有効パルス幅が
検出されたとき、前記リセット動作の開始に必要なパル
ス幅を有する信号を生成する波形生成回路とを具備する
ことを特徴とする。
【００１１】また、請求項４に記載の半導体集積回路
は、リセット動作を指示するための有効パルス幅を含む
入力信号から、予め設定されたパルス幅に満たないノイ
ズを除去するアナログ積分回路と、多数段直列に接続さ
れたシフトレジスタによって前記アナログ積分回路の出
力を順次サンプリングし、さらにサンプリングした出力
を前記シフトレジスタ間で順次シフトするシフトレジス
タ群と、前記シフトレジスタ群の各々のシフトレジスタ
の出力を受け取り、このシフトレジスタの出力から前記
有効パルス幅の検出を行う有効パルス幅検出回路と、前
記有効パルス幅検出回路により有効パルス幅が検出され
たとき、前記リセット動作の開始に必要なパルス幅を有
する信号を生成する波形生成回路とを具備することを特
徴とする。
は、リセット動作を指示するための有効パルス幅を含む
入力信号から、予め設定されたパルス幅に満たないノイ
ズを除去するアナログ積分回路と、多数段直列に接続さ
れたシフトレジスタによって前記アナログ積分回路の出
力を順次サンプリングし、さらにサンプリングした出力
を前記シフトレジスタ間で順次シフトするシフトレジス
タ群と、前記シフトレジスタ群の各々のシフトレジスタ
の出力を受け取り、このシフトレジスタの出力から前記
有効パルス幅の検出を行う有効パルス幅検出回路と、前
記有効パルス幅検出回路により有効パルス幅が検出され
たとき、前記リセット動作の開始に必要なパルス幅を有
する信号を生成する波形生成回路とを具備することを特
徴とする。
【００１２】また、さらに請求項５に記載の半導体集積
回路は、請求項１、３、４のいずれかに記載の構成にお
いて、前記シフトレジスタ群が、前記アナログ積分回路
の出力のサンプリング期間中にノイズが混入した場合、
前記シフトレジスタの内容を直接前記ノイズを用いてク
リアすることを特徴とする。
回路は、請求項１、３、４のいずれかに記載の構成にお
いて、前記シフトレジスタ群が、前記アナログ積分回路
の出力のサンプリング期間中にノイズが混入した場合、
前記シフトレジスタの内容を直接前記ノイズを用いてク
リアすることを特徴とする。
【００１３】また、さらに請求項６に記載の半導体集積
回路は、請求項２に記載の構成において、前記シフトレ
ジスタ群が、前記アナログ積分回路の出力のサンプリン
グ期間中にノイズが混入した場合、前記シフトレジスタ
の内容を直接前記ノイズを用いてクリアすることを特徴
とする。
回路は、請求項２に記載の構成において、前記シフトレ
ジスタ群が、前記アナログ積分回路の出力のサンプリン
グ期間中にノイズが混入した場合、前記シフトレジスタ
の内容を直接前記ノイズを用いてクリアすることを特徴
とする。
【００１４】また、さらに請求項７に記載の半導体集積
回路は、請求項１、３、４、５のいずれかに記載の構成
において、前記有効パルス幅検出回路において検出する
前記有効パルス幅が、予め用意された複数の有効パルス
幅の中から切り替えて設定可能であることを特徴とす
る。
回路は、請求項１、３、４、５のいずれかに記載の構成
において、前記有効パルス幅検出回路において検出する
前記有効パルス幅が、予め用意された複数の有効パルス
幅の中から切り替えて設定可能であることを特徴とす
る。
【００１５】また、さらに請求項８に記載の半導体集積
回路は、請求項１、２、４、６のいずれかに記載の構成
において、前記アナログ積分回路において除去するノイ
ズのパルス幅が、予め用意された複数のパルス幅の中か
ら切り替えて設定可能であることを特徴とする。
回路は、請求項１、２、４、６のいずれかに記載の構成
において、前記アナログ積分回路において除去するノイ
ズのパルス幅が、予め用意された複数のパルス幅の中か
ら切り替えて設定可能であることを特徴とする。
【００１６】また、さらに請求項９に記載の半導体集積
回路は、請求項１、２、４、６、８のいずれかに記載の
構成において、前記アナログ積分回路が、抵抗とコンデ
ンサとシュミットトリガゲートを含む回路素子で構成さ
れていることを特徴とする。
回路は、請求項１、２、４、６、８のいずれかに記載の
構成において、前記アナログ積分回路が、抵抗とコンデ
ンサとシュミットトリガゲートを含む回路素子で構成さ
れていることを特徴とする。
【００１７】また、さらに請求項１０に記載の半導体集
積回路は、請求項１、３、４、５、７のいずれかに記載
の構成において、前記シフトレジスタ群が、多数段直列
に接続されたＤ型フリップフロップからなり、１段目の
前記Ｄ型フリップフロップの入力端子に前記アナログ積
分回路の出力が入力され、この１段目の前記Ｄ型フリッ
プフロップのリセット端子に前記アナログ積分回路の出
力の反転信号が入力されることを特徴とする。
積回路は、請求項１、３、４、５、７のいずれかに記載
の構成において、前記シフトレジスタ群が、多数段直列
に接続されたＤ型フリップフロップからなり、１段目の
前記Ｄ型フリップフロップの入力端子に前記アナログ積
分回路の出力が入力され、この１段目の前記Ｄ型フリッ
プフロップのリセット端子に前記アナログ積分回路の出
力の反転信号が入力されることを特徴とする。
【００１８】また、さらに請求項１１に記載の半導体集
積回路は、請求項１、３、４、５、７、１０のいずれか
に記載の構成において、前記有効パルス幅検出回路が、
前記シフトレジスタ群の出力が入力されるＮＡＮＤゲー
ト回路と、インバータとを含む回路素子で構成されてい
ることを特徴とする。
積回路は、請求項１、３、４、５、７、１０のいずれか
に記載の構成において、前記有効パルス幅検出回路が、
前記シフトレジスタ群の出力が入力されるＮＡＮＤゲー
ト回路と、インバータとを含む回路素子で構成されてい
ることを特徴とする。
【００１９】また、さらに請求項１２に記載の半導体集
積回路は、請求項３または４に記載の構成において、前
記波形生成回路が、多数段直列に接続されたＤ型フリッ
プフロップとこれらＤ型フリップフロップの出力が入力
されるＮＡＮＤゲート回路からなり、１段目の前記Ｄ型
フリップフロップの入力端子に“Ｈ”レベルの電源端が
接続され、この１段目の前記Ｄ型フリップフロップのリ
セット端子に前記有効パルス幅検出回路の出力が入力さ
れることを特徴とする。
積回路は、請求項３または４に記載の構成において、前
記波形生成回路が、多数段直列に接続されたＤ型フリッ
プフロップとこれらＤ型フリップフロップの出力が入力
されるＮＡＮＤゲート回路からなり、１段目の前記Ｄ型
フリップフロップの入力端子に“Ｈ”レベルの電源端が
接続され、この１段目の前記Ｄ型フリップフロップのリ
セット端子に前記有効パルス幅検出回路の出力が入力さ
れることを特徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。まず、本発明の実施の形
態の半導体集積回路に形成されるリセット入力回路の構
成について説明する。このリセット入力回路は、リセッ
ト動作を指示するための信号が入力されるリセット端子
から内部のリセット回路の入力部までの間に設けられる
回路である。
実施の形態について説明する。まず、本発明の実施の形
態の半導体集積回路に形成されるリセット入力回路の構
成について説明する。このリセット入力回路は、リセッ
ト動作を指示するための信号が入力されるリセット端子
から内部のリセット回路の入力部までの間に設けられる
回路である。
【００２１】図１は、本発明の実施の形態の半導体集積
回路内の前記リセット入力回路の構成を示すブロック図
である。この図１に示すように、外部からリセット動作
を指示するためのＲＥＳＥＴバー信号が入力されるＲＥ
Ｓ端子には、設定されたインパルス性（ひげ状）ノイズ
を除去するアナログディレイ回路２の入力部が接続され
る。
回路内の前記リセット入力回路の構成を示すブロック図
である。この図１に示すように、外部からリセット動作
を指示するためのＲＥＳＥＴバー信号が入力されるＲＥ
Ｓ端子には、設定されたインパルス性（ひげ状）ノイズ
を除去するアナログディレイ回路２の入力部が接続され
る。
【００２２】このアナログディレイ回路２の出力部は、
多数段直列に接続されたＤ型フリップフロップからな
り、前記ＲＥＳＥＴバー信号が有効なパルス幅であるか
否かを検出するために順次サンプリングを行う遅延ラッ
チ群４の入力部に接続される。この遅延ラッチ群４に
は、外部からのクロック（ＣＫ）信号が入力される。
多数段直列に接続されたＤ型フリップフロップからな
り、前記ＲＥＳＥＴバー信号が有効なパルス幅であるか
否かを検出するために順次サンプリングを行う遅延ラッ
チ群４の入力部に接続される。この遅延ラッチ群４に
は、外部からのクロック（ＣＫ）信号が入力される。
【００２３】さらに、前記遅延ラッチ群４の出力部は、
前記サンプリングの状況に基づいて前記ＲＥＳＥＴバー
信号が有効なパルス幅であるか否かを検出する有効幅検
出回路６の入力部に接続される。この有効幅検出回路６
には、前記ＲＥＳＥＴバー信号の有効なパルス幅を切り
替えるための切り替え信号が外部より入力される。
前記サンプリングの状況に基づいて前記ＲＥＳＥＴバー
信号が有効なパルス幅であるか否かを検出する有効幅検
出回路６の入力部に接続される。この有効幅検出回路６
には、前記ＲＥＳＥＴバー信号の有効なパルス幅を切り
替えるための切り替え信号が外部より入力される。
【００２４】さらに、前記有効幅検出回路６の出力部
は、この有効幅検出回路６の出力結果を判断し、内部の
リセット回路においてリセット動作に必要なパルス幅を
生成する波形生成回路８の入力部に接続される。この波
形生成回路８には、外部からのクロック（ＣＫ２）信号
が入力される。そして、この波形生成回路８から、リセ
ットを確実に実行させるためのパルス幅を有する内部Ｒ
ＥＳＥＴ信号が内部のリセット回路に出力される。
は、この有効幅検出回路６の出力結果を判断し、内部の
リセット回路においてリセット動作に必要なパルス幅を
生成する波形生成回路８の入力部に接続される。この波
形生成回路８には、外部からのクロック（ＣＫ２）信号
が入力される。そして、この波形生成回路８から、リセ
ットを確実に実行させるためのパルス幅を有する内部Ｒ
ＥＳＥＴ信号が内部のリセット回路に出力される。
【００２５】この図１に示すように構成されたリセット
入力回路は、次のような回路動作を行う。まず、ＲＥＳ
端子に入力されたＲＥＳＥＴバー信号から、前記アナロ
グディレイ回路２により設定されたパルス幅に満たない
インパルス性（ひげ状）ノイズがその信号から除去され
てＲＥＳＥＴ信号として前記遅延ラッチ群４に出力され
る。
入力回路は、次のような回路動作を行う。まず、ＲＥＳ
端子に入力されたＲＥＳＥＴバー信号から、前記アナロ
グディレイ回路２により設定されたパルス幅に満たない
インパルス性（ひげ状）ノイズがその信号から除去され
てＲＥＳＥＴ信号として前記遅延ラッチ群４に出力され
る。
【００２６】前記遅延ラッチ群４に入力されたＲＥＳＥ
Ｔ信号は、リセット動作を指示する有効なパルス幅を検
出するためにこの遅延ラッチ群４により順次サンプリン
グされ、さらに順次シフトされて保持される。
Ｔ信号は、リセット動作を指示する有効なパルス幅を検
出するためにこの遅延ラッチ群４により順次サンプリン
グされ、さらに順次シフトされて保持される。
【００２７】前記ラッチ群４の出力に基づいて前記有効
幅検出回路６により有効なパルス幅であるか否かが検出
される。このとき、順次サンプリングしている最中にノ
イズが混入した場合、前記ラッチ群４を直接初期化して
非保持状態にもどすことにより、サンプリング動作と常
時監視動作を兼ね備えた有効なパルス幅の検出を可能と
する。なお、前記有効なパルス幅については、外部から
入力される切り替え信号によってそのパルス幅が切り替
えられる。
幅検出回路６により有効なパルス幅であるか否かが検出
される。このとき、順次サンプリングしている最中にノ
イズが混入した場合、前記ラッチ群４を直接初期化して
非保持状態にもどすことにより、サンプリング動作と常
時監視動作を兼ね備えた有効なパルス幅の検出を可能と
する。なお、前記有効なパルス幅については、外部から
入力される切り替え信号によってそのパルス幅が切り替
えられる。
【００２８】前記有効幅検出回路６の検出結果から、前
記波形生成回路８により内部のリセット回路においてリ
セット動作に必要なパルス幅が生成され、内部ＲＥＳＥ
Ｔ信号として前記リセット回路に出力される。
記波形生成回路８により内部のリセット回路においてリ
セット動作に必要なパルス幅が生成され、内部ＲＥＳＥ
Ｔ信号として前記リセット回路に出力される。
【００２９】次に、図１に示した前記アナログディレイ
回路２の構成について説明する。図２は、前記アナログ
ディレイ回路２の構成を示す回路図である。この図２に
示すように、この回路のリセット端子であるＲＥＳ端子
はシュミットトリガ回路ＳＴ１に接続される。このシュ
ミットトリガ回路ＳＴ１は、直列に複数個接続されたイ
ンバータＩＢ１１，ＩＢ１２〜ＩＢ１Ｘに接続されると
ともに、また別のラインによりＮＡＮＤゲートＮＤ１の
第１端子に接続される。
回路２の構成について説明する。図２は、前記アナログ
ディレイ回路２の構成を示す回路図である。この図２に
示すように、この回路のリセット端子であるＲＥＳ端子
はシュミットトリガ回路ＳＴ１に接続される。このシュ
ミットトリガ回路ＳＴ１は、直列に複数個接続されたイ
ンバータＩＢ１１，ＩＢ１２〜ＩＢ１Ｘに接続されると
ともに、また別のラインによりＮＡＮＤゲートＮＤ１の
第１端子に接続される。
【００３０】さらに、前記インバータＩＢ１１，ＩＢ１
２〜ＩＢ１Ｘの出力部は、前記ＮＡＮＤゲートＮＤ１の
第２端子に接続され、このＮＡＮＤゲートＮＤ１の出力
部はインバータＩＢ２を介して前記遅延ラッチ群４の入
力部に接続される。
２〜ＩＢ１Ｘの出力部は、前記ＮＡＮＤゲートＮＤ１の
第２端子に接続され、このＮＡＮＤゲートＮＤ１の出力
部はインバータＩＢ２を介して前記遅延ラッチ群４の入
力部に接続される。
【００３１】この図２に示すように構成された前記アナ
ログディレイ回路２は、次のような回路動作を行う。図
３は、前記アナログディレイ回路２の回路動作を示すタ
イムチャートである。図３（ａ）はＲＥＳ端子に入力さ
れるＲＥＳＥＴバー信号を示し、（ｂ）はシュミットト
リガ回路ＳＴ１を通過したＡ点の信号を示す。また、
（ｃ）はインバータＩＢ１Ｘを通過したＢ点の信号を示
し、（ｄ）は前記Ａ点の信号とＢ点の信号の論理和を取
り反転するＮＡＮＤゲートＮＤ１を経てインバータＩＢ
２を通過したＣ点の出力信号を示す。
ログディレイ回路２は、次のような回路動作を行う。図
３は、前記アナログディレイ回路２の回路動作を示すタ
イムチャートである。図３（ａ）はＲＥＳ端子に入力さ
れるＲＥＳＥＴバー信号を示し、（ｂ）はシュミットト
リガ回路ＳＴ１を通過したＡ点の信号を示す。また、
（ｃ）はインバータＩＢ１Ｘを通過したＢ点の信号を示
し、（ｄ）は前記Ａ点の信号とＢ点の信号の論理和を取
り反転するＮＡＮＤゲートＮＤ１を経てインバータＩＢ
２を通過したＣ点の出力信号を示す。
【００３２】このタイムチャートに示すように、（ａ）
に示すＲＥＳＥＴバー信号に存在するノイズ１０は、
（ｄ）に示すように除去される。次に、前記アナログデ
ィレイ回路２のその他の回路構成例について説明する。
に示すＲＥＳＥＴバー信号に存在するノイズ１０は、
（ｄ）に示すように除去される。次に、前記アナログデ
ィレイ回路２のその他の回路構成例について説明する。
【００３３】図４に示す回路は、シュミットトリガ回路
ＳＴ２，ＳＴ３、抵抗Ｒ１〜Ｒ４、コンデンサＣ１〜Ｃ
４、及びインバータＩＢ３，ＩＢ４，ＩＢ５からなるＣ
Ｒフィルタ回路である。このＣＲフィルタ回路によって
も、ＲＥＳＥＴバー信号に存在するインパルス性ノイズ
を除去することができる。
ＳＴ２，ＳＴ３、抵抗Ｒ１〜Ｒ４、コンデンサＣ１〜Ｃ
４、及びインバータＩＢ３，ＩＢ４，ＩＢ５からなるＣ
Ｒフィルタ回路である。このＣＲフィルタ回路によって
も、ＲＥＳＥＴバー信号に存在するインパルス性ノイズ
を除去することができる。
【００３４】また、図５に示す回路は、ＣＲフィルタ回
路の各段階にクロックドインバータを設けたものであ
る。この図５に示すように、ＲＥＳ端子にはシュミット
トリガ回路ＳＴ４、インバータＩＢ６，ＩＢ７，…が直
列に接続され、これらインバータＩＢ６，ＩＢ７，…の
間には基準電位点に接続（接地）されたコンデンサＣ１
１，Ｃ１２，…が接続される。なお、前記インバータＩ
Ｂ６，ＩＢ７，…の間には、必要に応じて電流制限抵抗
を接続してもよい。
路の各段階にクロックドインバータを設けたものであ
る。この図５に示すように、ＲＥＳ端子にはシュミット
トリガ回路ＳＴ４、インバータＩＢ６，ＩＢ７，…が直
列に接続され、これらインバータＩＢ６，ＩＢ７，…の
間には基準電位点に接続（接地）されたコンデンサＣ１
１，Ｃ１２，…が接続される。なお、前記インバータＩ
Ｂ６，ＩＢ７，…の間には、必要に応じて電流制限抵抗
を接続してもよい。
【００３５】さらに、前記インバータＩＢ６，ＩＢ７，
…の間には、ＲＥＳ端子に入力されるＲＥＳＥＴバー信
号が５０ｎＳ遅延する位置にクロックドインバータＣＢ
１が接続され、このクロックドインバータＣＢ１の接続
位置から５０ｎＳ遅延する位置にクロックドインバータ
ＣＢ２が、このクロックドインバータＣＢ２の接続位置
から１００ｎＳ遅延する位置にクロックドインバータＣ
Ｂ３が、さらにこのクロックドインバータＣＢ３の接続
位置から３００ｎＳ遅延する位置にクロックドインバー
タＣＢ４が接続される。そして、前記クロックドインバ
ータＣＢ１〜ＣＢ４には、これらの出力を制御する設定
レジスタ１２が接続される。この設定レジスタ１２は、
ＳＥＬ１〜ＳＥＬ４の信号出力を制御してインパルス性
ノイズ除去期間幅を設定するものである。なお、前記ク
ロックドインバータＣＢ１〜ＣＢ４の接続位置は、上述
した時間以外の時間であってもよい。
…の間には、ＲＥＳ端子に入力されるＲＥＳＥＴバー信
号が５０ｎＳ遅延する位置にクロックドインバータＣＢ
１が接続され、このクロックドインバータＣＢ１の接続
位置から５０ｎＳ遅延する位置にクロックドインバータ
ＣＢ２が、このクロックドインバータＣＢ２の接続位置
から１００ｎＳ遅延する位置にクロックドインバータＣ
Ｂ３が、さらにこのクロックドインバータＣＢ３の接続
位置から３００ｎＳ遅延する位置にクロックドインバー
タＣＢ４が接続される。そして、前記クロックドインバ
ータＣＢ１〜ＣＢ４には、これらの出力を制御する設定
レジスタ１２が接続される。この設定レジスタ１２は、
ＳＥＬ１〜ＳＥＬ４の信号出力を制御してインパルス性
ノイズ除去期間幅を設定するものである。なお、前記ク
ロックドインバータＣＢ１〜ＣＢ４の接続位置は、上述
した時間以外の時間であってもよい。
【００３６】また、前記シュミットトリガ回路ＳＴ４と
インバータＩＢ６の接続点には、ｐチャネルＭＯＳトラ
ンジスタＴｒ１のゲート、ｎチャネルＭＯＳトランジス
タＴｒ２のゲートがそれぞれ接続される。前記クロック
ドインバータＣＢ１〜ＣＢ４の出力端子には、ｐチャネ
ルＭＯＳトランジスタＴｒ３のゲート、ｎチャネルＭＯ
ＳトランジスタＴｒ４のゲートがそれぞれ接続される。
インバータＩＢ６の接続点には、ｐチャネルＭＯＳトラ
ンジスタＴｒ１のゲート、ｎチャネルＭＯＳトランジス
タＴｒ２のゲートがそれぞれ接続される。前記クロック
ドインバータＣＢ１〜ＣＢ４の出力端子には、ｐチャネ
ルＭＯＳトランジスタＴｒ３のゲート、ｎチャネルＭＯ
ＳトランジスタＴｒ４のゲートがそれぞれ接続される。
【００３７】さらに、ｐチャネルＭＯＳトランジスタＴ
ｒ３のドレイン、ｎチャネルＭＯＳトランジスタＴｒ４
のドレインがインバータＩＢ２１，ＩＢ２２，及びイン
バータＩＢ２３に接続される。
ｒ３のドレイン、ｎチャネルＭＯＳトランジスタＴｒ４
のドレインがインバータＩＢ２１，ＩＢ２２，及びイン
バータＩＢ２３に接続される。
【００３８】また、前記ｐチャネルＭＯＳトランジスタ
Ｔｒ１のドレインはｐチャネルＭＯＳトランジスタＴｒ
３のソースに接続され、前記ｎチャネルＭＯＳトランジ
スタＴｒ２のドレインはｎチャネルＭＯＳトランジスタ
Ｔｒ４のソースに接続される。さらに、前記ｐチャネル
ＭＯＳトランジスタＴｒ１のソースは“Ｈ”レベルの電
源に接続され、前記ｎチャネルＭＯＳトランジスタＴｒ
２のソースは基準電位点に接続（接地）される。そし
て、前記インバータＩＢ２３の出力端子からＲＥＳＥＴ
信号が出力される。
Ｔｒ１のドレインはｐチャネルＭＯＳトランジスタＴｒ
３のソースに接続され、前記ｎチャネルＭＯＳトランジ
スタＴｒ２のドレインはｎチャネルＭＯＳトランジスタ
Ｔｒ４のソースに接続される。さらに、前記ｐチャネル
ＭＯＳトランジスタＴｒ１のソースは“Ｈ”レベルの電
源に接続され、前記ｎチャネルＭＯＳトランジスタＴｒ
２のソースは基準電位点に接続（接地）される。そし
て、前記インバータＩＢ２３の出力端子からＲＥＳＥＴ
信号が出力される。
【００３９】上述した図５に示すような回路によれば、
前記クロックドインバータＣＢ１〜ＣＢ４へのＳＥＬ１
〜ＳＥＬ４信号の出力を図６に示すように制御すること
により、ＲＥＳ端子に入力されたＲＥＳＥＴ信号の遅延
時間を５０ｎＳ、１００ｎＳ、２００ｎＳ、及び５００
ｎＳの中から選択することができる。これにより、イン
パルス性ノイズとして除去するパルス幅を切り替えるこ
とができる。
前記クロックドインバータＣＢ１〜ＣＢ４へのＳＥＬ１
〜ＳＥＬ４信号の出力を図６に示すように制御すること
により、ＲＥＳ端子に入力されたＲＥＳＥＴ信号の遅延
時間を５０ｎＳ、１００ｎＳ、２００ｎＳ、及び５００
ｎＳの中から選択することができる。これにより、イン
パルス性ノイズとして除去するパルス幅を切り替えるこ
とができる。
【００４０】次に、前記遅延ラッチ群４と有効幅検出回
路６の構成について説明する。図７は、前記遅延ラッチ
群４と有効幅検出回路６の構成を示す回路図である。こ
の図７に示すように、前記アナログディレイ回路２中の
インバータＩＢ２の出力部は、Ｄ型フリップフロップＤ
Ｆ１の入力端子であるＤ端子に接続され、このＤ型フリ
ップフロップＤＦ１の出力端子であるＱ端子は次段のＤ
型フリップフロップＤＦ２のＤ端子に接続される。この
Ｄ型フリップフロップＤＦ２のＱ端子は、次段のＤ型フ
リップフロップＤＦ３のＤ端子に接続される。さらに、
同様にＤ型フリップフロップＤＦ３，ＤＦ４，ＤＦ５，
…のＱ端子，Ｄ端子は、図７に示すように接続される。
路６の構成について説明する。図７は、前記遅延ラッチ
群４と有効幅検出回路６の構成を示す回路図である。こ
の図７に示すように、前記アナログディレイ回路２中の
インバータＩＢ２の出力部は、Ｄ型フリップフロップＤ
Ｆ１の入力端子であるＤ端子に接続され、このＤ型フリ
ップフロップＤＦ１の出力端子であるＱ端子は次段のＤ
型フリップフロップＤＦ２のＤ端子に接続される。この
Ｄ型フリップフロップＤＦ２のＱ端子は、次段のＤ型フ
リップフロップＤＦ３のＤ端子に接続される。さらに、
同様にＤ型フリップフロップＤＦ３，ＤＦ４，ＤＦ５，
…のＱ端子，Ｄ端子は、図７に示すように接続される。
【００４１】また、前記インバータＩＢ２の出力部は、
インバータＩＢ３１を介して前記Ｄ型フリップフロップ
ＤＦ１，ＤＦ２，ＤＦ３，…のリセット端子であるＲ端
子にそれぞれ接続される。さらに、前記Ｄ型フリップフ
ロップＤＦ１，ＤＦ２，ＤＦ３，…のクロック入力端子
であるＣＫ端子にはクロック（ＣＫ）信号がそれぞれ入
力される。
インバータＩＢ３１を介して前記Ｄ型フリップフロップ
ＤＦ１，ＤＦ２，ＤＦ３，…のリセット端子であるＲ端
子にそれぞれ接続される。さらに、前記Ｄ型フリップフ
ロップＤＦ１，ＤＦ２，ＤＦ３，…のクロック入力端子
であるＣＫ端子にはクロック（ＣＫ）信号がそれぞれ入
力される。
【００４２】さらに、また前記Ｄ型フリップフロップＤ
Ｆ１のＱ端子はＮＡＮＤゲートＮＤ２の第１端子に、前
記Ｄ型フリップフロップＤＦ２のＱ端子は前記ＮＡＮＤ
ゲートＮＤ２の第２端子に接続される。前記Ｄ型フリッ
プフロップＤＦ３のＱ端子はＮＡＮＤゲートＮＤ３の第
１端子に、前記Ｄ型フリップフロップＤＦ４のＱ端子は
ＮＡＮＤゲートＮＤ３の第２端子に接続される。
Ｆ１のＱ端子はＮＡＮＤゲートＮＤ２の第１端子に、前
記Ｄ型フリップフロップＤＦ２のＱ端子は前記ＮＡＮＤ
ゲートＮＤ２の第２端子に接続される。前記Ｄ型フリッ
プフロップＤＦ３のＱ端子はＮＡＮＤゲートＮＤ３の第
１端子に、前記Ｄ型フリップフロップＤＦ４のＱ端子は
ＮＡＮＤゲートＮＤ３の第２端子に接続される。
【００４３】さらに、前記Ｄ型フリップフロップＤＦ５
のＱ端子はＮＡＮＤゲートＮＤ４の第１端子に、前記Ｄ
型フリップフロップＤＦ６のＱ端子は前記ＮＡＮＤゲー
トＮＤ４の第２端子に、前記Ｄ型フリップフロップＤＦ
７のＱ端子は前記ＮＡＮＤゲートＮＤ４の第３端子に、
前記Ｄ型フリップフロップＤＦ８のＱ端子は前記ＮＡＮ
ＤゲートＮＤ４の第４端子にそれぞれ接続される。
のＱ端子はＮＡＮＤゲートＮＤ４の第１端子に、前記Ｄ
型フリップフロップＤＦ６のＱ端子は前記ＮＡＮＤゲー
トＮＤ４の第２端子に、前記Ｄ型フリップフロップＤＦ
７のＱ端子は前記ＮＡＮＤゲートＮＤ４の第３端子に、
前記Ｄ型フリップフロップＤＦ８のＱ端子は前記ＮＡＮ
ＤゲートＮＤ４の第４端子にそれぞれ接続される。
【００４４】前記ＮＡＮＤゲートＮＤ２の出力端子は、
インバータＩＢ３２を介してＮＡＮＤゲートＮＤ５の第
１端子に接続され、前記ＮＡＮＤゲートＮＤ３の出力端
子はＮＡＮＤゲートＮＤ６の第１端子に接続される。さ
らに、このＮＡＮＤゲートＮＤ６の第２端子には、ＲＥ
ＳＥＴ信号におけるリセット動作を指示する有効なパル
ス幅を切り替えるための切り替え信号、ＳＥ４信号が入
力される。
インバータＩＢ３２を介してＮＡＮＤゲートＮＤ５の第
１端子に接続され、前記ＮＡＮＤゲートＮＤ３の出力端
子はＮＡＮＤゲートＮＤ６の第１端子に接続される。さ
らに、このＮＡＮＤゲートＮＤ６の第２端子には、ＲＥ
ＳＥＴ信号におけるリセット動作を指示する有効なパル
ス幅を切り替えるための切り替え信号、ＳＥ４信号が入
力される。
【００４５】また、前記ＮＡＮＤゲートＮＤ４の出力端
子はＮＡＮＤゲートＮＤ７の第１端子に接続され、この
ＮＡＮＤゲートＮＤ７の第２端子にはＲＥＳＥＴ信号に
おけるリセット動作を指示する有効なパルス幅を切り替
えるための切り替え信号、ＳＥ８信号が入力される。
子はＮＡＮＤゲートＮＤ７の第１端子に接続され、この
ＮＡＮＤゲートＮＤ７の第２端子にはＲＥＳＥＴ信号に
おけるリセット動作を指示する有効なパルス幅を切り替
えるための切り替え信号、ＳＥ８信号が入力される。
【００４６】さらに、前記ＮＡＮＤゲートＮＤ６の出力
端子は前記ＮＡＮＤゲートＮＤ５の第２端子に、また前
記ＮＡＮＤゲートＮＤ７の出力端子は前記ＮＡＮＤゲー
トＮＤ５の第３端子にそれぞれ接続される。そして、前
記ＮＡＮＤゲートＮＤ５の出力端子は、インバータＩＢ
３３を介して前記波形生成回路８の入力部に接続され
る。
端子は前記ＮＡＮＤゲートＮＤ５の第２端子に、また前
記ＮＡＮＤゲートＮＤ７の出力端子は前記ＮＡＮＤゲー
トＮＤ５の第３端子にそれぞれ接続される。そして、前
記ＮＡＮＤゲートＮＤ５の出力端子は、インバータＩＢ
３３を介して前記波形生成回路８の入力部に接続され
る。
【００４７】この図７に示すように構成された前記遅延
ラッチ群４と有効幅検出回路６は、次のような回路動作
を行う。まず、前記ＲＥＳＥＴ信号における有効なパル
ス幅の切り替えについて説明する。このリセット入力回
路では、内部のリセット回路にリセット動作を実行させ
るための指示信号のパルス幅を切り替えて検出できるよ
うになっている。この指示信号の有効なパルス幅を切り
替えるために、ＳＥ４信号及びＳＥ８信号を図８に示す
ように設定する。すなわち、ＳＥ４信号、ＳＥ８信号を
それぞれ“Ｌ”、“Ｌ”に設定すると前記有効なパルス
幅の検出幅を２に、同様に“Ｈ”、“Ｌ”に設定すると
検出幅を４に、さらに“Ｈ”、“Ｈ”に設定すると検出
幅を８に、それぞれ切り替えることができる。
ラッチ群４と有効幅検出回路６は、次のような回路動作
を行う。まず、前記ＲＥＳＥＴ信号における有効なパル
ス幅の切り替えについて説明する。このリセット入力回
路では、内部のリセット回路にリセット動作を実行させ
るための指示信号のパルス幅を切り替えて検出できるよ
うになっている。この指示信号の有効なパルス幅を切り
替えるために、ＳＥ４信号及びＳＥ８信号を図８に示す
ように設定する。すなわち、ＳＥ４信号、ＳＥ８信号を
それぞれ“Ｌ”、“Ｌ”に設定すると前記有効なパルス
幅の検出幅を２に、同様に“Ｈ”、“Ｌ”に設定すると
検出幅を４に、さらに“Ｈ”、“Ｈ”に設定すると検出
幅を８に、それぞれ切り替えることができる。
【００４８】前記検出幅は、クロック（ＣＫ）信号のパ
ルス数をあらわしており、２のときはクロック信号が２
パルス入力される期間以上のパルス幅があったときに、
リセット動作を指示する有効なパルス信号であると検出
する。同様に、４のときはクロック信号が４パルス入力
される期間以上のパルス幅があったときに、８のときは
クロック信号が８パルス入力される期間以上のパルス幅
があったときに、それぞれリセット動作を指示する有効
なパルス信号であると検出する。
ルス数をあらわしており、２のときはクロック信号が２
パルス入力される期間以上のパルス幅があったときに、
リセット動作を指示する有効なパルス信号であると検出
する。同様に、４のときはクロック信号が４パルス入力
される期間以上のパルス幅があったときに、８のときは
クロック信号が８パルス入力される期間以上のパルス幅
があったときに、それぞれリセット動作を指示する有効
なパルス信号であると検出する。
【００４９】以下に検出幅を４に設定したときの回路動
作を説明する。図９は、前記遅延ラッチ群４と有効幅検
出回路６の回路動作を示すタイムチャートである。
作を説明する。図９は、前記遅延ラッチ群４と有効幅検
出回路６の回路動作を示すタイムチャートである。
【００５０】この図９（ａ）に示すように、ＲＥＳＥＴ
信号が“Ｈ”レベルに立ち上がった後、ＣＫ信号が４パ
ルス入力される期間前記ＲＥＳＥＴ信号が“Ｈ”レベル
のままであるとき、Ｄ型フリップフロップＤＦ１〜ＤＦ
４に“Ｈ”レベルが保持され、それぞれのＱ端子から
“Ｈ”レベルが出力される。
信号が“Ｈ”レベルに立ち上がった後、ＣＫ信号が４パ
ルス入力される期間前記ＲＥＳＥＴ信号が“Ｈ”レベル
のままであるとき、Ｄ型フリップフロップＤＦ１〜ＤＦ
４に“Ｈ”レベルが保持され、それぞれのＱ端子から
“Ｈ”レベルが出力される。
【００５１】これにより、前記インバータＩＢ３３から
出力されるＤＥＴＥＣＴ信号は“Ｈ”レベルに立ち上が
る。その後、破線で示すように、前記ＲＥＳＥＴ信号が
“Ｌ”レベルに立ち下がると、この後の１つ目のＣＫ信
号のパルスが立ち下がった時点で、前記ＤＥＴＥＣＴ信
号は立ち下がる。
出力されるＤＥＴＥＣＴ信号は“Ｈ”レベルに立ち上が
る。その後、破線で示すように、前記ＲＥＳＥＴ信号が
“Ｌ”レベルに立ち下がると、この後の１つ目のＣＫ信
号のパルスが立ち下がった時点で、前記ＤＥＴＥＣＴ信
号は立ち下がる。
【００５２】また、（ｂ）に示すように、ＲＥＳＥＴ信
号が“Ｈ”レベルに立ち上がった後、ＣＫ信号が２パル
ス入力されて、３つ目のパルスが入力される前に、ノイ
ズによって前記ＲＥＳＥＴ信号が一旦立ち下がると、Ｄ
型フリップフロップＤＦ１，ＤＦ２に保持された“Ｈ”
レベルがリセットされる。
号が“Ｈ”レベルに立ち上がった後、ＣＫ信号が２パル
ス入力されて、３つ目のパルスが入力される前に、ノイ
ズによって前記ＲＥＳＥＴ信号が一旦立ち下がると、Ｄ
型フリップフロップＤＦ１，ＤＦ２に保持された“Ｈ”
レベルがリセットされる。
【００５３】これにより、ノイズが入力される前の２パ
ルス分の検出はクリアされ、続いて、（ａ）に示したよ
うに前記ＲＥＳＥＴ信号が“Ｈ”レベルに立ち上がった
後、ＣＫ信号が４パルス入力される期間前記ＲＥＳＥＴ
信号が“Ｈ”レベルのままであるとき、ＤＥＴＥＣＴ信
号が“Ｈ”レベルに立ち上がる。
ルス分の検出はクリアされ、続いて、（ａ）に示したよ
うに前記ＲＥＳＥＴ信号が“Ｈ”レベルに立ち上がった
後、ＣＫ信号が４パルス入力される期間前記ＲＥＳＥＴ
信号が“Ｈ”レベルのままであるとき、ＤＥＴＥＣＴ信
号が“Ｈ”レベルに立ち上がる。
【００５４】また、（ｃ）に示すように、ＲＥＳＥＴ信
号が“Ｈ”レベルに立ち上がった後、ＣＫ信号が４パル
ス入力される期間前記ＲＥＳＥＴ信号が“Ｈ”レベルの
ままであるとき、ＤＥＴＥＣＴ信号が“Ｈ”レベルに立
ち上がる。
号が“Ｈ”レベルに立ち上がった後、ＣＫ信号が４パル
ス入力される期間前記ＲＥＳＥＴ信号が“Ｈ”レベルの
ままであるとき、ＤＥＴＥＣＴ信号が“Ｈ”レベルに立
ち上がる。
【００５５】その後、ＣＫ信号が４パルス入力されて５
つ目のパルスが入力される前に、ノイズによって前記Ｒ
ＥＳＥＴ信号が一旦立ち下がると、Ｄ型フリップフロッ
プＤＦ１〜ＤＦ４に保持された“Ｈ”レベルがリセット
される。これにより、前記インバータＩＢ３３から出力
されるＤＥＴＥＣＴ信号は“Ｌ”レベルに立ち下がる。
つ目のパルスが入力される前に、ノイズによって前記Ｒ
ＥＳＥＴ信号が一旦立ち下がると、Ｄ型フリップフロッ
プＤＦ１〜ＤＦ４に保持された“Ｈ”レベルがリセット
される。これにより、前記インバータＩＢ３３から出力
されるＤＥＴＥＣＴ信号は“Ｌ”レベルに立ち下がる。
【００５６】切り替え信号ＳＥ４，ＳＥ８によって検出
幅を２に設定したときも同様に、ＣＫ信号が２パルス入
力される期間前記ＲＥＳＥＴ信号が“Ｈ”レベルのまま
であるとき、インバータＩＢ３３からＤＥＴＥＣＴ信号
が出力される。また、切り替え信号ＳＥ４，ＳＥ８によ
って検出幅を８に設定したときも同様に、ＣＫ信号が８
パルス入力される期間前記ＲＥＳＥＴ信号が“Ｈ”レベ
ルのままであるとき、インバータＩＢ３３からＤＥＴＥ
ＣＴ信号が出力される。
幅を２に設定したときも同様に、ＣＫ信号が２パルス入
力される期間前記ＲＥＳＥＴ信号が“Ｈ”レベルのまま
であるとき、インバータＩＢ３３からＤＥＴＥＣＴ信号
が出力される。また、切り替え信号ＳＥ４，ＳＥ８によ
って検出幅を８に設定したときも同様に、ＣＫ信号が８
パルス入力される期間前記ＲＥＳＥＴ信号が“Ｈ”レベ
ルのままであるとき、インバータＩＢ３３からＤＥＴＥ
ＣＴ信号が出力される。
【００５７】次に、前記波形生成回路８について説明す
る。図１０は、前記波形生成回路８の構成を示す回路図
である。この波形生成回路８では、クロック（ＣＫ２）
信号が４パルス入力される期間“Ｈ”レベルを有するパ
ルス波形を形成するものとする。
る。図１０は、前記波形生成回路８の構成を示す回路図
である。この波形生成回路８では、クロック（ＣＫ２）
信号が４パルス入力される期間“Ｈ”レベルを有するパ
ルス波形を形成するものとする。
【００５８】この図１０に示すように、“Ｈ”レベル電
源はＤ型フリップフロップＤＦ１１のＤ端子に接続さ
れ、このＤ型フリップフロップＤＦ１１のＱ端子は次段
のＤ型フリップフロップＤＦ１２のＤ端子に接続され
る。このＤ型フリップフロップＤＦ１２のＱ端子は、次
段のＤ型フリップフロップＤＦ１３のＤ端子に接続さ
れ、このＤ型フリップフロップＤＦ１３のＱ端子は次段
のＤ型フリップフロップＤＦ１４のＤ端子に接続され
る。さらに必要に応じて、Ｄ型フリップフロップが多数
段設けられ、それらのＱ端子，Ｄ端子は同様に上述のよ
うに接続される。
源はＤ型フリップフロップＤＦ１１のＤ端子に接続さ
れ、このＤ型フリップフロップＤＦ１１のＱ端子は次段
のＤ型フリップフロップＤＦ１２のＤ端子に接続され
る。このＤ型フリップフロップＤＦ１２のＱ端子は、次
段のＤ型フリップフロップＤＦ１３のＤ端子に接続さ
れ、このＤ型フリップフロップＤＦ１３のＱ端子は次段
のＤ型フリップフロップＤＦ１４のＤ端子に接続され
る。さらに必要に応じて、Ｄ型フリップフロップが多数
段設けられ、それらのＱ端子，Ｄ端子は同様に上述のよ
うに接続される。
【００５９】また、前記ＤＥＴＥＣＴ信号は、前記フリ
ップフロップＤＦ１１〜ＤＦ１４のリセット端子である
Ｒ端子にそれぞれ入力される。また、クロック（ＣＫ
２）信号は、前記フリップフロップＤＦ１１〜ＤＦ１４
のＣＫ端子にそれぞれ入力される。
ップフロップＤＦ１１〜ＤＦ１４のリセット端子である
Ｒ端子にそれぞれ入力される。また、クロック（ＣＫ
２）信号は、前記フリップフロップＤＦ１１〜ＤＦ１４
のＣＫ端子にそれぞれ入力される。
【００６０】さらに、前記Ｄ型フリップフロップＤＦ１
１のＱ端子はＮＡＮＤゲートＮＤ８の第１端子に接続さ
れ、前記Ｄ型フリップフロップＤＦ１２のＱ端子は前記
ＮＡＮＤゲートＮＤ８の第２端子に接続される。さら
に、前記Ｄ型フリップフロップＤＦ１３のＱ端子は前記
ＮＡＮＤゲートＮＤ８の第３端子に、前記Ｄ型フリップ
フロップＤＦ１４のＱ端子は前記ＮＡＮＤゲートＮＤ８
の第４端子に接続される。そして、前記ＮＡＮＤゲート
ＮＤ８の出力端子から、内部ＲＥＳＥＴ信号が内部のリ
セット回路に出力される。
１のＱ端子はＮＡＮＤゲートＮＤ８の第１端子に接続さ
れ、前記Ｄ型フリップフロップＤＦ１２のＱ端子は前記
ＮＡＮＤゲートＮＤ８の第２端子に接続される。さら
に、前記Ｄ型フリップフロップＤＦ１３のＱ端子は前記
ＮＡＮＤゲートＮＤ８の第３端子に、前記Ｄ型フリップ
フロップＤＦ１４のＱ端子は前記ＮＡＮＤゲートＮＤ８
の第４端子に接続される。そして、前記ＮＡＮＤゲート
ＮＤ８の出力端子から、内部ＲＥＳＥＴ信号が内部のリ
セット回路に出力される。
【００６１】この図１０に示すように構成された前記波
形生成回路８は、次のような回路動作を行う。図１１
は、前記波形生成回路８の回路動作を示すタイムチャー
トである。この図１１（ａ）はＣＫ端子に入力されるク
ロック（ＣＫ２）信号を示し、（ｂ）はリセット端子で
あるＲ端子に入力されるＤＥＴＥＣＴ信号の一例を示
し、また（ｃ）はＮＡＮＤゲートＮＤ８から出力される
内部ＲＥＳＥＴ信号を示す。
形生成回路８は、次のような回路動作を行う。図１１
は、前記波形生成回路８の回路動作を示すタイムチャー
トである。この図１１（ａ）はＣＫ端子に入力されるク
ロック（ＣＫ２）信号を示し、（ｂ）はリセット端子で
あるＲ端子に入力されるＤＥＴＥＣＴ信号の一例を示
し、また（ｃ）はＮＡＮＤゲートＮＤ８から出力される
内部ＲＥＳＥＴ信号を示す。
【００６２】まず、ＤＥＴＥＣＴ信号が“Ｈ”レベルに
立ち上がる前の“Ｌ”レベルの期間では、前記フリップ
フロップＤＦ１１〜ＤＦ１４のＱ端子から“Ｈ”レベル
が出力される。よって、ＮＡＮＤゲートＮＤ８の第１端
子〜第４端子に入力される信号は全て“Ｈ”レベルにな
り、このＮＡＮＤゲートＮＤ８から出力される内部ＲＥ
ＳＥＴ信号は“Ｌ”レベルとなる。
立ち上がる前の“Ｌ”レベルの期間では、前記フリップ
フロップＤＦ１１〜ＤＦ１４のＱ端子から“Ｈ”レベル
が出力される。よって、ＮＡＮＤゲートＮＤ８の第１端
子〜第４端子に入力される信号は全て“Ｈ”レベルにな
り、このＮＡＮＤゲートＮＤ８から出力される内部ＲＥ
ＳＥＴ信号は“Ｌ”レベルとなる。
【００６３】次に、ＤＥＴＥＣＴ信号が“Ｈ”レベルに
立ち上がると、前記フリップフロップＤＦ１１〜ＤＦ１
４のリセット（Ｒ）端子に“Ｈ”レベルが入力される。
これにより、前記フリップフロップＤＦ１１〜ＤＦ１４
に保持された“Ｈ”レベルがリセットされ、これらのＱ
端子からは“Ｌ”レベルが出力される。よって、ＮＡＮ
ＤゲートＮＤ８の第１端子〜第４端子に入力される信号
は全て“Ｌ”レベルになり、このＮＡＮＤゲートＮＤ８
から出力される内部ＲＥＳＥＴ信号は“Ｈ”レベルとな
る。
立ち上がると、前記フリップフロップＤＦ１１〜ＤＦ１
４のリセット（Ｒ）端子に“Ｈ”レベルが入力される。
これにより、前記フリップフロップＤＦ１１〜ＤＦ１４
に保持された“Ｈ”レベルがリセットされ、これらのＱ
端子からは“Ｌ”レベルが出力される。よって、ＮＡＮ
ＤゲートＮＤ８の第１端子〜第４端子に入力される信号
は全て“Ｌ”レベルになり、このＮＡＮＤゲートＮＤ８
から出力される内部ＲＥＳＥＴ信号は“Ｈ”レベルとな
る。
【００６４】次に、ＤＥＴＥＣＴ信号が“Ｈ”レベルか
ら“Ｌ”レベルに立ち下がると、前記フリップフロップ
ＤＦ１１〜ＤＦ１４のＲ端子に“Ｌ”レベルが入力され
る。これにより、前記フリップフロップＤＦ１１〜ＤＦ
１４のリセットは解除され、クロック（ＣＫ２）信号の
１つ目のパルスが入力されたとき、前記フリップフロッ
プＤＦ１１のＱ端子からは“Ｈ”レベルが出力される。
さらに、２つ目のパルスが入力されたとき、前記フリッ
プフロップＤＦ１１，ＤＦ１２のＱ端子からは“Ｈ”レ
ベルが出力される。同様に、３つ目のパルスが入力され
ると、前記フリップフロップＤＦ１１〜ＤＦ３のＱ端子
からは“Ｈ”レベルが、さらに４つ目のパルスが入力さ
れると、前記フリップフロップＤＦ１１〜ＤＦ４のＱ端
子からは“Ｈ”レベルが出力される。
ら“Ｌ”レベルに立ち下がると、前記フリップフロップ
ＤＦ１１〜ＤＦ１４のＲ端子に“Ｌ”レベルが入力され
る。これにより、前記フリップフロップＤＦ１１〜ＤＦ
１４のリセットは解除され、クロック（ＣＫ２）信号の
１つ目のパルスが入力されたとき、前記フリップフロッ
プＤＦ１１のＱ端子からは“Ｈ”レベルが出力される。
さらに、２つ目のパルスが入力されたとき、前記フリッ
プフロップＤＦ１１，ＤＦ１２のＱ端子からは“Ｈ”レ
ベルが出力される。同様に、３つ目のパルスが入力され
ると、前記フリップフロップＤＦ１１〜ＤＦ３のＱ端子
からは“Ｈ”レベルが、さらに４つ目のパルスが入力さ
れると、前記フリップフロップＤＦ１１〜ＤＦ４のＱ端
子からは“Ｈ”レベルが出力される。
【００６５】このように、クロック（ＣＫ２）信号のパ
ルスが入力されるたびに、ＮＡＮＤゲートＮＤ８の第１
端子〜第４端子に入力される“Ｈ”レベルが増えてい
き、４つ目のパルスが入力されたときにＮＡＮＤゲート
ＮＤ８の第１端子〜第４端子に入力される信号は全て
“Ｈ”レベルになり、このＮＡＮＤゲートＮＤ８から出
力される内部ＲＥＳＥＴ信号は“Ｌ”レベルとなる。
ルスが入力されるたびに、ＮＡＮＤゲートＮＤ８の第１
端子〜第４端子に入力される“Ｈ”レベルが増えてい
き、４つ目のパルスが入力されたときにＮＡＮＤゲート
ＮＤ８の第１端子〜第４端子に入力される信号は全て
“Ｈ”レベルになり、このＮＡＮＤゲートＮＤ８から出
力される内部ＲＥＳＥＴ信号は“Ｌ”レベルとなる。
【００６６】したがって、前記内部ＲＥＳＥＴ信号は、
ＤＥＴＥＣＴ信号が“Ｈ”レベルから“Ｌ”レベルに立
ち下がった後、クロック（ＣＫ２）信号の４つ目のパル
スが入力されるまでは“Ｈ”レベルが保持されることと
なり、あらかじめ設定した内部リセット回路においてリ
セットに必要なパルス波形を生成することができる。
ＤＥＴＥＣＴ信号が“Ｈ”レベルから“Ｌ”レベルに立
ち下がった後、クロック（ＣＫ２）信号の４つ目のパル
スが入力されるまでは“Ｈ”レベルが保持されることと
なり、あらかじめ設定した内部リセット回路においてリ
セットに必要なパルス波形を生成することができる。
【００６７】前記説明では、内部リセット回路でのリセ
ット動作に必要なパルス幅を、クロック（ＣＫ２）信号
が４パルス入力される期間“Ｈ”レベルを有するパルス
波形として説明したが、これに限るわけではなく、リセ
ット動作に必要なパルス幅に応じて生成する“Ｈ”レベ
ルの期間を４パルス以外のパルス数にしてもよい。この
場合、Ｄ型フリップフロップを増減すればよい。また、
クロックＣＫ２信号の周波数を変更することによって
も、内部ＲＥＳＥＴ信号のパルス幅を変更することがで
きる。
ット動作に必要なパルス幅を、クロック（ＣＫ２）信号
が４パルス入力される期間“Ｈ”レベルを有するパルス
波形として説明したが、これに限るわけではなく、リセ
ット動作に必要なパルス幅に応じて生成する“Ｈ”レベ
ルの期間を４パルス以外のパルス数にしてもよい。この
場合、Ｄ型フリップフロップを増減すればよい。また、
クロックＣＫ２信号の周波数を変更することによって
も、内部ＲＥＳＥＴ信号のパルス幅を変更することがで
きる。
【００６８】以上説明したようにこの実施の形態によれ
ば、リセット端子に生じるノイズに関し、インパルス性
ノイズを除去し、リセット動作を指示するための有効パ
ルス幅を設定可能として、この設定パルス幅未満のＲＥ
ＳＥＴ信号を除去して前記有効パルス幅以上のＲＥＳＥ
Ｔ信号を検出することにより、内部リセット回路による
システムリセットのために必要なパルス幅を生成してノ
イズの少ない安定したＲＥＳＥＴ信号を供給することが
できる。これにより、インパルス性ノイズ、アクチュエ
ータから発生するノイズ、及びＥＭＳノイズなどの影響
を受けないリセット回路とすることが可能である。
ば、リセット端子に生じるノイズに関し、インパルス性
ノイズを除去し、リセット動作を指示するための有効パ
ルス幅を設定可能として、この設定パルス幅未満のＲＥ
ＳＥＴ信号を除去して前記有効パルス幅以上のＲＥＳＥ
Ｔ信号を検出することにより、内部リセット回路による
システムリセットのために必要なパルス幅を生成してノ
イズの少ない安定したＲＥＳＥＴ信号を供給することが
できる。これにより、インパルス性ノイズ、アクチュエ
ータから発生するノイズ、及びＥＭＳノイズなどの影響
を受けないリセット回路とすることが可能である。
【００６９】
【発明の効果】以上述べたように本発明によれば、リセ
ット端子に入力されるＲＥＳＥＴ信号からインパルス性
ノイズやアクチュエータ等からの混入ノイズを除去で
き、さらにリセット動作を指示する有効パルス幅を切り
替えて前記ＲＥＳＥＴ信号から検出し、リセット動作に
必要なＲＥＳＥＴ信号のパルス幅を生成して安定したＲ
ＥＳＥＴ信号を出力することができる半導体集積回路を
提供することが可能である。
ット端子に入力されるＲＥＳＥＴ信号からインパルス性
ノイズやアクチュエータ等からの混入ノイズを除去で
き、さらにリセット動作を指示する有効パルス幅を切り
替えて前記ＲＥＳＥＴ信号から検出し、リセット動作に
必要なＲＥＳＥＴ信号のパルス幅を生成して安定したＲ
ＥＳＥＴ信号を出力することができる半導体集積回路を
提供することが可能である。
【図１】本発明の実施の形態の半導体集積回路内のリセ
ット入力回路の構成を示すブロック図である。
ット入力回路の構成を示すブロック図である。
【図２】前記リセット入力回路内のアナログディレイ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図３】前記アナログディレイ回路の回路動作を示すタ
イムチャートである。
イムチャートである。
【図４】前記アナログディレイ回路のその他の回路構成
例のＣＲフィルタ回路を示す図である。
例のＣＲフィルタ回路を示す図である。
【図５】前記アナログディレイ回路のその他の回路構成
例のＣＲフィルタ回路にクロックドインバータを設けた
回路を示す図である。
例のＣＲフィルタ回路にクロックドインバータを設けた
回路を示す図である。
【図６】前記クロックドインバータから出力される制御
信号と遅延時間との関係を示す図である。
信号と遅延時間との関係を示す図である。
【図７】前記リセット入力回路内の遅延ラッチ群と有効
幅検出回路の構成を示す回路図である。
幅検出回路の構成を示す回路図である。
【図８】前記有効幅検出回路における有効パルス幅を切
り替えるための切り替え信号と検出幅との関係を示す図
である。
り替えるための切り替え信号と検出幅との関係を示す図
である。
【図９】前記遅延ラッチ群と有効幅検出回路の回路動作
を示すタイムチャートである。
を示すタイムチャートである。
【図１０】前記リセット入力回路内の波形生成回路の構
成を示す回路図である。
成を示す回路図である。
【図１１】前記波形生成回路８の回路動作を示すタイム
チャートである。
チャートである。
【図１２】従来の半導体集積回路内のリセット回路のリ
セット端子に設けられるノイズフィルタ回路の構成を示
す図である。
セット端子に設けられるノイズフィルタ回路の構成を示
す図である。
２…アナログディレイ回路 ４…遅延ラッチ群 ６…有効幅検出回路 ８…波形生成回路 １０…インパルス性ノイズ １２…設定レジスタ Ｃ１〜Ｃ４，Ｃ１１，Ｃ１２…コンデンサ ＣＢ１，ＣＢ２，ＣＢ３，ＣＢ４…クロックドインバー
タ ＤＦ１〜ＤＦ１４…Ｄ型フリップフロップ ＩＢ２〜ＩＢ７，ＩＢ１１，ＩＢ１２〜ＩＢ１Ｘ，ＩＢ
２１〜ＩＢ２３，ＩＢ３１〜ＩＢ３３…インバータ ＮＤ１〜ＮＤ８…ＮＡＮＤゲート Ｒ１〜Ｒ４…抵抗 ＳＴ１〜ＳＴ４…シュミットトリガ回路 Ｔｒ１，Ｔｒ３…ｐチャネルＭＯＳトランジスタ Ｔｒ２，Ｔｒ４…ｎチャネルＭＯＳトランジスタ
タ ＤＦ１〜ＤＦ１４…Ｄ型フリップフロップ ＩＢ２〜ＩＢ７，ＩＢ１１，ＩＢ１２〜ＩＢ１Ｘ，ＩＢ
２１〜ＩＢ２３，ＩＢ３１〜ＩＢ３３…インバータ ＮＤ１〜ＮＤ８…ＮＡＮＤゲート Ｒ１〜Ｒ４…抵抗 ＳＴ１〜ＳＴ４…シュミットトリガ回路 Ｔｒ１，Ｔｒ３…ｐチャネルＭＯＳトランジスタ Ｔｒ２，Ｔｒ４…ｎチャネルＭＯＳトランジスタ
Claims (12)
- 【請求項１】 リセット動作を指示するための有効パル
ス幅を含む入力信号から、予め設定されたパルス幅に満
たないノイズを除去するアナログ積分回路と、 多数段直列に接続されたシフトレジスタによって前記ア
ナログ積分回路の出力を順次サンプリングし、さらにサ
ンプリングした出力を前記シフトレジスタ間で順次シフ
トするシフトレジスタ群と、 前記シフトレジスタ群の各々のシフトレジスタの出力を
受け取り、このシフトレジスタの出力から前記有効パル
ス幅の検出を行う有効パルス幅検出回路と、を具備する
ことを特徴とする半導体集積回路。 - 【請求項２】 リセット動作を指示するための有効パル
ス幅を含む入力信号から、予め設定されたパルス幅に満
たないノイズを除去するアナログ積分回路と、 前記アナログ積分回路の出力に前記有効パルス幅が含ま
れるとき、前記リセット動作の開始に必要なパルス幅を
有する信号を生成する波形生成回路と、 を具備することを特徴とする半導体集積回路。 - 【請求項３】 リセット動作を指示するための有効パル
ス幅を含む入力信号を多数段直列に接続されたシフトレ
ジスタによって順次サンプリングし、さらにサンプリン
グした前記入力信号を前記シフトレジスタ間で順次シフ
トするシフトレジスタ群と、 前記シフトレジスタ群の各々のシフトレジスタの出力を
受け取り、このシフトレジスタの出力から前記有効パル
ス幅の検出を行う有効パルス幅検出回路と、 前記有効パルス幅検出回路により有効パルス幅が検出さ
れたとき、前記リセット動作の開始に必要なパルス幅を
有する信号を生成する波形生成回路と、 を具備することを特徴とする半導体集積回路。 - 【請求項４】 リセット動作を指示するための有効パル
ス幅を含む入力信号から、予め設定されたパルス幅に満
たないノイズを除去するアナログ積分回路と、 多数段直列に接続されたシフトレジスタによって前記ア
ナログ積分回路の出力を順次サンプリングし、さらにサ
ンプリングした出力を前記シフトレジスタ間で順次シフ
トするシフトレジスタ群と、 前記シフトレジスタ群の各々のシフトレジスタの出力を
受け取り、このシフトレジスタの出力から前記有効パル
ス幅の検出を行う有効パルス幅検出回路と、 前記有効パルス幅検出回路により有効パルス幅が検出さ
れたとき、前記リセット動作の開始に必要なパルス幅を
有する信号を生成する波形生成回路と、 を具備することを特徴とする半導体集積回路。 - 【請求項５】 前記シフトレジスタ群は、前記アナログ
積分回路の出力のサンプリング期間中にノイズが混入し
た場合、前記シフトレジスタの内容を直接前記ノイズを
用いてクリアすることを特徴とする請求項１、３、４の
いずれかに記載の半導体集積回路。 - 【請求項６】 前記シフトレジスタ群は、前記アナログ
積分回路の出力のサンプリング期間中にノイズが混入し
た場合、前記シフトレジスタの内容を直接前記ノイズを
用いてクリアすることを特徴とする請求項２に記載の半
導体集積回路。 - 【請求項７】 前記有効パルス幅検出回路において検出
する前記有効パルス幅は、予め用意された複数の有効パ
ルス幅の中から切り替えて設定可能であることを特徴と
する請求項１、３、４、５のいずれかに記載の半導体集
積回路。 - 【請求項８】 前記アナログ積分回路において除去する
ノイズのパルス幅は、予め用意された複数のパルス幅の
中から切り替えて設定可能であることを特徴とする請求
項１、２、４、６のいずれかに記載の半導体集積回路。 - 【請求項９】 前記アナログ積分回路は、抵抗とコンデ
ンサとシュミットトリガゲートを含む回路素子で構成さ
れていることを特徴とする請求項１、２、４、６、８の
いずれかに記載の半導体集積回路。 - 【請求項１０】 前記シフトレジスタ群は、多数段直列
に接続されたＤ型フリップフロップからなり、１段目の
前記Ｄ型フリップフロップの入力端子に前記アナログ積
分回路の出力が入力され、この１段目の前記Ｄ型フリッ
プフロップのリセット端子に前記アナログ積分回路の出
力の反転信号が入力されることを特徴とする請求項１、
３、４、５、７のいずれかに記載の半導体集積回路。 - 【請求項１１】 前記有効パルス幅検出回路は、前記シ
フトレジスタ群の出力が入力されるＮＡＮＤゲート回路
と、インバータとを含む回路素子で構成されていること
を特徴とする請求項１、３、４、５、７、１０のいずれ
かに記載の半導体集積回路。 - 【請求項１２】 前記波形生成回路は、多数段直列に接
続されたＤ型フリップフロップとこれらＤ型フリップフ
ロップの出力が入力されるＮＡＮＤゲート回路からな
り、１段目の前記Ｄ型フリップフロップの入力端子に
“Ｈ”レベルの電源端が接続され、この１段目の前記Ｄ
型フリップフロップのリセット端子に前記有効パルス幅
検出回路の出力が入力されることを特徴とする請求項３
または４に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198395A JPH1141074A (ja) | 1997-07-24 | 1997-07-24 | 半導体集積回路 |
| US09/120,115 US6097228A (en) | 1997-07-24 | 1998-07-22 | Reset input circuit for an MCU |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198395A JPH1141074A (ja) | 1997-07-24 | 1997-07-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141074A true JPH1141074A (ja) | 1999-02-12 |
Family
ID=16390424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9198395A Pending JPH1141074A (ja) | 1997-07-24 | 1997-07-24 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6097228A (ja) |
| JP (1) | JPH1141074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1126362A3 (en) * | 2000-02-18 | 2005-03-16 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with internal reset signal generator |
| JP2006129049A (ja) * | 2004-10-28 | 2006-05-18 | Oki Electric Ind Co Ltd | リセット回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250800B2 (en) * | 2005-07-12 | 2007-07-31 | Hewlett-Packard Development Company, L.P. | Clock pulse width control circuit |
| CA2738879C (en) | 2008-10-31 | 2017-02-28 | Blackberry Limited | System for detecting a reset condition in an electronic circuit |
| TWI463295B (zh) * | 2011-10-28 | 2014-12-01 | Quanta Comp Inc | 重置／重啟電路 |
| KR101485535B1 (ko) * | 2013-07-19 | 2015-01-29 | 한국표준과학연구원 | 신호 처리 장치 및 그것의 초기화 방법 |
| CN104485929A (zh) * | 2014-11-21 | 2015-04-01 | 成都嵌智捷科技有限公司 | 接收信号灵敏的驱动电路 |
| US9813047B2 (en) * | 2015-04-13 | 2017-11-07 | Mediatek Singapore Pte. Ltd. | Standby mode state retention logic circuits |
| CN106712753B (zh) * | 2017-02-07 | 2024-01-16 | 北京集创北方科技股份有限公司 | 静电保护电路 |
| CN112636744A (zh) * | 2020-12-24 | 2021-04-09 | 中国人民解放军国防科技大学 | 一种抗单粒子瞬态的高电平复位电路 |
| CN114167778A (zh) * | 2021-12-03 | 2022-03-11 | 长沙奥托自动化技术有限公司 | 一种稳定输出模拟电压电流信号的电路及方法 |
| CN116010162A (zh) * | 2022-12-14 | 2023-04-25 | 南京英锐创电子科技有限公司 | 复位电路及复位控制方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3009011C2 (de) * | 1980-03-08 | 1983-03-24 | Agfa-Gevaert Ag, 5090 Leverkusen | Schaltungsanordnung zur Steuerung von Kamerafunktionen |
| JP2693912B2 (ja) * | 1994-06-27 | 1997-12-24 | 九州日本電気株式会社 | 不揮発性メモリ及びその消去方法 |
| US5721501A (en) * | 1995-07-26 | 1998-02-24 | Kabushiki Kaisha Toshiba | Frequency multiplier and semiconductor integrated circuit employing the same |
| JPH0955092A (ja) * | 1995-08-08 | 1997-02-25 | Sony Corp | 半導体不揮発性メモリの動作パルス印加方法および動作パルス発生回路 |
| JP3571132B2 (ja) * | 1995-11-21 | 2004-09-29 | 株式会社リコー | 制御回路 |
-
1997
- 1997-07-24 JP JP9198395A patent/JPH1141074A/ja active Pending
-
1998
- 1998-07-22 US US09/120,115 patent/US6097228A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1126362A3 (en) * | 2000-02-18 | 2005-03-16 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with internal reset signal generator |
| JP2006129049A (ja) * | 2004-10-28 | 2006-05-18 | Oki Electric Ind Co Ltd | リセット回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6097228A (en) | 2000-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0629793A (ja) | 同期ディジタル論理回路 | |
| JP6207051B2 (ja) | サンプルホールド回路 | |
| JPH09186560A (ja) | 構成可能な多機能フリップフロップ | |
| JPH06324843A (ja) | 有限状態機械において非同期事象を管理する装置及び方法 | |
| KR100304036B1 (ko) | 데이타동기시스템및방법 | |
| EP3503404B1 (en) | By odd integer digital frequency divider circuit and method | |
| JPH07504076A (ja) | ２重エッジトリガ型メモリー装置及びシステム | |
| US6891399B2 (en) | Variable pulse width and pulse separation clock generator | |
| CN105740177B (zh) | 信号传输的控制方法和装置、以及信号锁存装置 | |
| US6097228A (en) | Reset input circuit for an MCU | |
| WO2010004747A1 (ja) | 多相クロック分周回路 | |
| JPH0795013A (ja) | エッジトリガ型フリップフロップ | |
| TW437169B (en) | Reset circuit for flip-flop | |
| US6839783B2 (en) | Programmable state machine interface | |
| US7430264B2 (en) | Method to reduce transient current swings during mode transitions of high frequency/high power chips | |
| JPH10290146A (ja) | グリッチ信号を除去するための回路 | |
| KR20030040035A (ko) | 분주 회로 | |
| JP2002246895A (ja) | カウンタ回路 | |
| JPH07107122A (ja) | デジタル信号伝送回路 | |
| JP3851906B2 (ja) | パルス生成回路 | |
| US6185720B1 (en) | Slaveless synchronous system design | |
| US11238910B2 (en) | Control signal generator and driving method thereof | |
| JP4468564B2 (ja) | パルス幅変調回路 | |
| KR100278429B1 (ko) | 펄스 출력 기능을 가진 마이크로 컴퓨터 | |
| JPH05134007A (ja) | 半導体集積論理回路 |