JPH1167792A

JPH1167792A - 半導体装置の製造方法

Info

Publication number: JPH1167792A
Application number: JP22888797A
Authority: JP
Inventors: Yutaka Yoneda; 豊米田; Satoru Sugawara; 悟菅原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1997-08-11
Filing date: 1997-08-11
Publication date: 1999-03-09
Anticipated expiration: 2017-08-11
Also published as: JP3570661B2

Abstract

(57)【要約】【課題】３層のレジストの開口寸法を精密に制御で
き、かつ各層の開口寸法を独立して制御することの可能
な半導体装置の製造方法を提供する。【解決手段】三層からなる電子線レジスト４，５，６
の第一の領域を電子線７を用いて露光し、第一の領域内
で、第一の領域よりも狭い第二の領域を電子線８を用い
て露光し、第三の電子線レジスト６について前記第一の
領域を現像して第一の開口部９を形成し、第二の電子線
レジスト５について前記第二の領域を現像して第二の開
口部１０を形成し、第一の電子線レジスト４について前
記第二の領域を現像して第三の開口部１１を形成し、前
記３つの開口部９，１０，１１を通して半導体基板２１
にリセス溝を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。

【０００２】

【従来の技術】ＨＥＭＴでは、遮断周波数の高周波化を
図り、雑音指数を小さくするために、短ゲート長化が要
求されている。しかしながら、単にゲート長を短縮する
と、ゲート抵抗が増大して素子特性が劣化してしまう。
この問題を回避するため、ゲート電極のチャネルに接す
る部分のみを短縮し、ゲート電極上部に低抵抗部分を設
けた低抵抗ゲート電極が用いられている。このようなゲ
ート電極は断面形状がＴ型をしているため、Ｔゲートま
たはマッシュルームゲートと呼ばれている。

【０００３】Ｔゲートを作製するには、先ず、基板上
に、低感度，高感度，中間度の電子線レジストを下層，
中層，上層のレジストとして順次に積層し、次いで、こ
の３層のレジストを露光，現像することにより、基板に
接触している下層のレジストについては、これをゲート
長を規定する小さい線幅で形成し、また、中層のレジス
トについては、これを大きな線幅のパターンで形成し、
また、上層のレジストについては、これを中層のレジス
トよりも小さな線幅のパターンであるが、ゲート電極上
部に設ける低抵抗の部分を形成する目的に合った大きい
線幅で形成して、中層レジストと上層レジストでリフト
オフに有利なアンダーカット形状のレジストパターンを
形成し、最後にゲート電極となるべき金属を蒸着してリ
フトオフする方法が一般的である(IEDM Tech.Dig.,p613
-616(1983))。

【０００４】また、特開平０２−２７５９５８号には、
３層のレジストの形成工程において、現像のみを２段階
にする方法で、ゲート電極上部に低抵抗の部分を作製す
るとともにゲート長をより短縮させる方法が提案されて
いる。また、特開平０６−１６８８７０号には、レジス
トを２層積層して上層レジストに難溶化層を形成するこ
とで、オーバーハング形状を形成してＴゲートの低抵抗
層部分を規定するとともにゲート長を短縮させる方法が
提案されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の方法では、それぞれの開口の制御性，安定性を
十分に確保できないという問題があった。例えば、特開
平０２−２７５９５８号の方法では、電子線のビーム径
は下層レジストの開口を規定することを最大の目的にし
ている。低抵抗層部分を規定する上層、および中層のレ
ジストの感度のコントラストはほとんどない。そのた
め、低抵抗層部分の寸法の制御性，およびオーバーハン
グ形状の制御性が十分ではないという問題があった。

【０００６】本発明は、３層のレジストの開口寸法を精
密に制御でき、かつ各層の開口寸法を独立して制御する
ことの可能な半導体装置の製造方法を提供することを目
的としている。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、半導体基板上に、第一のポ
ジ型電子線レジスト，第二のポジ型電子線レジスト，第
三のポジ型電子線レジストを順次に積層する工程と、三
層からなる電子線レジストの第一の領域を電子線を用い
て露光する工程と、第一の領域内で、第一の領域よりも
狭い第二の領域を電子線を用いて露光する工程と、第三
の電子線レジストについて第一の領域を現像して第一の
開口部を形成する工程と、第二の電子線レジストを現像
して第二の開口部を形成する工程と、第一の電子線レジ
ストについて第二の領域を現像して第三の開口部を形成
する工程と、３つの開口部を通して半導体基板にリセス
溝を形成する工程と、半導体基板の全面にゲート電極用
の金属配線層を堆積する工程と、上記金属配線層のうち
でリセス溝に堆積した金属配線層を残して、第一および
第二の電子線レジストおよびその上の不要な金属配線層
をリフトオフ法により除去する工程とを具備しているこ
とを特徴としている。

【０００８】また、請求項２記載の発明は、請求項１記
載の半導体装置の製造方法において、第三のレジストに
は、第一のレジストよりも高感度のものを用い、第一の
レジストには、第三のレジストよりも高解像度のものを
用いることを特徴としている。

【０００９】また、請求項３記載の発明は、請求項１記
載の半導体装置の製造方法において、第一および第三の
電子線レジストの現像には有機現像液を用い、第二の電
子線レジストの現像にはアルカリ現像液を用いることを
特徴としている。

【００１０】また、請求項４記載の発明は、請求項３記
載の半導体装置の製造方法において、第三の電子線レジ
ストの現像には高溶解性の現像液を用い、第一の電子線
レジストの現像には低溶解性の現像液を用いることを特
徴としている。

【００１１】また、請求項５記載の発明は、請求項１乃
至請求項４のいずれか一項に記載の半導体装置の製造方
法において、第一および第三の電子線レジストには、ア
ルファメチルスチレンとアルファクロロアクリル酸の共
重合体レジストを用い、第二の電子線レジストには、ポ
リメチルグルタルイミドを用いることを特徴としてい
る。

【００１２】また、請求項６記載の発明は、請求項１記
載の半導体装置の製造方法において、三層からなる電子
線レジストに対する電子線の露光時に、第二の領域の一
方の端部を第一の領域の一方の端部と一致させるよう
に、露光を行なうことを特徴としている。

【００１３】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１(ａ)乃至(ｄ)，図２(ｅ)乃至
(ｈ)は本発明に係る半導体装置の製造方法の工程例を示
す図である。この工程例では、半導体基板２１上に、第
一のポジ型電子線レジスト４，第二のポジ型電子線レジ
スト５，第三のポジ型電子線レジスト６を順次に積層す
る工程と(図１(ａ))、前記三層からなる電子線レジスト
４，５，６の第一の領域を電子線７を用いて露光する工
程と(図１(ｂ))、第一の領域内で、第一の領域よりも狭
い第二の領域を電子線８を用いて露光する工程と(図１
(ｂ))、第三の電子線レジスト６について前記第一の領
域を現像して第一の開口部９を形成する工程と(図１
(ｃ))、第二の電子線レジスト５について前記第二の領
域を現像して第二の開口部１０を形成する工程と(図１
(ｄ))、第一の電子線レジスト４について前記第二の領
域を現像して第三の開口部１１を形成する工程と(図２
(ｅ))、前記３つの開口部９，１０，１１を通して半導
体基板２１にリセス溝１２を形成する工程と(図２
(ｆ))、半導体基板２１の全面にゲート電極用の金属配
線層１３，１４を堆積する工程と(図２(ｇ))、上記金属
配線層１３，１４のうちでリセス溝に堆積した金属配線
層１３を残して、第一および第二のレジスト４，５およ
びその上の不要な金属配線層１４をリフトオフ法により
除去する工程と(図２(ｈ))を有している。

【００１４】ここで、第三のレジスト６には、第一のレ
ジスト４よりも高感度のものが用いられ、また、第一の
レジスト４には第三のレジスト６よりも高解像度のもの
が用いられる。

【００１５】より詳しくは、第一および第三のレジスト
４，６には、アルファメチルスチレンとアルファクロロ
アクリル酸の共重合体レジストが用いられ、また、第二
のレジスト５には、ポリメチルグルタルイミドが用いら
れる。

【００１６】また、現像工程において、第一および第三
のレジスト４，６の現像には、有機現像液が用いられ、
また、第二のレジスト５の現像には、アルカリ現像液が
用いられる。また、第三のレジスト６の現像には、高溶
解性の現像液が用いられ、また、第一のレジスト４の現
像には、低溶解性の現像液が用いられる。

【００１７】また、露光領域については、第一の領域お
よび第二の領域に対する２回の電子線の露光を行なう工
程で、露光量の少ない第一の領域内の任意の位置に露光
量の多い第二の領域を描画(露光描画)することができ
る。

【００１８】特に、露光量の多い第二の領域の一方の端
部を、露光量の少ない第一の領域の一方の端部と一致さ
せるように、露光を行なうことができる。

【００１９】このように、本発明では、三層からなる電
子線レジスト４，５，６の第一の領域を電子線７を用い
て露光し、第一の領域内で、第一の領域よりも狭い第二
の領域を電子線８を用いて露光し、第三の電子線レジス
ト６について前記第一の領域を現像して第一の開口部９
を形成し、第二の電子線レジスト５について前記第二の
領域を現像して第二の開口部１０を形成し、第一の電子
線レジスト４について前記第二の領域を現像して第三の
開口部１１を形成し、前記３つの開口部９，１０，１１
を通して半導体基板２１にリセス溝１２を形成し、半導
体基板２１の全面にゲート電極用の金属配線層１３，１
４を堆積し、上記金属配線層１３，１４のうちでリセス
溝に堆積した金属配線層１３を残して、第一および第二
のレジスト４，５およびその上の不要な金属配線層１４
をリフトオフ法により除去しているので、３層のレジス
トの開口寸法を精密に制御でき、かつ各層の開口寸法を
独立して制御することができる。これにより、３層のレ
ジストに希望形状の開口を容易に作製でき、希望形状の
ゲート電極を作製することが可能となり、半導体装置の
低抵抗層部分の寸法の制御性，およびオーバーハング形
状の制御性を著しく高めることが可能となる。特に、Ｈ
ＥＭＴの低抵抗ゲート電極を形成する工程に使用する
際、低抵抗層部分の寸法の制御性，およびオーバーハン
グ形状の制御性を高めることができ、希望形状のゲート
電極を作製することができる。

【００２０】また、露光量の多い第二の領域の一方の端
部を露光量の少ない第一の領域の一方の端部と一致させ
ることにより、半導体基板と接するゲート電極をソース
電極に近付けることができて、ゲート・ソース間の寄生
抵抗を低減することができ、半導体装置の雑音特性を向
上させることができる。

【００２１】

【実施例】実施例１図３(ａ)乃至(ｄ)，図４(ｅ)乃至(ｈ)は本発明の半導体
装置の製造方法の実施例１の工程を示す図である。な
お、この実施例１では、２回の電子線の露光において、
露光量の多い第二の領域の一方の端部を、露光量の少な
い第一の領域の一方の端部と一致させずに露光を行なっ
た。

【００２２】具体的に、この実施例１では、チャネル層
となるＧａＡｓ層１，２次電子供給層となるＡｌＧａＡ
ｓ層２，ソース・ドレインのオーミックコンタクト層と
なる高濃度ＧａＡｓ層３が順次に形成されたＨＥＭＴ基
板２１上に、高解像度の電子線レジスト４、たとえばＺ
ＥＰ５２０−１２(日本ゼオン製)を２０００Å程度の膜
厚に塗布し、２００℃の温度で、３０分間、窒素雰囲気
中でベーキングする。次に、電子線レジスト５として、
PMGI SF8(ＭＣＣ社製)を４６００Å程度の膜厚に塗布
し、２００℃の温度で、３０分間、窒素雰囲気中でベー
キングする。次に、高感度の電子線レジスト６として、
例えばＺＥＰ７０００Ｂ(日本ゼオン製)を２０００Å程
度の膜厚に塗布し、２００℃の温度で、３０分間、窒素
雰囲気中でベーキングする。このようにして、図３(ａ)
に示すように、ＨＥＭＴ基板２１上に、三層の電子線レ
ジスト４，５，６を順次に積層する。

【００２３】次に、図３(ｂ)に示すように、この基板２
１上の三層のレジスト４，５，６に対して、電子線描画
装置を用いて、電子線パターンを描画する。描画する電
子線パターンは、図３(ｂ)に示すように、第一の領域に
当たる幅広の０．８μｍのパターン７と、第二の領域に
あたる幅細の０．１μｍのパターン８とが重なるように
する。描画条件は、加速電圧が２０ｋＶ，照射電流値が
０．１ｎＡ，ビーム径が０．０２５μｍの条件で、幅広
のパターンは線照射量１００ｎＣ／ｃｍ，幅細のパター
ンは線照射量２００ｎＣ／ｃｍの条件で描画する。

【００２４】次に、図３(ｃ)に示すように、上層のレジ
スト６の現像を高溶解性の有機現像液であるＺＥＤ５０
０(日本ゼオン製)を用いて、室温２分間で行ない、さら
にイソプロピルアルコールを用いて室温１分のリンス処
理を行ない、第一の開口部９を形成する。次に、図３
(ｄ)に示すように中層のレジスト５の現像をアルカリ現
像液であるＮＭＤＷ(東京応化製)を用いて室温で４５秒
で行ない、さらに純粋で室温１分間のリンス処理を行な
い、第２の開口部１０を形成する。次に、図４(ｅ)に示
すように、下層のレジスト４の現像を低溶解性の有機現
像液であるＺＥＤ５０Ｎ(日本ゼオン製)で室温，３分間
行ない、さらにイソプロピルアルコールで室温，１分間
のリンス処理を行ない、第３の開口部１１を形成する。

【００２５】しかる後、図４(ｆ)に示すように、レジス
トパターン４，５，６をマスクにクエン酸系のエッチャ
ントでリセス形成のエッチングを行ない、基板２１の表
面にＡｌＧａＡｓ層１２を露出させる。次に、図４(ｇ)
に示すように、全面に金属，すなわちＴｉ／Ａｕ１３，
１４を５０００Åの厚さに堆積する。その後、図４(ｈ)
に示すように、前記開口部１１の底面１２に堆積されて
いる金属１３のみを残して、リフトオフする。

【００２６】上記実施例１によれば、描画するパターン
をＴゲートの上の部分と下の部分に分けたこと、３層に
積層したレジスト４，５，６をそれぞれ別々に現像でき
ることにより、各層の開口９，１０，１１の寸法を独立
に制御することができ、希望形状のゲート電極を容易に
作製することが可能になる。この残された金属１３の部
分がゲート電極となる。

【００２７】実施例２図５(ａ)乃至(ｄ)，図６(ｅ)乃至(ｈ)は本発明の半導体
装置の製造方法の実施例２の工程を示す図である。な
お、この実施例２では、２回の電子線の露光において、
露光量の多い第二の領域の一方の端部を、露光量の少な
い第一の領域の一方の端部と一致させるように露光を行
なった。

【００２８】具体的に、この実施例２でも、実施例１と
同様に、ＨＥＭＴ基板２１にレジスト４，５，６を塗布
し、ベーキング後、電子線描画装置を用いて電子線パタ
ーン７，８を描画するが(図５(ａ)，(ｂ))、この際、実
施例２では、描画するパターンを図５(ｂ)に示すよう
に、第一の領域の幅広の０．８μｍのパターン７と第二
の領域の幅細の０．１μｍのパターン８とが重なり、且
つ幅細のパターン８の端が幅広のパターン７の端と一致
するようにする。

【００２９】次に、図５(ｃ)，(ｄ)，図６(ｅ)に示すよ
うに、実施例１と同様にして、３層のレジスト４，５，
６の現像処理を行なうが、実施例２では、幅細のパター
ン８の端が幅広のパターン７の端と一致するように露光
したので、第三の開口部１１は、図６(ｅ)に示すよう
に、幅広のパターンの中心ではなく、片側に寄った形で
形成できる。次に、図６(ｆ)に示すように、基板２１の
表面にＡｌＧａＡｓ層１２を露出させる。次に、図６
(ｇ)に示すように、全面に金属，すなわちＴｉ／Ａｕ１
３，１４を５０００Åの厚さに堆積する。その後、図６
(ｈ)に示すように、前記開口部１１の底面１２に堆積さ
れている金属１３のみを残してリフトオフする。この残
された金属１３の部分がゲート電極となる。

【００３０】上記実施例２によれば、半導体基板２１に
接するゲート電極をソース電極に近付けることができる
ので、ゲート・ソース間の寄生抵抗を低減することがで
き、低雑音特性のＨＥＭＴを作製することができる。

【００３１】

【発明の効果】以上に説明したように、請求項１乃至請
求項５記載の発明によれば、半導体基板上に、第一のポ
ジ型電子線レジスト，第二のポジ型電子線レジスト，第
三のポジ型電子線レジストを順次に積層する工程と、三
層からなる電子線レジストの第一の領域を電子線を用い
て露光する工程と、第一の領域内で、第一の領域よりも
狭い第二の領域を電子線を用いて露光する工程と、第三
の電子線レジストについて第一の領域を現像して第一の
開口部を形成する工程と、第二の電子線レジストを現像
して第二の開口部を形成する工程と、第一の電子線レジ
ストについて第二の領域を現像して第三の開口部を形成
する工程と、３つの開口部を通して半導体基板にリセス
溝を形成する工程と、半導体基板の全面にゲート電極用
の金属配線層を堆積する工程と、上記金属配線層のうち
でリセス溝に堆積した金属配線層を残して、第一および
第二の電子線レジストおよびその上の不要な金属配線層
をリフトオフ法により除去する工程とを具備しているの
で、３層のレジストの開口寸法を精密に制御でき、かつ
各層の開口寸法を独立して制御することができる。これ
により、３層のレジストに希望形状の開口を容易に作製
でき、希望形状のゲート電極を作製することが可能とな
り、半導体装置の低抵抗層部分の寸法の制御性，および
オーバーハング形状の制御性を著しく高めることが可能
となる。特に、ＨＥＭＴの低抵抗ゲート電極を形成する
工程に使用する際、低抵抗層部分の寸法の制御性，およ
びオーバーハング形状の制御性を高めることができ、希
望形状のゲート電極を作製することができる。

【００３２】また、請求項６記載によれば、露光量の多
い第二の領域の一方の端部を露光量の少ない第一の領域
の一方の端部と一致させることにより、半導体基板と接
するゲート電極をソース電極に近付けることができて、
ゲート・ソース間の寄生抵抗を低減することができ、半
導体装置の雑音特性を向上させることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の製造方法の一工程例
を示す図である。

【図２】本発明に係る半導体装置の製造方法の一工程例
を示す図である。

【図３】実施例１の製造工程を示す図である。

【図４】実施例１の製造工程を示す図である。

【図５】実施例２の製造工程を示す図である。

【図６】実施例２の製造工程を示す図である。

【符号の説明】

１ＧａＡｓ層２２次電子供給用ＡｌＧａＡｓ層３高濃度ＧａＡｓ層４第１の電子線レジスト５第２の電子線レジスト６第３の電子線レジスト７幅広の電子線パターン８幅細の電子線パターン９第一の開口部１０第二の開口部１１第三の開口部１２リセス溝１３，１４金属配線層２１半導体基板

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/027 Ｈ０１Ｌ 29/44 Ｚ 29/41

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、第一のポジ型電子線レ
ジスト，第二のポジ型電子線レジスト，第三のポジ型電
子線レジストを順次に積層する工程と、前記三層からな
る電子線レジストの第一の領域を電子線を用いて露光す
る工程と、第一の領域内で、第一の領域よりも狭い第二
の領域を電子線を用いて露光する工程と、第三の電子線
レジストについて前記第一の領域を現像して第一の開口
部を形成する工程と、第二の電子線レジストを現像して
第二の開口部を形成する工程と、第一の電子線レジスト
について前記第二の領域を現像して第三の開口部を形成
する工程と、前記３つの開口部を通して半導体基板にリ
セス溝を形成する工程と、半導体基板の全面にゲート電
極用の金属配線層を堆積する工程と、上記金属配線層の
うちでリセス溝に堆積した金属配線層を残して、前記第
一および第二の電子線レジストおよびその上の不要な金
属配線層をリフトオフ法により除去する工程とを具備し
ていることを特徴とする半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、第三のレジストには、第一のレジストよりも高
感度のものを用い、第一のレジストには、第三のレジス
トよりも高解像度のものを用いることを特徴とする半導
体装置の製造方法。
【請求項３】請求項１記載の半導体装置の製造方法に
おいて、第一および第三の電子線レジストの現像には有
機現像液を用い、第二の電子線レジストの現像にはアル
カリ現像液を用いることを特徴とする半導体装置の製造
方法。
【請求項４】請求項３記載の半導体装置の製造方法に
おいて、第三の電子線レジストの現像には高溶解性の現
像液を用い、第一の電子線レジストの現像には低溶解性
の現像液を用いることを特徴とする半導体装置の製造方
法。
【請求項５】請求項１乃至請求項４のいずれか一項に
記載の半導体装置の製造方法において、第一および第三
の電子線レジストには、アルファメチルスチレンとアル
ファクロロアクリル酸の共重合体レジストを用い、第二
の電子線レジストには、ポリメチルグルタルイミドを用
いることを特徴とする半導体装置の製造方法。
【請求項６】請求項１記載の半導体装置の製造方法に
おいて、前記三層からなる電子線レジストに対する電子
線の露光時に、第二の領域の一方の端部を第一の領域の
一方の端部と一致させるように、露光を行なうことを特
徴とする半導体装置の製造方法。