JPH117385A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH117385A JPH117385A JP15989597A JP15989597A JPH117385A JP H117385 A JPH117385 A JP H117385A JP 15989597 A JP15989597 A JP 15989597A JP 15989597 A JP15989597 A JP 15989597A JP H117385 A JPH117385 A JP H117385A
- Authority
- JP
- Japan
- Prior art keywords
- microcode
- instruction
- memory
- block
- address
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【課題】 マイクロコードが格納されるメモリを小容量
化する。 【解決手段】 マイクロコードが格納されるＭＭメモリ
４２と、マクロコードを読み出してそのマイクロコード
に基づいて命令を実行する命令実行ブロック１７と、命
令実行ブロック１７の指令に従って所定の演算処理をす
る演算回路ブロック１８とを備え、演算回路ブロック１
８に所定の演算処理をさせるとき、その演算処理が終了
するまで間、マイクロコードを読み出す際のＭＭアドレ
スをロックする。
化する。 【解決手段】 マイクロコードが格納されるＭＭメモリ
４２と、マクロコードを読み出してそのマイクロコード
に基づいて命令を実行する命令実行ブロック１７と、命
令実行ブロック１７の指令に従って所定の演算処理をす
る演算回路ブロック１８とを備え、演算回路ブロック１
８に所定の演算処理をさせるとき、その演算処理が終了
するまで間、マイクロコードを読み出す際のＭＭアドレ
スをロックする。
Description
【０００１】
【発明の属する技術分野】本発明は演算処理装置、特に
そのマイクロコードが格納される記憶装置の小容量化に
関する。
そのマイクロコードが格納される記憶装置の小容量化に
関する。
【０００２】
【従来の技術】従来、例えばプログラマブルコントロー
ラ（以下ＰＣという）に用いられている演算処理装置に
おいては、１サイクル（０．０５μＳ）の動作を記述す
るために４バイトのマイクロコードを使用するものがあ
る。このようなＰＣの場合には、例えば実行時間が２．
３５μＳかかる乗算命令の実行に１８８バイト必要であ
った。
ラ（以下ＰＣという）に用いられている演算処理装置に
おいては、１サイクル（０．０５μＳ）の動作を記述す
るために４バイトのマイクロコードを使用するものがあ
る。このようなＰＣの場合には、例えば実行時間が２．
３５μＳかかる乗算命令の実行に１８８バイト必要であ
った。
【０００３】図６は従来の乗算処理をするときのマイク
ロコードの内容を示す説明図である。図示のように、４
７サイクル必要とするが、サイクル６〜サイクル４１の
間は命令実行ブロック（図１参照）は実質的に非実行状
態になっており、演算回路ブロック（図１参照）が専ら
その演算処理を行っている。
ロコードの内容を示す説明図である。図示のように、４
７サイクル必要とするが、サイクル６〜サイクル４１の
間は命令実行ブロック（図１参照）は実質的に非実行状
態になっており、演算回路ブロック（図１参照）が専ら
その演算処理を行っている。
【０００４】
【発明が解決しようとする課題】上述のように乗算命令
の実行に際して１８８バイト（４７サイクル×４）のマ
イクロコードを必要とするが、マイクロコードを格納す
るメモリには必然的にその容量に制約があることから、
マイクロコードを格納する際にメモリの容量を節約する
ことが望まれていた。
の実行に際して１８８バイト（４７サイクル×４）のマ
イクロコードを必要とするが、マイクロコードを格納す
るメモリには必然的にその容量に制約があることから、
マイクロコードを格納する際にメモリの容量を節約する
ことが望まれていた。
【０００５】本発明は、このような状況に鑑みてなされ
たものであり、マイクロコードが格納されるメモリの小
容量化を可能にした演算処理装置を提供することを目的
とする。
たものであり、マイクロコードが格納されるメモリの小
容量化を可能にした演算処理装置を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明に係る演算処理装
置は、マイクロコードが格納されるメモリと、マイクロ
コードを読み出してそのマイクロコードに基づいて命令
を実行する命令実行手段と、命令実行手段の指令に従っ
て所定の演算処理をする演算回路とを備え、演算回路に
所定の演算処理をさせるとき、演算を処理が終了するま
での間、マイクロコードを読み出す際のアドレスをロッ
クする。
置は、マイクロコードが格納されるメモリと、マイクロ
コードを読み出してそのマイクロコードに基づいて命令
を実行する命令実行手段と、命令実行手段の指令に従っ
て所定の演算処理をする演算回路とを備え、演算回路に
所定の演算処理をさせるとき、演算を処理が終了するま
での間、マイクロコードを読み出す際のアドレスをロッ
クする。
【０００７】
【発明の実施の形態】図１は本発明の一実施形態に係る
演算処理装置のゲートアレイの構成を示すブロック図で
ある。図１において、１０はゲートアレイ、１１〜１９
はそれぞれこのゲートアレイ１０に含まれる機能ブロッ
クである。１１はＣＰＵインターフェースブロックであ
り、これはゲートアレイ１０と外部ＣＰＵ３１，３２と
のインターフェースを行うものである。１２はトラップ
回路ブロックであり、これはＵＭ（ユーザメモリ）アド
レスに対するトラップを行う。１３はＵＭメモリインタ
ーフェースブロックであり、これはＵＭメモリ４１とユ
ーザープログラムのやり取りを行う。１４はＭＭメモリ
インターフェースブロックであり、これはＭＭメモリ４
２とマイクロロードのやり取りを行う。１５はＶＭメモ
リインターフェースブロックであり、これはＶＭメモリ
４３とステータスやデータのやり取りを行う。１６は命
令デコードブロックであり、これは命令語の解析を行
い、その解析結果に対応したマイクロコードのアドレス
を生成する。１７は命令実行ブロックであり、これはマ
イクロコードに基づいて命令を実行する。１８は演算回
路ブロックであり、これは演算処理を行う。１９はコン
トロールブロックであり、これはゲートアレイ１０の全
体を制御するものである。
演算処理装置のゲートアレイの構成を示すブロック図で
ある。図１において、１０はゲートアレイ、１１〜１９
はそれぞれこのゲートアレイ１０に含まれる機能ブロッ
クである。１１はＣＰＵインターフェースブロックであ
り、これはゲートアレイ１０と外部ＣＰＵ３１，３２と
のインターフェースを行うものである。１２はトラップ
回路ブロックであり、これはＵＭ（ユーザメモリ）アド
レスに対するトラップを行う。１３はＵＭメモリインタ
ーフェースブロックであり、これはＵＭメモリ４１とユ
ーザープログラムのやり取りを行う。１４はＭＭメモリ
インターフェースブロックであり、これはＭＭメモリ４
２とマイクロロードのやり取りを行う。１５はＶＭメモ
リインターフェースブロックであり、これはＶＭメモリ
４３とステータスやデータのやり取りを行う。１６は命
令デコードブロックであり、これは命令語の解析を行
い、その解析結果に対応したマイクロコードのアドレス
を生成する。１７は命令実行ブロックであり、これはマ
イクロコードに基づいて命令を実行する。１８は演算回
路ブロックであり、これは演算処理を行う。１９はコン
トロールブロックであり、これはゲートアレイ１０の全
体を制御するものである。
【０００８】図２は図１のゲートアレイ１０のパイプラ
イン処理のサイクルについての説明図である。図示のよ
うに、サイクル１ではＵＭメモリインターフェースブロ
ック１３によりＵＭメモリ４１から命令語の読込を行
い、サイクル２ではその命令語を命令デコードブロック
１６にてデコードし、サイクル３ではＭＭメモリインタ
ーフェースブロック１４によりＭＭメモリ４２からその
デコードされた命令語に対応したマイクロロードの読込
を行い、サイクル４では命令実行ブロック１７にてその
マイクロコードに基づいた命令を実行する。
イン処理のサイクルについての説明図である。図示のよ
うに、サイクル１ではＵＭメモリインターフェースブロ
ック１３によりＵＭメモリ４１から命令語の読込を行
い、サイクル２ではその命令語を命令デコードブロック
１６にてデコードし、サイクル３ではＭＭメモリインタ
ーフェースブロック１４によりＭＭメモリ４２からその
デコードされた命令語に対応したマイクロロードの読込
を行い、サイクル４では命令実行ブロック１７にてその
マイクロコードに基づいた命令を実行する。
【０００９】図３はパイプライン処理による命令実行の
例を示した説明図である。図示の例においては、サイク
ル４以降においては１サイクル毎に命令実行が完了して
いる。
例を示した説明図である。図示の例においては、サイク
ル４以降においては１サイクル毎に命令実行が完了して
いる。
【００１０】図４は図１の演算処理装置において乗算処
理をする際のマイクロコードの内容を示した図である。
命令実行ブロック１７のアキュムレータのデータを演算
回路ブロック１８の演算入力Ａにセットし、命令実行ブ
ロック１７のデータレジスタのデータを演算回路ブロッ
ク１８の演算入力Ｂにセットし、そして、演算コマンド
をリセットして、クロックを始動させるところまでは従
来と同じであるが（図６参照）、その後の処理が従来と
は異なっている。マイクロコード「乗算指示開始・ＭＭ
アドレスホールド指示」に基づいて乗算を開始させたと
きにはＭＭアドレスをその時のアドレスにホールドさせ
（インクリメントさせずに）、そしてまた、マイクロコ
ード「演算未完了ならばＭＭアドレスホールド指示」に
より演算未完了ならばＭＭアドレスをホールドさせる。
このような内容のマイクロコードを設定することによ
り、命令デコードブロック１６は、演算回路ブロック１
８において乗算が終了するまでの間、同じアドレスの上
記のマイクロコードを読み出させることにより、ＭＭア
ドレスのホールドを持続させる。そして、演算回路ブロ
ック１８が演算処理を終了すると、それ以降の処理は従
来の場合と同様であり、ＭＭアドレスがインクリメント
されて、演算結果が命令実行ブロック１７のアキュムレ
ータにセットされ、クロックが停止され、演算結果フラ
グが処理されて、命令実行が完了することとなる。
理をする際のマイクロコードの内容を示した図である。
命令実行ブロック１７のアキュムレータのデータを演算
回路ブロック１８の演算入力Ａにセットし、命令実行ブ
ロック１７のデータレジスタのデータを演算回路ブロッ
ク１８の演算入力Ｂにセットし、そして、演算コマンド
をリセットして、クロックを始動させるところまでは従
来と同じであるが（図６参照）、その後の処理が従来と
は異なっている。マイクロコード「乗算指示開始・ＭＭ
アドレスホールド指示」に基づいて乗算を開始させたと
きにはＭＭアドレスをその時のアドレスにホールドさせ
（インクリメントさせずに）、そしてまた、マイクロコ
ード「演算未完了ならばＭＭアドレスホールド指示」に
より演算未完了ならばＭＭアドレスをホールドさせる。
このような内容のマイクロコードを設定することによ
り、命令デコードブロック１６は、演算回路ブロック１
８において乗算が終了するまでの間、同じアドレスの上
記のマイクロコードを読み出させることにより、ＭＭア
ドレスのホールドを持続させる。そして、演算回路ブロ
ック１８が演算処理を終了すると、それ以降の処理は従
来の場合と同様であり、ＭＭアドレスがインクリメント
されて、演算結果が命令実行ブロック１７のアキュムレ
ータにセットされ、クロックが停止され、演算結果フラ
グが処理されて、命令実行が完了することとなる。
【００１１】図５は上述の処理を示したタイムチャート
である。図５において、処理１は図４のマイクロコード
「乗算指示開始・ＭＭアドレスホールド指示」に相当
し、処理２はマイクロコード「演算未完了ならばＭＭア
ドレスホールド指示」に相当するものであり、これらの
マイクロコードによりＭＭアドレスが、「ｎ＋２」→
「ｎ＋３」→「ｎ＋２」→「ｎ＋３」…となり、ＭＭア
ドレス「ｎ＋２」，「ｎ＋３」が繰り返されることによ
り、処理２が繰り返されることになる。つまり、従来の
方法では、各サイクルの処理が終了するとＭＭアドレス
がインクリメントされることになるが、本実施形態にお
いては上述のようにＭＭアドレスがロックされる。この
ため、本実施形態においてはＭＭメモリ４２は１２サイ
クル分の記憶容量で済むことになる。従って、図６の従
来技術との関連では、（４７−１２）×４＝１４０バイ
トのメモリの節約になる。
である。図５において、処理１は図４のマイクロコード
「乗算指示開始・ＭＭアドレスホールド指示」に相当
し、処理２はマイクロコード「演算未完了ならばＭＭア
ドレスホールド指示」に相当するものであり、これらの
マイクロコードによりＭＭアドレスが、「ｎ＋２」→
「ｎ＋３」→「ｎ＋２」→「ｎ＋３」…となり、ＭＭア
ドレス「ｎ＋２」，「ｎ＋３」が繰り返されることによ
り、処理２が繰り返されることになる。つまり、従来の
方法では、各サイクルの処理が終了するとＭＭアドレス
がインクリメントされることになるが、本実施形態にお
いては上述のようにＭＭアドレスがロックされる。この
ため、本実施形態においてはＭＭメモリ４２は１２サイ
クル分の記憶容量で済むことになる。従って、図６の従
来技術との関連では、（４７−１２）×４＝１４０バイ
トのメモリの節約になる。
【００１２】なお、本発明における演算処理は、上記の
乗算処理だけでなく、除算、ローテート、シフト等のよ
うに演算回路ブロック１８にて処理する演算が対象とな
る。
乗算処理だけでなく、除算、ローテート、シフト等のよ
うに演算回路ブロック１８にて処理する演算が対象とな
る。
【００１３】
【発明の効果】以上のように本発明によれば、マイクロ
コードが格納されるメモリと、マイクロコードを読み出
してそのマイクロコードに基づいて命令を実行する命令
実行手段と、命令実行手段の指令に従って所定の演算処
理をする演算回路とを備え、演算回路に所定の演算処理
をさせるとき、演算処理が終了するまでの間、マイクロ
コードを読み出す際のアドレスをロックするようにした
ので、マイクロコードを格納するメモリの容量の節約が
可能になっており、その分他の用途に利用することがで
きる。
コードが格納されるメモリと、マイクロコードを読み出
してそのマイクロコードに基づいて命令を実行する命令
実行手段と、命令実行手段の指令に従って所定の演算処
理をする演算回路とを備え、演算回路に所定の演算処理
をさせるとき、演算処理が終了するまでの間、マイクロ
コードを読み出す際のアドレスをロックするようにした
ので、マイクロコードを格納するメモリの容量の節約が
可能になっており、その分他の用途に利用することがで
きる。
【図１】本発明の一実施形態に係る演算処理装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１の演算処理装置のパイプライン処理のサイ
クルについての説明図である。
クルについての説明図である。
【図３】パイプライン処理による命令実行の例を示した
説明図である。
説明図である。
【図４】図１の演算処理装置において乗算処理をする際
のマイクロコードの内容を示した図である。
のマイクロコードの内容を示した図である。
【図５】図３の処理を示したときのタイムチャートであ
る。
る。
【図６】従来の乗算処理をするときのマイクロコードの
内容を示した説明図である。
内容を示した説明図である。
Claims (1)
- 【請求項１】 マイクロコードが格納されるメモリと、
前記マイクロコードを読み出してそのマイクロコードに
基づいて命令を実行する命令実行手段と、前記命令実行
手段の指令に従って所定の演算処理をする演算回路とを
備え、前記演算回路に所定の演算処理をさせるとき、そ
の演算処理が終了するまでの間、前記マイクロコードを
読み出す際のアドレスをロックすることを特徴とする演
算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15989597A JPH117385A (ja) | 1997-06-17 | 1997-06-17 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15989597A JPH117385A (ja) | 1997-06-17 | 1997-06-17 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH117385A true JPH117385A (ja) | 1999-01-12 |
Family
ID=15703531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15989597A Pending JPH117385A (ja) | 1997-06-17 | 1997-06-17 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH117385A (ja) |
-
1997
- 1997-06-17 JP JP15989597A patent/JPH117385A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040319 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050830 |